OpenCL को लागि FPGA SDK
प्रयोगकर्ता गाइड

UG-OCL009
2017.05.08
Intel® Quartus® प्राइम डिजाइन सुइट: 17.0 को लागि पछिल्लो पटक अपडेट गरियो

सदस्यता लिनुहोस्
प्रतिक्रिया पठाउनुहोस्

OpenCL™ Intel® Cyclone®V SoC विकास किट सन्दर्भ प्लेटफर्म पोर्टिङ गाइडको लागि Intel® FPGA SDK

V SoC विकास किट सन्दर्भ प्लेटफर्म पोर्टिङ गाइडले Intel Cyclone V SoC विकास किट सन्दर्भ प्लेटफर्म (c5soc) को Intel सफ्टवेयर विकास किट (SDK) सँग OpenCL The Intel® FPGA SDK को OpenCL ™ Intel Cyclone को लागि प्रयोग गर्नको लागि हार्डवेयर र सफ्टवेयर डिजाइनको वर्णन गर्दछ। ® तपाईंले सुरु गर्नु अघि, Intel दृढताका साथ सिफारिस गर्दछ कि तपाईंले निम्न कागजातहरूको सामग्रीहरूसँग परिचित हुनुहोस्:

1. OpenCLIntel चक्रवात V SoC को लागि Intel FPGA SDK स्टार्टिङ गाइड
2. Intel FPGA SDK OpenCL कस्टम प्लेटफर्म टुलकिट प्रयोगकर्ता गाइडको लागि
3. Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual थप रूपमा, Altera को साइक्लोन V SoC विकास किट र SoC इम्बेडेड डिजाइन सुइट पृष्ठ हेर्नुहोस् webथप जानकारीको लागि साइट। १ २

ध्यान: Intel ले मान्दछ कि तपाईसँग OpenCL कस्टम प्लेटफर्म टुलकिट प्रयोगकर्ता गाइडको लागि Intel FPGA SDK को गहन बुझाइ छ। चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्म पोर्टिङ गाइडले चक्रवात V SoC विकास किटको लागि अनुकूलन प्लेटफर्म लागू गर्न SDK को अनुकूलन प्लेटफर्म टुलकिटको प्रयोगको वर्णन गर्दैन। यसले Cyclone V SoC विकास किट र OpenCL अनुकूलन प्लेटफर्मको लागि सामान्य Intel FPGA SDK मा SDK समर्थन बीचको भिन्नताहरू मात्र वर्णन गर्दछ।

सम्बन्धित लिङ्कहरू

• OpenCL चक्रवात V SoC को लागि Intel FPGA SDK सुरु गर्ने गाइड
• Intel FPGA SDK OpenCL कस्टम प्लेटफर्म टुलकिट प्रयोगकर्ता गाइडको लागि
• चक्रवात V यन्त्र ह्यान्डबुक, भोल्युम 3: हार्ड प्रोसेसर प्रणाली प्राविधिक सन्दर्भ पुस्तिका
• चक्रवात V SoC विकास किट र SoC एम्बेडेड डिजाइन सूट पृष्ठ Altera मा webसाइट

1. OpenCL र OpenCL लोगो ट्रेडमार्क एप्पल इंक हो जुन Khronos Group™ को अनुमतिद्वारा प्रयोग गरिन्छ।
2. OpenCL को लागि Intel FPGA SDK प्रकाशित Khronos विशिष्टतामा आधारित छ, र Khronos Conformance परीक्षण प्रक्रिया पास गरेको छ। हालको अनुकूलता स्थिति मा फेला पार्न सकिन्छ www.khronos.org/conformance.

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus र Stratix शब्दहरू र लोगोहरू अमेरिका र/वा अन्य देशहरूमा Intel Corporation वा यसका सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

१.१.१ चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्म बोर्ड भेरियन्टहरू
OpenCL चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्मको लागि Intel FPGA SDK मा दुई बोर्ड भेरियन्टहरू समावेश छन्।

• c5soc बोर्ड
  यो पूर्वनिर्धारित बोर्डले दुई DDR मेमोरी बैंकहरूमा पहुँच प्रदान गर्दछ। HPS DDR दुबै FPGA र CPU द्वारा पहुँचयोग्य छ। FPGA DDR FPGA द्वारा मात्र पहुँच योग्य छ।
• c5soc_sharedonly बोर्ड
  यो बोर्ड भेरियन्टले HPS DDR जडान मात्र समावेश गर्दछ। FPGA DDR पहुँचयोग्य छैन। यो बोर्ड संस्करण अधिक क्षेत्र कुशल छ किनभने कम हार्डवेयर एक DDR मेमोरी बैंक समर्थन गर्न आवश्यक छ। c5soc_sharedonly बोर्ड पनि एकल DDR मेमोरी बैंकको साथ अन्तिम उत्पादन बोर्डको लागि राम्रो प्रोटोटाइपिङ प्लेटफर्म हो।
  तपाईंको OpenCL कर्नेल कम्पाइल गर्दा यो बोर्ड भेरियन्टलाई लक्षित गर्न, तपाईंको aoc आदेशमा -board c5soc_sharedonly विकल्प समावेश गर्नुहोस्।
  बोर्डमा थप जानकारीको लागि aoc आदेशको विकल्प, OpenCL प्रोग्रामिङ गाइडको लागि Intel FPGA SDK लाई सन्दर्भ गर्नुहोस्।

सम्बन्धित लिङ्कहरू
एक विशिष्ट FPGA बोर्डको लागि कर्नेल कम्पाइल गर्दै (-बोर्ड )
1.1.2 चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्मको सामग्री
चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्म निम्न समावेश गर्दछ files र निर्देशिकाहरू:

File वा निर्देशिका	विवरण
board_env.xml	एक्सटेन्सिबल मार्कअप भाषा (XML) file जसले OpenCL को लागि Intel FPGA SDK लाई c5soc को वर्णन गर्दछ।
linux_sd_card_image.tgz	संकुचित SD फ्लैश कार्ड छवि file जसमा SDK प्रयोगकर्ताले SDK सँग Cyclone V SoC विकास किट प्रयोग गर्न आवश्यक पर्ने सबै कुरा समावेश गर्दछ।
हात ३२	निर्देशिका जसमा निम्न समावेश छन्:

1.1.3 चक्रवात V SoC विकास किटका सान्दर्भिक सुविधाहरू

निम्न सूचीले Cyclone V SoC विकास किट घटक र सुविधाहरू हाइलाइट गर्दछ जुन OpenCL को लागि Intel FPGA SDK सँग सान्दर्भिक छन्:

• डुअल-कोर ARM Cortex-A9 CPU चलिरहेको 32-bit Linux।
• HPS र FPGA कोर कपडा बीचको उन्नत एक्स्टेन्सिबल इन्टरफेस (AXI) बस।
• दुई कडा DDR मेमोरी नियन्त्रकहरू, प्रत्येक 1 गीगाबाइट (GB) DDR3 SDRAM मा जडान।
  — एउटा DDR नियन्त्रक FPGA कोरमा मात्र पहुँचयोग्य छ (त्यो FPGA DDR)।
  - अर्को DDR नियन्त्रक दुबै HPS र FPGA (अर्थात, HPS DDR) को लागी पहुँचयोग्य छ। यो साझा नियन्त्रक CPU र FPGA कोर बीच निःशुल्क मेमोरी साझेदारी गर्न अनुमति दिन्छ।
• CPU ले FPGA कोर कपडा पुन: कन्फिगर गर्न सक्छ।

1.1.3.1 चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्म डिजाइन लक्ष्यहरू र निर्णयहरू इन्टेलले धेरै डिजाइन लक्ष्यहरू र निर्णयहरूमा चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्मको कार्यान्वयनलाई आधार दिन्छ। यस सन्दर्भ प्लेटफर्मलाई आफ्नो SoC FPGA बोर्डमा पोर्ट गर्दा तपाईंले यी लक्ष्यहरू र निर्णयहरू विचार गर्न Intel सिफारिस गर्दछ।
तल c5soc डिजाइन लक्ष्यहरू छन्:

1. FPGA र DDR मेमोरी प्रणाली(हरू) मा कर्नेलहरू बीच उच्चतम सम्भावित ब्यान्डविथ प्रदान गर्नुहोस्।
2. सुनिश्चित गर्नुहोस् कि FPGA मा गणनाहरू (जुन, OpenCL कर्नेलहरू) अन्य CPU कार्यहरूमा हस्तक्षेप गर्दैनन् जसमा सर्भिसिङ पेरिफेरलहरू समावेश हुन सक्छ।
3. इन्टरफेस कम्पोनेन्टहरूको सट्टा कर्नेल गणनाहरूको लागि सकेसम्म धेरै FPGA स्रोतहरू छोड्नुहोस्।

तल उच्च-स्तर डिजाइन निर्णयहरू छन् जुन इंटेलको डिजाइन लक्ष्यहरूको प्रत्यक्ष परिणामहरू हुन्:

1. सन्दर्भ प्लेटफर्मले फराकिलो सम्भावित कन्फिगरेसन (२५६ बिट) भएको हार्ड DDR मेमोरी कन्ट्रोलरहरू मात्र प्रयोग गर्दछ।
2. FPGA ले HPS भित्र AXI बस र L3 स्विचलाई समावेश नगरी HPS DDR मेमोरी नियन्त्रकसँग सीधै सञ्चार गर्छ। प्रत्यक्ष संचारले DDR लाई उत्तम सम्भावित ब्यान्डविथ प्रदान गर्दछ, र FPGA गणनाहरूलाई CPU र यसको परिधि बीचको सञ्चारमा हस्तक्षेप गर्नबाट रोक्छ।
3. स्क्याटर-गेदर डाइरेक्ट मेमोरी एक्सेस (SG-DMA) FPGA इन्टरफेस तर्कको भाग होइन। DDR मेमोरी प्रणालीहरू बीच ठूलो मात्रामा डाटा स्थानान्तरण गर्नुको सट्टा, साझा HPS DDR मा डाटा भण्डार गर्नुहोस्। FPGA द्वारा CPU मेमोरीमा प्रत्यक्ष पहुँच DMA भन्दा बढी कुशल छ। यसले हार्डवेयर स्रोतहरू बचत गर्छ (त्यो हो, FPGA क्षेत्र) र लिनक्स कर्नेल चालकलाई सरल बनाउँछ।
   चेतावनी: साझा गरिएको HPS DDR प्रणाली र FPGA मा मात्र पहुँचयोग्य DDR प्रणाली बीचको मेमोरी स्थानान्तरण धेरै ढिलो छ। यदि तपाइँ छनौट गर्नुहुन्छ
   यस तरिकाले मेमोरी स्थानान्तरण गर्नुहोस्, यसलाई धेरै थोरै डाटाको लागि मात्र प्रयोग गर्नुहोस्।
4. होस्ट र उपकरणले एकअर्काको बीचमा HPS-to-FPGA (H2F) ब्रिज मार्फत गैर-DMA डेटा स्थानान्तरण गर्दछ, केवल एकल 32-बिट पोर्ट प्रयोग गरेर। कारण हो, DMA बिना, लिनक्स कर्नेलले एकल 32-बिट पढ्न वा लेख्न अनुरोध मात्र जारी गर्न सक्छ, त्यसैले यो फराकिलो जडान हुनु अनावश्यक छ।
5. होस्टले हल्का H2F (LH2F) ब्रिज मार्फत उपकरणमा नियन्त्रण संकेतहरू पठाउँछ।
   किनभने होस्टबाट उपकरणमा नियन्त्रण संकेतहरू कम-ब्यान्डविथ संकेतहरू हुन्, एक LH2F पुल कार्यको लागि आदर्श हो।

१.२ तपाईंको SoC FPGA बोर्डमा सन्दर्भ प्लेटफर्म पोर्ट गर्दै
चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्मलाई तपाईंको SoC FPGA बोर्डमा पोर्ट गर्न, निम्न कार्यहरू गर्नुहोस्:

1. तपाईंको डिजाइनको सुरुवात बिन्दुको रूपमा c5soc सन्दर्भ प्लेटफर्मको एउटा DDR मेमोरी वा दुई DDR मेमोरी संस्करण चयन गर्नुहोस्।
2. ALTERAOCLSDKROOT/board/c5soc/ मा पिन स्थानहरू अद्यावधिक गर्नुहोस् /top.qsf file, जहाँ ALTERAOCLSDKROOT OpenCL स्थापनाको लागि Intel FPGA SDK को स्थानको लागि मार्ग हो, र बोर्ड भेरियन्टको डाइरेक्टरी नाम हो। c5soc_sharedonly डाइरेक्टरी एउटा DDR मेमोरी प्रणाली भएको बोर्ड संस्करणको लागि हो। c5soc डाइरेक्टरी दुई DDR मेमोरी प्रणालीहरू भएको बोर्ड संस्करणको लागि हो।
3.  ALTERAOCLSDKROOT/board/c5soc/ मा HPS र/वा FPGA SDRAM ब्लकहरूको लागि DDR सेटिङहरू अद्यावधिक गर्नुहोस्। /system.qsys file.
   4. OpenCL मनपर्ने बोर्ड डिजाइनहरूको लागि सबै Intel FPGA SDK ले ग्यारेन्टी टाइमिङ क्लोजर हासिल गर्नुपर्छ। जस्तै, डिजाइनको प्लेसमेन्ट समय सफा हुनुपर्छ। c5soc बोर्ड विभाजन (acl_iface_partition.qxp) लाई तपाईंको SoC FPGA बोर्डमा पोर्ट गर्न, निम्न कार्यहरू गर्नुहोस्:
   बोर्ड विभाजन परिमार्जन र संरक्षणमा विस्तृत निर्देशनहरूको लागि, क्वार्टसलाई सन्दर्भ गर्नुहोस्
   क्वार्टस प्राइम मानक संस्करण ह्यान्डबुकको हाइरार्किकल र टीम-आधारित डिजाइन अध्यायको लागि प्राइम इन्क्रिमेन्टल संकलन।
   a ALTERAOCLSDKROOT/board/c5soc/c5soc डाइरेक्टरीबाट acl_iface_partition.qxp हटाउनुहोस्।
   b Acl_iface_region LogicLock™ क्षेत्र सक्षम गर्नुहोस् Tcl आदेश सेट_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region लाई set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region मा परिवर्तन गरेर।
   ग तपाईको बोर्डको लागि OpenCL कर्नेल कम्पाइल गर्नुहोस्।
   d आवश्यक भएमा, LogicLock क्षेत्रको आकार र स्थान समायोजन गर्नुहोस्।
   e जब तपाईं सन्तुष्ट हुनुहुन्छ कि तपाईंको डिजाइनको प्लेसमेन्ट समय सफा छ, त्यो विभाजनलाई acl_iface_partition.qxp क्वार्टस प्राइम एक्सपोर्टेड विभाजनको रूपमा निर्यात गर्नुहोस्। File.
   यो .qxp आयात गरेर OpenCL कस्टम प्लेटफर्म टुलकिट प्रयोगकर्ता गाइडको लागि AIntel FPGA SDK को स्थापना ग्यारेन्टी समय प्रवाह खण्डमा वर्णन गरिएको छ।  file शीर्ष-स्तरको डिजाइनमा, तपाईंले ग्यारेन्टी गरिएको समय बन्द हुने प्रवाहको साथ बोर्ड डिजाइन प्रदान गर्ने आवश्यकता पूरा गर्नुहुन्छ।
   तपाईंको निर्यात गरिएको विभाजनको नतिजाको गुणस्तर (QoR) लाई असर गर्न सक्ने कारकहरूका लागि, OpenCL कस्टम प्लेटफर्म टुलकिट प्रयोगकर्ता गाइडको लागि Intel FPGA SDK मा एक्सपोर्टेड बोर्ड विभाजन खण्डको लागि परिणाम विचारहरूको सामान्य गुणलाई सन्दर्भ गर्नुहोस्।
   f सेट_ग्लोबल_असाइनमेन्ट -नाम LL_ENABLED OFF section_id acl_iface_region मा चरण २ मा रहेको आदेशलाई उल्टाएर acl_iface_region LogicLock क्षेत्र असक्षम गर्नुहोस्।
4. यदि तपाईंको SoC FPGA बोर्डले HPS ब्लकको विभिन्न पिन र परिधिहरू प्रयोग गर्दछ भने, प्रिलोडर र उपकरण रूख स्रोत (DTS) पुन: उत्पन्न गर्नुहोस्। file। यदि तपाईंले HPS DDR मेमोरी कन्ट्रोलर सेटिङहरू परिवर्तन गर्नुभयो भने, प्रिलोडर पुन: उत्पन्न गर्नुहोस्।
5. SD फ्ल्यास कार्ड छवि सिर्जना गर्नुहोस्।
6. आफ्नो अनुकूलन प्लेटफर्म सिर्जना गर्नुहोस्, जसमा SD फ्ल्यास कार्ड छवि समावेश छ।
7. OpenCL को लागि Intel FPGA Runtime Environment (RTE) सँग प्रयोगको लागि आफ्नो अनुकूलन प्लेटफर्मको रनटाइम वातावरण संस्करण सिर्जना गर्ने बारे विचार गर्नुहोस्। तपाईंको अनुकूलन प्लेटफर्मको RTE संस्करणमा हार्डवेयर डाइरेक्टरीहरू र SD फ्ल्यास कार्ड छवि समावेश गर्दैन। होस्ट अनुप्रयोगहरू चलाउन अनुमति दिन यो अनुकूलन प्लेटफर्म SoC FPGA प्रणालीमा लोड हुन्छ। यसको विपरित, SDK लाई OpenCL कर्नेलहरू कम्पाइल गर्न अनुकूलन प्लेटफर्मको SDK संस्करण आवश्यक छ।
   सुझाव: तपाईंले RTE को लागि आफ्नो अनुकूलन प्लेटफर्मको SDK संस्करण प्रयोग गर्न सक्नुहुन्छ। बचाउनु
   स्पेस, तपाईंको अनुकूलन प्लेटफर्मको RTE संस्करणबाट SD फ्ल्यास कार्ड छवि हटाउनुहोस्।
8. आफ्नो अनुकूलन प्लेटफर्म परीक्षण गर्नुहोस्।
   थप जानकारीको लागि OpenCL कस्टम प्लेटफर्म टुलकिट प्रयोगकर्ता गाइडको लागि Intel FPGA SDK को हार्डवेयर डिजाइन खण्डको परीक्षणलाई सन्दर्भ गर्नुहोस्।

सम्बन्धित लिङ्कहरू

• हार्डवेयर डिजाइन परीक्षण
• पदानुक्रमिक र टोली-आधारित डिजाइनको लागि क्वार्टस प्राइम इन्क्रिमेन्टल संकलन
• ग्यारेन्टी समय प्रवाह स्थापना गर्दै
• निर्यात बोर्ड विभाजनको लागि परिणाम विचारहरूको सामान्य गुणस्तर

1.2.1 पोर्ट गरिएको सन्दर्भ प्लेटफर्म अपडेट गर्दै
चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्मको हालको संस्करणमा, HPS ब्लक विभाजन भित्र छ जसले सबै nonkernel तर्कहरू परिभाषित गर्दछ। यद्यपि, तपाईंले .qxp को भागको रूपमा HPS निर्यात गर्न सक्नुहुन्न file। तपाईंले c5soc को अघिल्लो संस्करणबाट परिमार्जन गर्नुभएको अवस्थित अनुकूलन प्लेटफर्म अद्यावधिक गर्न, QXP संरक्षण प्रवाह लागू गर्नुहोस्, नवीनतम रनटाइम वातावरण प्राप्त गर्न SD फ्ल्यास कार्ड छवि अद्यावधिक गर्नुहोस्, र board_spec.xml अपडेट गर्नुहोस्। file स्वचालन सक्षम गर्न।
OpenCL संस्करण 14.1 को लागि Altera® SDK र त्यसपछिको प्रोबहरू board_spec.xml file बोर्ड जानकारीको लागि, र स्वचालित अद्यावधिकहरू लागू गर्दछ। किनभने तपाईले परिमार्जन गर्नुभयो
QXP संरक्षण प्रवाह लागू गरेर डिजाइन, तपाईंले board_spec.xml अद्यावधिक गर्नुपर्छ file हालको संस्करणमा यसको ढाँचामा। अद्यावधिक गर्दै file SDK लाई असुरक्षित कस्टम प्लेटफर्महरू र हालको QXP-आधारित कस्टम प्लेटफर्महरू बीच भेद गर्न अनुमति दिन्छ। थप जानकारीको लागि OpenCL कस्टम प्लेटफर्म टुलकिट प्रयोगकर्ता गाइडको लागि Intel FPGA SDK मा फर्वार्ड कम्प्याटिबिलिटीको लागि कस्टम प्लेटफर्म अटोमाइग्रेसनलाई सन्दर्भ गर्नुहोस्।

1. C5soc को अघिल्लो संस्करणबाट पोर्ट गरिएको साइक्लोन V SoC FPGA हार्डवेयर डिजाइनमा QXP संरक्षण प्रवाह लागू गर्न, .qxp बाट HPS बहिष्कार गर्न उपविभाजन सिर्जना गर्न निम्न चरणहरू गर्नुहोस्। file:
   a nonkernel तर्क वरिपरि विभाजन सिर्जना गर्नु अघि, .qsf क्वार्टस प्राइम सेटिङहरूमा HPS वरिपरि विभाजन सिर्जना गर्नुहोस्। File.
   पूर्वका लागिampLe:
   # म्यानुअल रूपमा HPS- समर्पित I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 -to “system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_iface|system_acl_iface_hps_hps_hps_hps_0| system_acl_iface_hps_0_hps_io_border:border" -section_id "system_acl_iface_hps_0_hps_io_border:border"
   # क्वार्टसको बाँकी भागद्वारा सही तरिकाले प्रशोधन गर्नको लागि HPS_PARTITION प्रकारको रूपमा विभाजन सेट गर्नुहोस्।
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id "system_acl_iface_hps_0_hps_io_border:border"
   quartus_cdb शीर्ष -c शीर्ष
   -incremental_compilation_export=acl_iface_partition.qxp
   -वृद्धि_संकलन_निर्यात_विभाजन_नाम=acl_iface_partition
   -वृद्धि_संकलन_निर्यात_पोस्ट_सिंथ = अन
   -वृद्धि_संकलन_निर्यात_पोस्ट_फिट = अन
   -इन्क्रिमेन्टल_कम्पाइलेशन_एक्सपोर्ट_राउटिंग = अन
   -वृद्धि_संकलन_निर्यात_सपाट = बन्द
   तपाईंले विभाजनबाट HPS बहिष्कार गरेपछि, तपाईंले .qxp आयात गर्न सक्नुहुन्छ file र आफ्नो डिजाइन कम्पाइल गर्नुहोस्।
2. निम्न कार्यहरू गरेर OpenCL को लागि Intel FPGA RTE को हालको संस्करणको साथ SD फ्ल्यास कार्ड छवि अपडेट गर्नुहोस्:
   a माउन्ट गर्नुहोस् file आवंटन तालिका (fat32) र विस्तारित file लुप-ब्याक यन्त्रहरूको रूपमा अवस्थित छविमा प्रणाली (ext3) विभाजनहरू। विस्तृत निर्देशनहरूको लागि, SD फ्ल्यास कार्ड छवि निर्माण गर्ने चरण 2 हेर्नुहोस्।
   b /home/root/opencl_arm32_rte डाइरेक्टरीमा, हटाउनुहोस् fileRTE को अघिल्लो संस्करणबाट s।
   ग डाउनलोड गर्नुहोस् र RTE को हालको संस्करण /home/root/opencl_arm32_rte डाइरेक्टरीमा अनप्याक गर्नुहोस्।
   d मा /driver/version.h file तपाईको अनुकूलन प्लेटफर्मको, ACL_DRIVER_VERSION असाइनमेन्टलाई अपडेट गर्नुहोस् । (पूर्वको लागिample, 16.1.x, जहाँ 16.1 SDK संस्करण हो, र x तपाईंले सेट गर्नुभएको ड्राइभर संस्करण हो)।
   e चालक पुन: निर्माण गर्नुहोस्।
   f आफ्नो अनुकूल प्लेटफर्म को हार्डवेयर फोल्डर(हरू) मेटाउनुहोस्। अद्यावधिक गरिएको ड्राइभरको साथमा अनुकूलन प्लेटफर्म /home/root/opencl_arm_rte/board डाइरेक्टरीमा प्रतिलिपि गर्नुहोस्।
   g Altera.icd प्रतिलिपि गर्नुहोस् file /home/root/opencl_arm32_rte डाइरेक्टरीबाट र यसलाई /etc/OpenCL/vendors डाइरेक्टरीमा थप्नुहोस्।
   h। अनमाउन्ट गर्नुहोस् र नयाँ छवि परीक्षण गर्नुहोस्। विस्तृत निर्देशनहरूको लागि, SD फ्ल्यास कार्ड छवि निर्माण गर्ने चरण 8 देखि 11 सम्म हेर्नुहोस्।

सम्बन्धित लिङ्कहरू

• पृष्ठ 14 मा SD फ्ल्यास कार्ड छवि सिर्जना गर्दै
  तपाईंसँग नयाँ SD फ्ल्यास कार्ड छवि सिर्जना गर्ने विकल्प पनि छ।
• फर्वार्ड कम्प्याटिबिलिटीका लागि कस्टम प्लेटफर्म स्वचालन

1.3 साझा मेमोरीको लागि सफ्टवेयर समर्थन
FPGA र CPU बीच साझा भौतिक मेमोरी SoC FPGA मा चल्ने OpenCL कर्नेलहरूको लागि मनपर्ने मेमोरी हो। किनभने FPGA ले साझा भौतिक मेमोरीमा पहुँच गर्दछ, साझा भर्चुअल मेमोरीको विपरित, यसमा प्रयोगकर्ताको भर्चुअल ठेगानाहरूलाई भौतिक पृष्ठ ठेगानाहरूमा नक्सा गर्ने CPU को पृष्ठ तालिकाहरूमा पहुँच छैन।
हार्डवेयरको सन्दर्भमा, OpenCL कर्नेलले HPS DDR हार्ड मेमोरी कन्ट्रोलरसँग प्रत्यक्ष जडान मार्फत साझा भौतिक मेमोरी पहुँच गर्दछ। सफ्टवेयरको सन्दर्भमा, साझा भौतिक मेमोरीको लागि समर्थनले निम्न विचारहरू समावेश गर्दछ:

1. CPU मा मेमोरी आवंटन गर्नको लागि विशिष्ट सफ्टवेयर कार्यान्वयनहरू (पूर्वको लागिample, malloc() प्रकार्य) FPGA ले प्रयोग गर्न सक्ने मेमोरी क्षेत्र आवंटित गर्न सक्दैन।
   malloc() प्रकार्यले आवंटित गरेको मेमोरी भर्चुअल मेमोरी ठेगाना स्पेसमा मिल्दोजुल्दो छ, तर कुनै पनि अन्तर्निहित भौतिक पृष्ठहरू भौतिक रूपमा सन्निहित हुने सम्भावना छैन। जस्तै, होस्टले भौतिक रूपमा सन्निहित मेमोरी क्षेत्रहरू आवंटित गर्न सक्षम हुनुपर्छ। यद्यपि, यो क्षमता लिनक्समा प्रयोगकर्ता-स्पेस अनुप्रयोगहरूमा अवस्थित छैन। त्यसकारण, लिनक्स कर्नेल ड्राइभरले आवंटन गर्नुपर्दछ।
2. OpenCL SoC FPGA Linux कर्नेल ड्राइभरले साझा भौतिक मेमोरी आवंटित गर्न र प्रयोगकर्ता स्पेसमा नक्सा गर्न mmap() प्रकार्य समावेश गर्दछ। mmap() प्रकार्यले मानक लिनक्स कर्नेल कल प्रयोग गर्दछ dma_alloc_coherent() यन्त्रसँग साझेदारी गर्नका लागि भौतिक रूपमा मिल्ने मेमोरी क्षेत्रहरू अनुरोध गर्न।
3. पूर्वनिर्धारित लिनक्स कर्नेलमा, dma_alloc_coherent() ले ०.५ मेगाबाइट (एमबी) भन्दा बढी आकारमा भौतिक रूपमा संलग्न मेमोरी आवंटित गर्दैन। dma_alloc_coherent() लाई धेरै मात्रामा भौतिक-सम्बन्धित मेमोरी आवंटित गर्न अनुमति दिन, लिनक्स कर्नेलको कन्टिगुअस मेमोरी एलोकेटर (CMA) सुविधा सक्षम गर्नुहोस् र त्यसपछि लिनक्स कर्नेल पुन: कम्पाइल गर्नुहोस्।
   साइक्लोन V SoC विकास किट सन्दर्भ प्लेटफर्मको लागि, CMA ले 512 GB भौतिक मेमोरी मध्ये 1 MB व्यवस्थापन गर्छ। तपाईले यो मान बढाउन वा घटाउन सक्नुहुन्छ, साझा मेमोरीको मात्रामा निर्भर गर्दछ जुन अनुप्रयोगलाई आवश्यक छ। dma_alloc_coherent() कलले पूर्ण 512 MB भौतिक-सम्बन्धित मेमोरी आवंटित गर्न सक्षम नहुन सक्छ; यद्यपि, यसले नियमित रूपमा लगभग 450 MB मेमोरी प्राप्त गर्न सक्छ।
4. CPU ले मेमोरी क्यास गर्न सक्छ जुन dma_alloc_coherent() कल आवंटित गर्दछ। विशेष रूपमा, होस्ट एपबाट लेख्ने अपरेसनहरू OpenCL कर्नेलहरूमा देखिने छैनन्। OpenCL SoC FPGA लिनक्स कर्नेल ड्राइभरमा रहेको mmap() प्रकार्यले pgprot_noncached() वा remap_pf_range() प्रकार्यलाई स्पष्ट रूपमा मेमोरीको यस क्षेत्रका लागि क्यासिङ असक्षम पार्न कलहरू समावेश गर्दछ।
5. dma_alloc_coherent() प्रकार्यले भौतिक-सम्बन्धित मेमोरी आवंटित गरेपछि, mmap() प्रकार्यले दायराको सुरुमा भर्चुअल ठेगाना फर्काउँछ, जुन तपाईंले आवंटित गर्नुभएको मेमोरीको ठेगाना स्प्यान हो। होस्ट अनुप्रयोगलाई मेमोरी पहुँच गर्न यो भर्चुअल ठेगाना चाहिन्छ। अर्कोतर्फ, OpenCL कर्नेलहरूलाई भौतिक ठेगानाहरू चाहिन्छ। लिनक्स कर्नेल ड्राइभरले भर्चुअल-देखि-भौतिक ठेगाना म्यापिङको ट्र्याक राख्छ। तपाईले भौतिक ठेगानाहरूलाई म्याप गर्न सक्नुहुन्छ जुन mmap() वास्तविक भौतिक ठेगानाहरूमा ड्राइभरमा प्रश्न थपेर फर्कन्छ।
   aocl_mmd_shared_mem_alloc() MMD अनुप्रयोग प्रोग्रामिङ इन्टरफेस (API) कलले निम्न प्रश्नहरू समावेश गर्दछ:
   a mmap() प्रकार्य जसले मेमोरी आवंटित गर्छ र भर्चुअल ठेगाना फर्काउँछ।
   b फिर्ता गरिएको भर्चुअल ठेगानालाई भौतिक ठेगानामा नक्सा गर्ने अतिरिक्त क्वेरी।
   aocl_mmd_shared_mem_alloc() MMD API कलले दुई ठेगानाहरू फर्काउँछ
   - वास्तविक फिर्ता ठेगाना भर्चुअल ठेगाना हो, र भौतिक ठेगाना device_ptr_out मा जान्छ।
   नोट: ड्राइभरले भर्चुअल ठेगानाहरू मात्र नक्सा गर्न सक्छ जुन mmap() प्रकार्यले भौतिक ठेगानाहरूमा फर्काउँछ। यदि तपाइँ कुनै अन्य भर्चुअल सूचकको भौतिक ठेगानाको लागि अनुरोध गर्नुहुन्छ भने, ड्राइभरले NULL मान फर्काउँछ।

चेतावनी: OpenCL रनटाइम लाइब्रेरीहरूको लागि Intel FPGA SDK ले साझा मेमोरी board_spec.xml मा सूचीबद्ध पहिलो मेमोरी हो भनी मान्दछ। file। अर्को शब्दमा, लिनक्स कर्नेल चालकले प्राप्त गरेको भौतिक ठेगाना Avalon® ठेगाना बन्छ जुन OpenCL कर्नेलले HPS SDRAM मा पास गर्छ।
रनटाइम लाइब्रेरीको सन्दर्भमा, clCreateBuffer() कल प्रयोग गर्नुहोस् साझा मेमोरीलाई निम्न तरिकामा यन्त्र बफरको रूपमा आवंटित गर्न:

• दुई-डीडीआर बोर्ड भेरियन्टका लागि साझा र गैर-साझेदारी मेमोरीको साथ, clCreateBuffer() ले साझा मेमोरी आवंटित गर्दछ यदि तपाईंले CL_MEM_USE_HOST_PTR फ्ल्याग निर्दिष्ट गर्नुभयो भने। अन्य झण्डाहरू प्रयोग गर्दा clCreateBuffer() लाई साझा नगरिएको मेमोरीमा बफर आवंटित गर्नको लागि कारण हुन्छ।
• केवल साझा मेमोरीको साथ एक-DDR बोर्ड भेरियन्टको लागि, clCreateBuffer() ले साझा मेमोरी आवंटित गर्दछ जुन फ्ल्याग तपाईंले निर्दिष्ट गर्नुभयो।
  हाल, ARM CPU मा 32-बिट लिनक्स समर्थनले SDK रनटाइम पुस्तकालयहरूमा साझा मेमोरी समर्थनको सीमालाई नियन्त्रण गर्दछ। अन्य शब्दहरूमा, रनटाइम पुस्तकालयहरू अन्य वातावरणहरूमा कम्पाइल गरिएका छन् (पूर्वको लागिample, x86_64 Linux वा 64-bit Windows) साझा मेमोरी समर्थन गर्दैन।
  C5soc ले निम्न कारणहरूका लागि साझा र गैर-साझेदारी मेमोरी बीचको भिन्नता छुट्याउन विषम मेमोरी लागू गरेन:
  1. इतिहास - साझा मेमोरी समर्थन मूल रूपमा सिर्जना गर्दा विषम मेमोरी समर्थन उपलब्ध थिएन।
  2. समान इन्टरफेस-किनकि ओपनसीएल एक खुला मानक हो, इंटेलले विषम कम्प्युटिङ प्लेटफर्म विक्रेताहरू बीच स्थिरता कायम राख्छ। त्यसकारण, अन्य बोर्ड विक्रेताहरूको आर्किटेक्चरको रूपमा समान इन्टरफेस साझा मेमोरी आवंटन र प्रयोग गर्न प्रयोग गरिन्छ।

1.4 FPGA पुन: कन्फिगरेसन
SoC FPGAs को लागि, CPU ले CPU को सञ्चालनमा बाधा नगरी FPGA कोर कपडालाई पुन: कन्फिगर गर्न सक्छ। FPGA प्रबन्धक हार्डवेयर ब्लक जसले HPS र कोर FPGA पुन: कन्फिगरेसन गर्दछ। लिनक्स कर्नेलले FPGA प्रबन्धकमा सजिलो पहुँच सक्षम गर्ने ड्राइभर समावेश गर्दछ।

• को view FPGA कोरको स्थिति, cat /sys/class/fpga/fpga0/ स्थिति आदेश बोलाउनुहोस्।
  Cyclone V SoC विकास किट सन्दर्भ प्लेटफर्मको साथ उपलब्ध OpenCL कार्यक्रम उपयोगिताको लागि Intel FPGA SDK ले FPGA कार्यक्रम गर्न यो इन्टरफेस प्रयोग गर्दछ। चलिरहेको CPU सँग FPGA कोर पुन: प्रोग्राम गर्दा, कार्यक्रम उपयोगिताले निम्न कार्यहरू गर्दछ:
  1. पुन: प्रोग्रामिंग गर्नु अघि, FPGA र HPS, H2F र LH2F पुलहरू बीचको सबै सञ्चार पुलहरू असक्षम पार्नुहोस्।
  पुनप्रोग्रामिङ पूरा भएपछि यी पुलहरूलाई पुन: सक्षम गर्नुहोस्।
  ध्यान दिनुहोस्: OpenCL प्रणालीले FPGA-to-HPS (F2H) ब्रिज प्रयोग गर्दैन। थप जानकारीको लागि चक्रवात V यन्त्र ह्यान्डबुक, भोल्युम 3: हार्ड प्रोसेसर प्रणाली प्राविधिक सन्दर्भ पुस्तिकाको HPS-FPGA इन्टरफेस खण्डमा हेर्नुहोस्।
  2. पुनप्रोग्रामिङ गर्दा FPGA र HPS DDR नियन्त्रक बीचको लिङ्क असक्षम गरिएको छ भनी सुनिश्चित गर्नुहोस्।
  3. पुनप्रोग्रामिङको क्रममा FPGA मा FPGA अवरोधहरू असक्षम छन् भनी सुनिश्चित गर्नुहोस्।
  साथै, रिप्रोग्रामिङको क्रममा FPGA बाट कुनै पनि अवरोध अस्वीकार गर्न ड्राइभरलाई सूचित गर्नुहोस्।

वास्तविक कार्यान्वयनमा विवरणहरूको लागि कार्यक्रम उपयोगिताको स्रोत कोडलाई परामर्श गर्नुहोस्।

चेतावनी: CPU चलिरहेको बेला HPS DDR नियन्त्रकको कन्फिगरेसन परिवर्तन नगर्नुहोस्।
त्यसो गर्नाले घातक प्रणाली त्रुटि निम्त्याउन सक्छ किनभने तपाईंले CPU बाट बाँकी मेमोरी लेनदेन हुँदा DDR नियन्त्रक कन्फिगरेसन परिवर्तन गर्न सक्नुहुन्छ। यसको मतलब यो हो कि जब CPU चलिरहेको छ, तपाईले FPGA कोरलाई फरक कन्फिगरेसनमा HPS DDR प्रयोग गर्ने छविसँग पुन: प्रोग्राम गर्न सक्नुहुन्न।
याद गर्नुहोस् कि OpenCL प्रणाली, र Intel SoC FPGA एम्बेडेड डिजाइन सूट (EDS) सँग उपलब्ध गोल्डेन हार्डवेयर सन्दर्भ डिजाइनले HPS DDR लाई एकल 256-बिट मोडमा सेट गर्दछ।
CPU प्रणाली भागहरू जस्तै शाखा भविष्यवाणीकर्ता वा पृष्ठ तालिका प्रिफेचरले DDR आदेशहरू जारी गर्न सक्छ जब यो CPU मा केहि पनि चलिरहेको छैन।
त्यसकारण, HPS DDR नियन्त्रक कन्फिगरेसन सेट गर्न बुट समय मात्र सुरक्षित समय हो।
यसले U-boot मा कच्चा बाइनरी हुनुपर्छ भनेर पनि संकेत गर्छ file (.rbf) मेमोरीमा लोड गर्न छवि। अन्यथा, तपाईंले FPGA मा प्रयोग नगरिएका पोर्टहरूसँग HPS DDR सक्षम गरिरहनुभएको हुन सक्छ र त्यसपछि सम्भावित रूपमा पोर्ट कन्फिगरेसनहरू परिवर्तन गरिरहनुभएको छ। यस कारणका लागि, OpenCL Linux कर्नेल ड्राइभरले HPS DDR नियन्त्रक कन्फिगरेसन सेट गर्न आवश्यक तर्क समावेश गर्दैन।
SW3 डुअल इन-लाइन प्याकेज (DIP) ले साइलोन V SoC विकास किटमा .rbf छविको अपेक्षित रूपलाई नियन्त्रण गर्छ (अर्थात, चाहे file संकुचित र/वा गुप्तिकरण गरिएको छ)। C5soc, र SoC EDS सँग उपलब्ध गोल्डेन हार्डवेयर सन्दर्भ डिजाइन, संकुचित तर एन्क्रिप्ट नगरिएका .rbf छविहरू समावेश गर्दछ। OpenCL चक्रवात V SoC को लागि Intel FPGA SDK मा वर्णन गरिएको SW3 DIP स्विच सेटिङहरू यस .rbf छवि कन्फिगरेसनसँग मेल खान्छ।

सम्बन्धित लिङ्कहरू

• HPS-FPGA इन्टरफेसहरू
• SW3 स्विचहरू कन्फिगर गर्दै

1.4.1 FPGA प्रणाली वास्तुकला विवरणहरू
चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्मको लागि समर्थन Stratix® V सन्दर्भ प्लेटफर्म (s5_ref) मा आधारित छ, OpenCL को लागि Intel FPGA SDK सँग उपलब्ध छ।
c5soc Qsys प्रणाली र कर्नेल ड्राइभरको समग्र संगठन s5_ref मा भएकाहरूसँग धेरै समान छन्।
निम्न FPGA कोर कम्पोनेन्टहरू दुवै c5soc र s5_ref मा समान छन्:

• VERSION_ID ब्लक
• आराम संयन्त्र
• मेमोरी बैंक डिभाइडर
• क्यास स्नूप इन्टरफेस
• कर्नेल घडी
• नियन्त्रण दर्ता पहुँच (CRA) ब्लकहरू

1.5 SD फ्ल्यास कार्ड छवि निर्माण गर्दै
किनभने चक्रवात V SoC FPGA चिपमा पूर्ण प्रणाली हो, तपाईं प्रणालीको पूर्ण परिभाषा प्रदान गर्न जिम्मेवार हुनुहुन्छ। Intel सिफारिस गर्दछ कि तपाइँ यसलाई SD फ्ल्यास कार्ड छविको रूपमा डेलिभर गर्नुहोस्। OpenCL प्रयोगकर्ताका लागि Intel FPGA SDK ले माइक्रो SD फ्ल्यास कार्डमा छवि लेख्न सक्छ र SoC FPGA बोर्ड प्रयोगको लागि तयार छ।
पृष्ठ 13 मा अवस्थित SD फ्ल्यास कार्ड छवि परिमार्जन गर्दै
Intel सिफारिस गर्दछ कि तपाइँ केवल साइक्लोन V SoC विकास किट सन्दर्भ प्लेटफर्मको साथ उपलब्ध छवि परिमार्जन गर्नुहोस्। तपाईंसँग नयाँ SD फ्ल्यास कार्ड छवि सिर्जना गर्ने विकल्प पनि छ।
पृष्ठ 14 मा SD फ्ल्यास कार्ड छवि सिर्जना गर्दै
तपाईंसँग नयाँ SD फ्ल्यास कार्ड छवि सिर्जना गर्ने विकल्प पनि छ।

1.5.1 अवस्थित SD फ्ल्यास कार्ड छवि परिमार्जन गर्दै
Intel सिफारिस गर्दछ कि तपाइँ केवल साइक्लोन V SoC को साथ उपलब्ध छवि परिमार्जन गर्नुहोस्
विकास किट सन्दर्भ प्लेटफर्म। तपाईंसँग नयाँ SD फ्ल्यास कार्ड छवि सिर्जना गर्ने विकल्प पनि छ।
c5soc linux_sd_card_image.tgz छवि file ALTERAOCLSDKROOT/board/c5soc डाइरेक्टरीमा उपलब्ध छ, जहाँ ALTERAOCLSDKROOT ले OpenCL को स्थापना डाइरेक्टरीका लागि Intel FPGA SDK को मार्गमा संकेत गर्छ।

ध्यान: SD फ्ल्यास कार्ड छवि परिमार्जन गर्न, तपाईंसँग रूट वा sudo विशेषाधिकारहरू हुनुपर्छ।

1. $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz डिकम्प्रेस गर्न file, tar xvfzlinux_sd_card_image.tgz आदेश चलाउनुहोस्।
2. hello_world OpenCL पूर्व कम्पाइल गर्नुहोस्ampले डिजाइन तपाईंको अनुकूलन प्लेटफर्म समर्थन प्रयोग गरेर। .rbf को नामाकरण गर्नुहोस् file OpenCL अफलाइन कम्पाइलरको लागि Intel FPGA SDK ले opencl.rbf को रूपमा उत्पन्न गर्दछ, र यसलाई SD फ्ल्यास कार्ड छवि भित्र fat32 विभाजनमा राख्नुहोस्।
   तपाईं hello_world पूर्व डाउनलोड गर्न सक्नुहुन्छampओपनसीएल डिजाइन पूर्वबाट ले डिजाइनampAltera मा les पृष्ठ webसाइट।
3. .rbf राख्नुहोस् file फ्ल्यास कार्ड छविको fat32 विभाजनमा।
   ध्यान: fat32 विभाजनमा दुवै zImage समावेश हुनुपर्छ file र .rbf file। .rbf बिना file, तपाईले चालक घुसाउँदा एक घातक त्रुटि देखा पर्नेछ।
4. तपाईंले SD कार्ड छवि सिर्जना गरिसकेपछि, निम्न आदेश प्रयोग गरेर यसलाई माइक्रो एसडी कार्डमा लेख्नुहोस्: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. तपाईंको SD फ्ल्यास कार्ड छवि परीक्षण गर्न, निम्न कार्यहरू गर्नुहोस्:
   a SoC FPGA बोर्डमा माइक्रो SD फ्ल्यास कार्ड घुसाउनुहोस्।
   b बोर्ड पावर अप गर्नुहोस्।
   ग aocl निदान उपयोगिता आदेश बोलाउनुहोस्।

1.5.2 SD फ्ल्यास कार्ड छवि सिर्जना गर्दै
तपाईंसँग नयाँ SD फ्ल्यास कार्ड छवि सिर्जना गर्ने विकल्प पनि छ। नयाँ SD फ्ल्यास कार्ड छवि निर्माण गर्ने र अवस्थित SD फ्ल्यास कार्ड छवि पुनर्निर्माण गर्ने बारे सामान्य निर्देशनहरू GSRD v14.0.2 – RocketBoards.org को SD कार्ड पृष्ठमा उपलब्ध छन्। webसाइट।
तलका चरणहरूले सुनौलो प्रणाली सन्दर्भ डिजाइन (GSRD) SD फ्ल्यास कार्ड छविबाट linux_sd_card_image.tgz छवि सिर्जना गर्ने प्रक्रियाको वर्णन गर्दछ:
नोट:
c5soc छविबाट छवि सिर्जना गर्न, यो प्रक्रियामा उल्लिखित सबै लागू कार्यहरू गर्नुहोस्।

1. Rocketboards.org बाट GSRD SD फ्ल्यास कार्ड छवि संस्करण 14.0 डाउनलोड र अनप्याक गर्नुहोस्।
2. माउन्ट गर्नुहोस् file आवंटन तालिका (fat32) र विस्तारित file लुप-ब्याक यन्त्रहरूको रूपमा यो छविमा प्रणाली (ext3) विभाजनहरू। विभाजन माउन्ट गर्न, निम्न चरणहरू प्रदर्शन गर्नुहोस्:
   a /sbin/fdisk -lu image_ लाई आह्वान गरेर छवि भित्र विभाजनको बाइट सुरु निर्धारण गर्नुहोस्।file आदेश।
   पूर्वका लागिample, प्रकार W1 FAT को विभाजन नम्बर 95 मा 2121728 को ब्लक अफसेट छ। प्रति ब्लक 512 बाइट्स संग, बाइट अफसेट 512 बाइट्स x 2121728 = 1086324736 बाइट्स हो।
   b नि:शुल्क लूप यन्त्र पहिचान गर्नुहोस् (उदाहरणका लागिample, /dev/loop0) losstup -f आदेश टाइप गरेर।
   ग मान्दै /dev/loop0 नि:शुल्क लूप यन्त्र हो, लूप ब्लक यन्त्रमा आफ्नो फ्ल्यास कार्ड छविलाई लोसेटअप /dev/loop0 image_ बोलाएर असाइन गर्नुहोस्।file -0 1086324736 आदेश।
   d mount /dev/loop0 /media/disk1 कमाण्ड चलाएर लुप यन्त्र माउन्ट गर्नुहोस्।
   छवि भित्र file, /media/disk1 अब माउन्ट गरिएको fat32 विभाजन हो।
   e ext3 विभाजनको लागि चरणहरू a देखि d दोहोर्याउनुहोस्।
3. Altera मा रहेको डाउनलोड केन्द्रबाट OpenCL प्याकेजको लागि Intel FPGA Runtime Environment को Cyclone V SoC FPGA संस्करण डाउनलोड गर्नुहोस्। webसाइट।
   a क्वार्टस प्राइम सफ्टवेयर संस्करणको छेउमा डाउनलोड बटनमा क्लिक गर्नुहोस्।
   b रिलीज संस्करण, अपरेटिङ सिस्टम, र डाउनलोड विधि निर्दिष्ट गर्नुहोस्।
   ग अतिरिक्त सफ्टवेयर ट्याबमा क्लिक गर्नुहोस्, र Intel FPGA डाउनलोड गर्न चयन गर्नुहोस्
   OpenCL Linux चक्रवात V SoC TGZ को लागि रनटाइम वातावरण।
   d तपाईंले aocl-rte- डाउनलोड गरेपछि .arm32.tgz file, यसलाई अनप्याक गर्नुहोस्
   तपाईको स्वामित्व भएको डाइरेक्टरी।
4. प्याक नगरिएको aocl-rte- राख्नुहोस् छविको ext32 विभाजनमा /home/root/opencl_arm32_rte डाइरेक्टरीमा .arm3 डाइरेक्टरी file.
5. तपाईको कस्टम प्लेटफर्मको हार्डवेयर फोल्डर(हरू) मेटाउनुहोस्, र त्यसपछि कस्टम प्लेटफर्मलाई /home/root/ opencl_arm32_rte को बोर्ड उपनिर्देशिकामा राख्नुहोस्।
6. init_opencl.sh सिर्जना गर्नुहोस् file निम्न सामग्रीको साथ /घर/रूट डाइरेक्टरीमा: निर्यात गर्नुहोस् ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte निर्यात AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ निर्यात PATH=$ALTERAOCLSDKROOT/bin:$PATH निर्यात LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
   SDK प्रयोगकर्ताले वातावरण चर र OpenCL Linux कर्नेल ड्राइभर लोड गर्न स्रोत ./init_opencl.sh आदेश चलाउँछ।
7. यदि तपाइँ प्रिलोडर अपडेट गर्न आवश्यक छ भने, DTS files, वा लिनक्स कर्नेल, तपाईंलाई SoC EDS बाट arm-linux-gnueabihf-gcc कम्पाइलर चाहिन्छ। सफ्टवेयर प्राप्त गर्न, तिनीहरूलाई पुन: कम्पाइल गर्न, र सान्दर्भिक अद्यावधिक गर्न Intel SoC FPGA एम्बेडेड डिजाइन सुइट प्रयोगकर्ता गाइडमा उल्लिखित निर्देशनहरू पालना गर्नुहोस्। files माउन्ट गरिएको fat32 विभाजनमा।
   ध्यान: यदि तपाइँको अनुकूलन प्लेटफर्ममा c5soc मा भन्दा फरक पिन प्रयोगहरू छन् भने तपाइँले प्रिलोडर अद्यावधिक गर्न आवश्यक छ।
   याद गर्नुहोस्: यदि तपाइँ लिनक्स कर्नेल पुन: कम्पाइल गर्नुहुन्छ भने, लिनक्स कर्नेल ड्राइभरलाई उही लिनक्स कर्नेल स्रोतको साथ पुन: कम्पाइल गर्नुहोस्। files यदि लिनक्स कर्नेल ड्राइभर र लिनक्स कर्नेल बीच बेमेल छ भने, ड्राइभर लोड हुनेछैन। साथै, तपाईंले CMA सक्षम गर्नुपर्छ।
   थप जानकारीको लागि लिनक्स कर्नेल पुन: कम्पाइल गर्ने सन्दर्भ गर्नुहोस्।
8. hello_world OpenCL पूर्व कम्पाइल गर्नुहोस्ampले डिजाइन तपाईंको अनुकूलन प्लेटफर्म समर्थन प्रयोग गरेर। .rbf को नामाकरण गर्नुहोस् file OpenCL अफलाइन कम्पाइलरको लागि Intel FPGA SDK ले opencl.rbf को रूपमा उत्पन्न गर्दछ, र यसलाई SD फ्ल्यास कार्ड छवि भित्र fat32 विभाजनमा राख्नुहोस्।
   तपाईं hello_world पूर्व डाउनलोड गर्न सक्नुहुन्छampओपनसीएल डिजाइन पूर्वबाट ले डिजाइनampAltera मा les पृष्ठ webसाइट।
   9. तपाईंले सबै आवश्यक भण्डारण गरेपछि files फ्ल्यास कार्ड छविमा, निम्न आदेशहरू बोलाउनुहोस्:
   a सिंक
   b अनमाउन्ट /media/disk1
   ग अनमाउन्ट कहाँ पृष्ठ 3 मा 3 मा ext3 विभाजन माउन्ट गर्नका लागि तपाईले प्रयोग गर्नुभएको डाइरेक्टरी नाम हो (पूर्वको लागिample, /media/disk2)।
   d losstup -d /dev/loop0
   e losstup -d /dev/loop1
9. निम्न आदेश बोलाएर SD फ्ल्यास कार्ड छवि कम्प्रेस गर्नुहोस्: tar cvfz .tgz linux_sd_card_image
10. डेलिभर गर्नुहोस् tgz file तपाईंको अनुकूलन प्लेटफर्मको मूल डाइरेक्टरी भित्र।
11. तपाईंको SD फ्ल्यास कार्ड छवि परीक्षण गर्न, निम्न कार्यहरू गर्नुहोस्:
    a माइक्रो एसडी फ्ल्यास कार्डमा नतिजा असम्पीडित छवि लेख्नुहोस्।
    b SoC FPGA बोर्डमा माइक्रो SD फ्ल्यास कार्ड घुसाउनुहोस्।
    ग बोर्ड पावर अप गर्नुहोस्।
    d aocl निदान उपयोगिता आदेश बोलाउनुहोस्।

सम्बन्धित लिङ्कहरू

• Intel SoC FPGA एम्बेडेड डिजाइन सुइट प्रयोगकर्ता गाइड
• OpenCL डिजाइन पूर्वampAltera मा les पृष्ठ webसाइट
• पृष्ठ 16 मा लिनक्स कर्नेल पुन: कम्पाइल गर्दै
  CMA सक्षम गर्न, तपाईंले पहिले लिनक्स कर्नेल पुन: कम्पाइल गर्नुपर्छ।
• तपाईंको FPGA बोर्डको यन्त्रको नाम सोध्दै (निदान)

१.६ चक्रवात V SoC FPGA को लागि लिनक्स कर्नेल कम्पाइल गर्दै
Cyclone V SoC FPGA बोर्डमा OpenCL अनुप्रयोगहरू चलाउनु अघि, तपाईंले लिनक्स कर्नेल स्रोत कम्पाइल गर्नुपर्छ, र OpenCL Linux कर्नेल ड्राइभर कम्पाइल र स्थापना गर्नुपर्छ।

1. पृष्ठ 16 मा लिनक्स कर्नेल पुन: कम्पाइल गर्दै
   CMA सक्षम गर्न, तपाईंले पहिले लिनक्स कर्नेल पुन: कम्पाइल गर्नुपर्छ।
2. पृष्ठ 17 मा OpenCL लिनक्स कर्नेल ड्राइभर कम्पाइल र स्थापना गर्दै कम्पाइल गरिएको कर्नेल स्रोत विरुद्ध OpenCL लिनक्स कर्नेल ड्राइभर कम्पाइल गर्नुहोस्।

१.६.१ लिनक्स कर्नेल पुन: कम्पाइल गर्दै
CMA सक्षम गर्न, तपाईंले पहिले लिनक्स कर्नेल पुन: कम्पाइल गर्नुपर्छ।

1. GSRD v14.0 क्लिक गर्नुहोस् - RocketBoards.org को संसाधन पृष्ठमा लिनक्स लिङ्क कम्पाइल गर्दै webलिनक्स कर्नेल स्रोत कोड डाउनलोड र पुनर्निर्माणमा निर्देशनहरू पहुँच गर्न साइट।
   OpenCL को लागि ™ Intel FPGA SDK सँग प्रयोगको लागि, socfpga-3.13-rel14.0 को रूपमा निर्दिष्ट गर्नुहोस्। ।
2. नोट: निर्माण प्रक्रियाले arch/arm/configs/socfpga_defconfig सिर्जना गर्दछ file। यो file socfpga पूर्वनिर्धारित कन्फिगरेसनका लागि सेटिङहरू निर्दिष्ट गर्दछ।
   arch/arm/configs/socfpga_defconfig को फेदमा निम्न रेखाहरू थप्नुहोस् file.
   CONFIG_MEMORY_ISOLATION=y
   CONFIG_CMA=y
   CONFIG_DMA_CMA=y
   CONFIG_CMA_DEBUG=y
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=y
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   CONFIG_CMA_SIZE_MBYTES कन्फिगरेसन मानले उपलब्ध भौतिक रूपमा सन्निहित मेमोरीको कुल संख्यामा माथिल्लो सीमा सेट गर्दछ। यदि तपाईलाई थप मेमोरी चाहिन्छ भने तपाईले यो मान बढाउन सक्नुहुन्छ।
3. ध्यान: SoC FPGA बोर्डमा ARM प्रोसेसरमा उपलब्ध भौतिक मेमोरीको कुल मात्रा 1 GB छ। Intel ले तपाईंलाई CMA प्रबन्धक 1 GB को नजिक सेट गर्न सिफारिस गर्दैन।
4. हालको कन्फिगरेसन सफा गर्न make mrproper आदेश चलाउनुहोस्।
5. मेक ARCH=arm socfpga_deconfig आदेश चलाउनुहोस्।
   ARCH=arm ले संकेत गर्दछ कि तपाइँ ARM आर्किटेक्चर कन्फिगर गर्न चाहनुहुन्छ।
   socfpga_defconfig ले संकेत गर्दछ कि तपाइँ पूर्वनिर्धारित socfpga कन्फिगरेसन प्रयोग गर्न चाहनुहुन्छ।
6. निर्यात CROSS_COMPILE=arm-linux-gnueabihf- आदेश चलाउनुहोस्।
   यो आदेशले इच्छित उपकरण श्रृंखलाको उपसर्ग निर्दिष्ट गर्न CROSS_COMPILE वातावरण चर सेट गर्दछ।
7. मेक ARCH=arm zImage आदेश चलाउनुहोस्। परिणामस्वरूप छवि आर्क/आर्म/बुट/zImage मा उपलब्ध छ file.
8. ZImage राख्नुहोस् file फ्ल्यास कार्ड छविको fat32 विभाजनमा। विस्तृत निर्देशनहरूको लागि, Rocketboards.org मा चक्रवात V SoC FPGA-विशिष्ट GSRD प्रयोगकर्ता पुस्तिका हेर्नुहोस्।
9. नोट: ओपनसीएल लिनक्स कर्नेल ड्राइभर सही रूपमा घुसाउनको लागि, पहिले SDKgenerated.rbf लोड गर्नुहोस्। file FPGA मा।
   .rbf सिर्जना गर्न file, एक SDK डिजाइन पूर्व कम्पाइल गर्नुहोस्ampले लक्षित कस्टम प्लेटफर्मको रूपमा चक्रवात V SoC विकास किट सन्दर्भ प्लेटफर्मको साथ।
   9. .rbf राख्नुहोस् file फ्ल्यास कार्ड छविको fat32 विभाजनमा।
   ध्यान दिनुहोस्: fat32 विभाजनमा दुवै zImage समावेश हुनुपर्छ file र .rbf file। .rbf बिना file, तपाईले चालक घुसाउँदा एक घातक त्रुटि देखा पर्नेछ।
10. प्रोग्राम गरिएको माइक्रो एसडी कार्ड घुसाउनुहोस्, जसमा तपाईंले परिमार्जन गर्नुभएको वा पहिले सिर्जना गर्नुभएको SD कार्ड छवि समावेश छ, साइक्लोन V SoC विकास किटमा र त्यसपछि SoC FPGA बोर्डलाई पावर अप गर्नुहोस्।
11. uname -r आदेश चलाएर स्थापित लिनक्स कर्नेलको संस्करण प्रमाणित गर्नुहोस्।
12. तपाईंले कर्नेलमा सफलतापूर्वक CMA सक्षम गर्नुभयो भनेर प्रमाणित गर्न, SoC FPGA बोर्डको साथ, grep init_cma /proc/kallsyms आदेश चलाउनुहोस्।
    यदि आउटपुट खाली छैन भने CMA सक्षम हुन्छ।
13. SDK सँग पुन: कम्पाइल गरिएको लिनक्स कर्नेल प्रयोग गर्न, लिनक्स कर्नेल ड्राइभर कम्पाइल र स्थापना गर्नुहोस्।

सम्बन्धित लिङ्कहरू

• गोल्डेन प्रणाली सन्दर्भ डिजाइन (GSRD) प्रयोगकर्ता पुस्तिकाहरू
• पृष्ठ 13 मा SD फ्ल्यास कार्ड छवि निर्माण गर्दै
  किनभने चक्रवात V SoC FPGA चिपमा पूर्ण प्रणाली हो, तपाईं प्रणालीको पूर्ण परिभाषा प्रदान गर्न जिम्मेवार हुनुहुन्छ।

1.6.2 OpenCL Linux कर्नेल ड्राइभर कम्पाइल र स्थापना गर्दै
कम्पाइल गरिएको कर्नेल स्रोत विरुद्ध OpenCL लिनक्स कर्नेल ड्राइभर कम्पाइल गर्नुहोस्।

चालक स्रोत OpenCL को लागि Intel FPGA रनटाइम वातावरण को Cyclone V SoC FPGA संस्करणमा उपलब्ध छ। थप रूपमा, तपाईंले OpenCL-उत्पन्न .rbf को लागि Intel FPGA SDK लोड गर्नुभएको छ भनी सुनिश्चित गर्नुहोस्। file लिनक्स कर्नेल मोड्युलको गलत स्थापना रोक्नको लागि FPGA मा।

1. Altera मा रहेको डाउनलोड केन्द्रबाट OpenCL प्याकेजको लागि Intel FPGA Runtime Environment को Cyclone V SoC FPGA संस्करण डाउनलोड गर्नुहोस्। webसाइट।
   a क्वार्टस प्राइम सफ्टवेयर संस्करणको छेउमा डाउनलोड बटनमा क्लिक गर्नुहोस्।
   b रिलीज संस्करण, अपरेटिङ सिस्टम, र डाउनलोड विधि निर्दिष्ट गर्नुहोस्।
   ग अतिरिक्त सफ्टवेयर ट्याबमा क्लिक गर्नुहोस्, र Intel FPGA डाउनलोड गर्न चयन गर्नुहोस्
   OpenCL Linux चक्रवात V SoC TGZ को लागि रनटाइम वातावरण।
   d तपाईंले aocl-rte- डाउनलोड गरेपछि .arm32.tgz file, यसलाई अनप्याक गर्नुहोस्
   तपाईको स्वामित्व भएको डाइरेक्टरी।
   चालक स्रोत aocl-rte- मा छ .arm32/board/c5soc/ चालक निर्देशिका।
2. ओपनसीएल लिनक्स कर्नेल ड्राइभर पुन: कम्पाइल गर्न, ड्राइभरको मेकमा केडीआईआर मान सेट गर्नुहोस्file लिनक्स कर्नेल स्रोत समावेश डाइरेक्टरीमा files.
3. आफ्नो उपकरण श्रृंखला को उपसर्ग संकेत गर्न निर्यात CROSS_COMPILE=arm-linux-gnueabihf- आदेश चलाउनुहोस्।
4. सफा गर्न आदेश चलाउनुहोस्।
5. aclsoc_drv.ko सिर्जना गर्न मेक आदेश चलाउनुहोस् file.
6. Opencl_arm32_rte डाइरेक्टरी चक्रवात V SoC FPGA बोर्डमा स्थानान्तरण गर्नुहोस्।
   scp -r चलाउँदै root@your-ipaddress: आदेशले/घर/रूट डाइरेक्टरीमा रनटाइम वातावरण राख्छ।
7. तपाईंले SD कार्डिमेज निर्माण गर्दा सिर्जना गर्नुभएको init_opencl.sh स्क्रिप्ट चलाउनुहोस्।
8.  aocl निदान उपयोगिता आदेश बोलाउनुहोस्। तपाईंले init_opencl.sh सफलतापूर्वक चलाउनुभएपछि निदान उपयोगिताले पारित नतिजा फर्काउनेछ।

1.7 ज्ञात मुद्दाहरू
हाल, Cyclone V SoC विकास किट सन्दर्भ प्लेटफर्मको साथ OpenCL को लागि Intel FPGA SDK को प्रयोगमा केही सीमितताहरू छन्।

1. तपाईंले clGetDeviceInfo() कलको CL_DEVICE_VENDOR र CL_DEVICE_NAME स्ट्रिङहरूद्वारा रिपोर्ट गरिएको विक्रेता र बोर्ड नामहरू ओभरराइड गर्न सक्नुहुन्न।
2. यदि होस्टले साझा DDR प्रणालीमा स्थिर मेमोरी आवंटित गर्दछ (त्यो हो, HPS DDR) र यसले कर्नेल कार्यान्वयन पछि स्थिर मेमोरी परिमार्जन गर्दछ, मेमोरीमा डाटा पुरानो हुन सक्छ। यो समस्या उत्पन्न हुन्छ किनभने FPGA कोरले CPU-to-HPS DDR लेनदेनहरूमा स्नुप गर्न सक्दैन।
   पछिको कर्नेल कार्यान्वयनलाई पुरानो डाटा पहुँच गर्नबाट रोक्नको लागि, निम्न मध्ये कुनै एक उपाय लागू गर्नुहोस्:
   • यसको सुरुवात पछि निरन्तर मेमोरी परिमार्जन नगर्नुहोस्।
   • यदि तपाईलाई धेरै __constant डेटा सेट चाहिन्छ भने, धेरै स्थिर मेमोरी बफरहरू सिर्जना गर्नुहोस्।
   • यदि उपलब्ध छ भने, तपाईंको एक्सेलेटर बोर्डमा FPGA DDR मा स्थिर मेमोरी आवंटित गर्नुहोस्।
3. ARM मा रहेको SDK उपयोगिताले मात्र कार्यक्रमलाई समर्थन गर्दछ र उपयोगिता आदेशहरूको निदान गर्दछ।
   फ्ल्यास, स्थापना र स्थापना रद्द उपयोगिता आदेशहरू निम्न कारणहरूको लागि साइक्लोन V SoC विकास किटमा लागू हुँदैनन्:
   a स्थापना उपयोगिताले aclsoc_drv लिनक्स कर्नेल ड्राइभर कम्पाइल गर्न र SoC FPGA मा सक्षम गर्नुपर्छ। विकास मेसिनले संकलन गर्नुपर्दछ; यद्यपि, यसले पहिले नै SoC FPGA को लागि लिनक्स कर्नेल स्रोतहरू समावेश गर्दछ। विकास मेसिनका लागि लिनक्स कर्नेल स्रोतहरू SoC FPGA का लागि फरक छन्। SoC FPGA का लागि लिनक्स कर्नेल स्रोतहरूको स्थान SDK प्रयोगकर्तालाई थाहा छैन। त्यस्तै, साइक्लोन V SoC विकास किटमा अनइन्स्टल युटिलिटी पनि उपलब्ध छैन।
   साथै, SoC बोर्डमा aclsoc_drv डेलिभर गर्नु चुनौतीपूर्ण छ किनभने चक्रवात V SoC विकास किटको पूर्वनिर्धारित वितरणले लिनक्स कर्नेल समावेश गर्दैन। files वा GNU कम्पाइलर संग्रह (GCC) कम्पाइलर।
   b फ्ल्यास उपयोगितालाई .rbf राख्न आवश्यक छ file माइक्रो एसडी फ्ल्यास कार्डको FAT32 विभाजनमा OpenCL डिजाइनको। हाल, SDK प्रयोगकर्ताले बोर्डलाई पावर अप गर्दा यो विभाजन माउन्ट गरिएको छैन। त्यसकारण, विभाजन अद्यावधिक गर्ने उत्तम तरिका फ्ल्याश कार्ड रिडर र विकास मेसिन प्रयोग गर्नु हो।
4. OpenCL अफलाइन कम्पाइलर कार्यान्वयन योग्यको लागि Intel FPGA SDK बीच स्विच गर्दा files (.aocx) जुन विभिन्न बोर्ड भेरियन्टहरूसँग मिल्दोजुल्दो छ (अर्थात, c5soc र c5soc_sharedonly), तपाईंले .aocx लोड गर्न SDK को कार्यक्रम उपयोगिता प्रयोग गर्नुपर्छ। file पहिलो पटक नयाँ बोर्ड संस्करणको लागि। यदि तपाईँले नयाँ बोर्ड भेरियन्ट प्रयोग गरेर मात्र होस्ट एप्लिकेसन चलाउनुहुन्छ तर FPGA ले अर्को बोर्ड भेरियन्टको छवि समावेश गर्दछ भने, घातक त्रुटि हुन सक्छ।
5. .qxp file इन्टरफेस विभाजन कार्यहरू समावेश गर्दैन किनभने क्वार्टस प्राइम सफ्टवेयरले यस विभाजनको समय आवश्यकताहरू लगातार पूरा गर्दछ।
6. जब तपाइँ बोर्ड पावर अप गर्नुहुन्छ, यसको मिडिया पहुँच नियन्त्रण (MAC) ठेगाना अनियमित नम्बरमा सेट हुन्छ। यदि तपाईंको LAN नीतिले यो व्यवहारलाई अनुमति दिँदैन भने, निम्न कार्यहरू गरेर MAC ठेगाना सेट गर्नुहोस्:
   a U-Boot पावर-अप को समयमा, U-Boot आदेश प्रम्प्ट प्रविष्ट गर्न कुनै पनि कुञ्जी थिच्नुहोस्।
   b कमाण्ड प्रम्प्टमा setenv ethaddr 00:07:ed:00:00:03 टाइप गर्नुहोस्।
   तपाईले कुनै पनि MAC ठेगाना रोज्न सक्नुहुन्छ।
   ग saveenv आदेश टाइप गर्नुहोस्।
   d बोर्ड रिबुट गर्नुहोस्।

२ कागजात संशोधन इतिहास
तालिका १।
OpenCL चक्रवात V SoC को लागि Intel FPGA SDK को कागजात संशोधन इतिहास
विकास किट सन्दर्भ प्लेटफर्म पोर्टिङ गाइड

मिति	संस्करण	परिवर्तनहरू
मे-17	2017.05.08	• मर्मत जारी।
अक्टोबर २०१६	2016.10.31	• OpenCL को लागि Intel FPGA SDK को लागि OpenCL को लागि Altera SDK पुन: ब्रान्ड गरिएको। • OpenCL अफलाइन कम्पाइलरको लागि Intel FPGA SDK मा Altera अफलाइन कम्पाइलर पुन: ब्रान्ड गरिएको।
मे-16	2016.05.02	• SD फ्ल्यास कार्ड छवि निर्माण र परिमार्जन गर्नमा परिमार्जित निर्देशनहरू। लिनक्स कर्नेल र ओपनसीएल लिनक्स कर्नेल ड्राइभर पुन: कम्पाइल गर्ने परिमार्जित निर्देशनहरू।
नोभेम्बर -२०	2015.11.02	• मर्मत विमोचन, र क्वार्टस II को क्वार्टस प्राइममा परिवर्तन गरिएको उदाहरणहरू।
मे-15	15.0.0	• FPGA पुन: कन्फिगरेसनमा, FPGA कोर पुन: प्रोग्राम गर्न निर्देशन हटाइयो एक । बिरालोलाई बोलाएर rbf छवि fileनाम>। rbf > /dev/ fpga0 आदेश किनभने यो विधि सिफारिस गरिएको छैन।
डिसेम्बर -२०	14.1.0	• कागजातलाई Altera Cyclone V SoC विकास किट सन्दर्भ प्लेटफर्म पोर्टिङ गाइडको रूपमा पुन: नामाकरण गरियो। • reprogram उपयोगिता aocl कार्यक्रममा अद्यावधिक गरियोfilename>.aocx उपयोगिता आदेश। • एओसीएल निदान र एओसीएल निदानमा निदान उपयोगिता अपडेट गरियो उपयोगिता आदेश। • ग्यारेन्टी टाइमिङ क्लोजर फ्लोको लागि टाइमिङ-क्लिन विभाजन सिर्जना गर्न c5soc बोर्ड विभाजन पोर्ट गर्ने र परिमार्जन गर्ने निर्देशनहरू समावेश गर्न तपाईंको SoC बोर्ड खण्डमा सन्दर्भ प्लेटफर्म पोर्ट गर्ने प्रक्रियालाई अद्यावधिक गरियो। • निम्न कार्यहरूको लागि प्रक्रियाहरू रूपरेखा गर्नको लागि पोर्टेड सन्दर्भ प्लेटफर्म अपडेट गर्ने विषय सम्मिलित गरियो: 1. बोर्ड विभाजनमा हार्ड प्रोसेसर प्रणाली (HPS) ब्लक बाहेक 2. SD फ्ल्यास कार्ड छवि अद्यावधिक गर्दै • SD फ्ल्यास कार्ड छवि खण्डको निर्माण अपडेट गरियो। SoC इम्बेडेड डिजाइन सुइट (EDS) सँग उपलब्ध छविको सट्टा सुरु बिन्दुको रूपमा गोल्डेन सिस्टम सन्दर्भ डिजाइन (GSRD) छविको संस्करण 14.0 प्रयोग गर्न सिफारिस गरिन्छ। • लिनक्स कर्नेल र ओपनसीएल लिनक्स कर्नेल ड्राइभर सेक्सन पुन: कम्पाइलिङ अपडेट गरियो: 1. CROSS COMPILE चर सेट गर्न निर्देशन थपियो। 2. CMA सफलतापूर्वक सक्षम गरिएको छ भनी प्रमाणित गर्न तपाईंले चलाउनुहुने आदेश परिवर्तन गर्नुहोस्।
जुलाई-14	14.0.0	• प्रारम्भिक रिलीज।

कागजातहरू / स्रोतहरू

OpenCL को लागि intel FPGA SDK [pdf] प्रयोगकर्ता गाइड OpenCL को लागि FPGA SDK, FPGA SDK, OpenCL को लागि SDK, SDK

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका