FPGA SDK vir OpenCL
Gebruikersgids

UG-OCL009
2017.05.08
Laas opgedateer vir Intel® Quartus® Prime Design Suite: 17.0

Teken in
Stuur terugvoer

Intel® FPGA SDK vir OpenCL™ Intel® Cyclone®V SoC Development Kit Verwysingsplatform-oordraggids

V SoC Development Kit Reference Platform Porting Guide beskryf die hardeware- en sagteware-ontwerp van die Intel Cyclone V SoC Development Kit Reference Platform (c5soc) vir gebruik met die Intel Software Development Kit (SDK) vir OpenCL Die Intel ® FPGA SDK vir OpenCL ™ Intel Cyclone ® . Voordat jy begin, beveel Intel sterk aan dat jy jouself vergewis van die inhoud van die volgende dokumente:

1. Intel FPGA SDK vir OpenCLIntel Cyclone V SoC Begingids
2. Intel FPGA SDK vir OpenCL Custom Platform Toolkit Gebruikersgids
3. Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual Verwys ook na die Cyclone V SoC Development Kit en SoC Embedded Design Suite-bladsy van die Altera webwebwerf vir meer inligting. 1 2

Aandag: Intel neem aan dat jy 'n diepgaande begrip het van die Intel FPGA SDK vir OpenCL Custom Platform Toolkit Gebruikersgids. Die Cyclone V SoC Development Kit-verwysingsplatformoordraggids beskryf nie die gebruik van die SDK se Custom Platform Toolkit om 'n pasgemaakte platform vir die Cyclone V SoC Development Kit te implementeer nie. Dit beskryf slegs die verskille tussen die SDK-ondersteuning op die Cyclone V SoC Development Kit en 'n generiese Intel FPGA SDK vir OpenCL Custom Platform.

Verwante skakels

• Intel FPGA SDK vir OpenCL Cyclone V SoC Begingids
• Intel FPGA SDK vir OpenCL Custom Platform Toolkit Gebruikersgids
• Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual
• Cyclone V SoC Development Kit en SoC Embedded Design Suite-bladsy op die Altera webwebwerf

1. OpenCL en die OpenCL-logo is handelsmerke wat Apple Inc. gebruik word met toestemming van die Khronos Group™.
2. Die Intel FPGA SDK vir OpenCL is gebaseer op 'n gepubliseerde Khronos-spesifikasie, en het die Khronos-konformiteitstoetsproses geslaag. Huidige voldoeningstatus kan gevind word by www.khronos.org/conformance.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus en Stratix woorde en logo's is handelsmerke van Intel Corporation of sy filiale in die VSA en/of ander lande. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
*Ander name en handelsmerke kan as die eiendom van ander geëis word.

1.1.1 Cyclone V SoC Development Kit Verwysingsplatformbordvariante
Die Intel FPGA SDK vir OpenCL Cyclone V SoC Development Kit Reference Platform bevat twee bordvariante.

• c5soc bord
  Hierdie verstekbord bied toegang tot twee DDR-geheuebanke. Die HPS DDR is toeganklik vir beide die FPGA en die SVE. Die FPGA DDR is slegs toeganklik deur die FPGA.
• c5soc_sharedonly bord
  Hierdie bordvariant bevat slegs HPS DDR-konneksie. Die FPGA DDR is nie toeganklik nie. Hierdie bordvariant is meer areadoeltreffend omdat minder hardeware nodig is om een ​​DDR-geheuebank te ondersteun. Die c5soc_sharedonly-bord is ook 'n goeie prototipe-platform vir 'n finale produksiebord met 'n enkele DDR-geheuebank.
  Om hierdie bordvariant te teiken wanneer jy jou OpenCL-kern saamstel, sluit die -board c5soc_sharedonly-opsie in jou aoc-opdrag in.
  Vir meer inligting oor die –bord opsie van die aoc-opdrag, verwys na die Intel FPGA SDK vir OpenCL-programmeergids.

Verwante skakels
Samestelling van 'n kern vir 'n spesifieke FPGA-bord (–bord )
1.1.2 Inhoud van die Cyclone V SoC Development Kit-verwysingsplatform
Die Cyclone V SoC Development Kit-verwysingsplatform bestaan ​​uit die volgende files en dopgehou:

File of Gids	Beskrywing
board_env.xml	eXtensible Markup Language (XML) file wat c5soc beskryf na die Intel FPGA SDK vir OpenCL.
linux_sd_card_image.tgz	Saamgeperste SD-flitskaartbeeld file wat alles bevat wat 'n SDK-gebruiker nodig het om die Cyclone V SoC Development Kit saam met die SDK te gebruik.
arm32	Gids wat die volgende bevat:

1.1.3 Relevante kenmerke van die Cyclone V SoC-ontwikkelingskit

Die volgende lys beklemtoon die Cyclone V SoC Development Kit komponente en kenmerke wat relevant is vir die Intel FPGA SDK vir OpenCL:

• Dubbelkern ARM Cortex-A9 SVE met 32-bis Linux.
• Advanced eXtensible Interface (AXI) bus tussen die HPS en die FPGA-kernstof.
• Twee geharde DDR-geheuebeheerders, wat elk verbind word met 'n 1 gigagreep (GB) DDR3 SDRAM.
  - Een DDR-beheerder is slegs vir die FPGA-kern toeganklik (dit wil sê FPGA DDR).
  — Die ander DDR-beheerder is toeganklik vir beide die HPS en die FPGA (dit is, HPS DDR). Hierdie gedeelde beheerder laat gratis geheue deel tussen die SVE en die FPGA-kern.
• Die SVE kan die FPGA-kernstof herkonfigureer.

1.1.3.1 Cyclone V SoC Development Kit-verwysingsplatformontwerpdoelwitte en -besluite Intel baseer die implementering van die Cyclone V SoC Development Kit-verwysingsplatform op verskeie ontwerpdoelwitte en -besluite. Intel beveel aan dat jy hierdie doelwitte en besluite oorweeg wanneer jy hierdie verwysingsplatform na jou SoC FPGA-bord oordra.
Hieronder is die c5soc-ontwerpdoelwitte:

1. Verskaf die hoogste moontlike bandwydte tussen pitte op die FPGA en die DDR-geheuestelsel(s).
2. Maak seker dat berekeninge op die FPGA (dit wil sê OpenCL-pitte) nie inmeng met ander SVE-take wat die diens van randapparatuur kan insluit nie.
3. Los soveel FPGA-hulpbronne as moontlik vir kernberekeninge in plaas van koppelvlakkomponente.

Hieronder is die hoëvlak-ontwerpbesluite wat die direkte gevolge van Intel se ontwerpdoelwitte is:

1. Die verwysingsplatform gebruik slegs harde DDR-geheuebeheerders met die wydste moontlike konfigurasie (256 bisse).
2. Die FPGA kommunikeer direk met die HPS DDR geheue kontroleerder, sonder om die AXI bus en die L3 skakelaar binne die HPS te betrek. Die direkte kommunikasie bied die beste moontlike bandwydte aan DDR, en verhoed dat FPGA-berekenings inmeng met kommunikasie tussen die SVE en sy periferie.
3. Strooi-versamel direkte geheue toegang (SG-DMA) is nie deel van die FPGA koppelvlak logika nie. In plaas daarvan om groot hoeveelhede data tussen DDR-geheuestelsels oor te dra, stoor die data in die gedeelde HPS DDR. Direkte toegang tot SVE-geheue deur die FPGA is meer doeltreffend as DMA. Dit bespaar hardewarehulpbronne (dit wil sê FPGA-area) en vereenvoudig die Linux-kernbestuurder.
   Waarskuwing: Geheue-oordrag tussen die gedeelde HPS DDR-stelsel en die DDR-stelsel wat slegs vir die FPGA toeganklik is, is baie stadig. As jy kies om
   oordra geheue op hierdie manier, gebruik dit slegs vir baie klein hoeveelhede data.
4. Die gasheer en die toestel voer nie-DMA-data-oordrag tussen mekaar uit via die HPS-na-FPGA (H2F)-brug, met slegs 'n enkele 32-bis-poort. Die rede is, sonder DMA, kan die Linux-kern slegs 'n enkele 32-bis lees- of skryfversoek uitreik, so dit is onnodig om 'n wyer verbinding te hê.
5. Die gasheer stuur beheerseine na die toestel via 'n liggewig H2F (LH2F) brug.
   Omdat beheerseine van die gasheer na die toestel lae-bandwydte seine is, is 'n LH2F-brug ideaal vir die taak.

1.2 Dra die verwysingsplatform na jou SoC FPGA-bord
Om die Cyclone V SoC Development Kit-verwysingsplatform na jou SoC FPGA-bord oor te dra, voer die volgende take uit:

1. Kies die een DDR-geheue of die twee DDR-geheue weergawe van die c5soc Reference Platform as die beginpunt van jou ontwerp.
2. Dateer die pen-liggings op in die ALTERAOCLSDKROOT/board/c5soc/ /top.qsf file, waar ALTERAOCLSDKROOT die pad is na die ligging van die Intel FPGA SDK vir OpenCL-installasie, en is die gidsnaam van die bordvariant. Die c5soc_sharedonly-gids is vir die bordvariant met een DDR-geheuestelsel. Die c5soc-gids is vir die bordvariant met twee DDR-geheuestelsels.
3.  Dateer die DDR-instellings op vir die HPS- en/of FPGA SDRAM-blokke in die ALTERAOCLSDKROOT/board/c5soc/ /system.qsys file.
   4. Alle Intel FPGA SDK vir OpenCL-voorkeurbordontwerpe moet gewaarborgde tydsberekeningssluiting bereik. As sodanig moet die plasing van die ontwerp tydsberekening skoon wees. Voer die volgende take uit om die c5soc-bordpartisie (acl_iface_partition.qxp) na jou SoC FPGA-bord te koppel:
   Vir gedetailleerde instruksies oor die wysiging en bewaring van die bordpartisie, verwys na die Quartus
   Prime Inkrementele samestelling vir hiërargiese en spangebaseerde ontwerp hoofstuk van die Quartus Prime Standard Edition Handbook.
   a. Verwyder die acl_iface_partition.qxp uit die ALTERAOCLSDKROOT/board/c5soc/c5soc gids.
   b. Aktiveer die acl_iface_region LogicLock™-streek deur die Tcl-opdrag set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region na set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region te verander
   c. Stel 'n OpenCL-kern vir jou bord saam.
   d. Indien nodig, pas die grootte en ligging van die LogicLock-streek aan.
   e. Wanneer jy tevrede is dat die plasing van jou ontwerp skoon is, voer daardie partisie uit as die acl_iface_partition.qxp Quartus Prime Exported Partition File.
   Soos beskryf in die afdeling vir die vestiging van gewaarborgde tydsberekening van die AIntel FPGA SDK vir OpenCL Custom Platform Toolkit-gebruikersgids, deur hierdie .qxp in te voer  file in die topvlak-ontwerp voldoen jy aan die vereiste om 'n bordontwerp te voorsien met 'n gewaarborgde tydsberekening-sluitingsvloei.
   Vir faktore wat die kwaliteit van resultate (QoR) van jou uitgevoerde partisie kan beïnvloed, verwys na die Algemene kwaliteit van resultate-oorwegings vir die Uitgevoerde Bordpartisie-afdeling in die Intel FPGA SDK vir OpenCL Custom Platform Toolkit Gebruikersgids.
   f. Deaktiveer die acl_iface_region LogicLock-streek deur die opdrag in Stap 2 terug te keer na set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region.
4. As jou SoC FPGA-bord verskillende penne en rande van die HPS-blok gebruik, herskep die voorlaaier en die toestelboombron (DTS) file. As jy die HPS DDR-geheuebeheerderinstellings verander, hergenereer die voorlaaier.
5. Skep die SD-flitskaartprent.
6. Skep jou persoonlike platform, wat die SD-flitskaartprent insluit.
7. Oorweeg dit om 'n runtime-omgewingweergawe van jou pasgemaakte platform te skep vir gebruik met die Intel FPGA Runtime Environment (RTE) vir OpenCL. Die RTE-weergawe van jou pasgemaakte platform sluit nie hardewaregidse en die SD-flitskaartbeeld in nie. Hierdie pasgemaakte platform laai op die SoC FPGA-stelsel om gasheertoepassings te laat loop. Daarteenoor is die SDK-weergawe van die Custom Platform nodig vir die SDK om OpenCL-pitte saam te stel.
   Wenk: Jy kan die SDK-weergawe van jou pasgemaakte platform vir die RTE gebruik. Om te spaar
   spasie, verwyder die SD-flitskaartprent van die RTE-weergawe van jou pasgemaakte platform.
8. Toets jou persoonlike platform.
   Verwys na die Toets die hardeware-ontwerp-afdeling van die Intel FPGA SDK vir OpenCL Custom Platform Toolkit Gebruikersgids vir meer inligting.

Verwante skakels

• Toets die hardeware-ontwerp
• Quartus Prime inkrementele samestelling vir hiërargiese en spangebaseerde ontwerp
• Vestiging van gewaarborgde tydsberekeningvloei
• Algemene kwaliteit van resultate-oorwegings vir die uitvoerbordpartisie

1.2.1 Opdatering van 'n Ported Reference Platform
In die huidige weergawe van die Cyclone V SoC Development Kit Reference Platform, is die HPS-blok binne die partisie wat alle niekern-logika definieer. Jy kan egter nie die HPS as deel van die .qxp uitvoer nie file. Om 'n bestaande pasgemaakte platform wat jy van 'n vorige weergawe van c5soc verander het op te dateer, implementeer die QXP-bewaringsvloei, dateer die SD-flitskaartbeeld op om die nuutste looptyd-omgewing te verkry, en dateer die board_spec.xml op file om outomigrasie moontlik te maak.
Die Altera® SDK vir OpenCL weergawe 14.1 en verder ondersoek die board_spec.xml file vir raadinligting, en implementeer outomatiese opdaterings. Omdat jy die
ontwerp deur die QXP-bewaringsvloei te implementeer, moet jy die board_spec.xml opdateer file na sy formaat in die huidige weergawe. Opdatering van die file laat die SDK toe om te onderskei tussen ongebewaarde persoonlike platforms en die huidige QXP-gebaseerde pasgemaakte platforms. Verwys na Custom Platform Outomigration for Forward Compatibility in die Intel FPGA SDK for OpenCL Custom Platform Toolkit Gebruikersgids vir meer inligting.

1. Om die QXP-bewaringsvloei te implementeer in 'n Cyclone V SoC FPGA-hardeware-ontwerp wat vanaf 'n vorige weergawe van c5soc oorgedra word, voer die volgende stappe uit om 'n subpartisie te skep om die HPS van die .qxp uit te sluit file:
   a. Voordat u 'n partisie rondom die niekern-logika skep, skep 'n partisie rondom die HPS in die .qsf Quartus Prime-instellings File.
   Byvoorbeeldample:
   # Partitioneer die instansie wat die HPS-toegewyde I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 - met die hand na “system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_0:hps_0|system_acl_0_iface_hps:io|system_acl_iface_hps: system_acl_iface_hps_0_hps_io_border:border" -section_id "system_acl_iface_hps_0_hps_io_border:border"
   # Stel partisie as 'n HPS_PARTITION tipe om korrek deur die res van Quartus verwerk te word
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id "system_acl_iface_hps_0_hps_io_border:border"
   quartus_cdb top -c top
   –incremental_compilation_export=acl_iface_partition.qxp
   –incremental_compilation_export_partition_name=acl_iface_partition
   –incremental_compilation_export_post_synth=on
   –incremental_compilation_export_post_fit=aan
   –incremental_compilation_export_routing=aan
   –incremental_compilation_export_flatten=af
   Nadat jy die HPS van die partisie uitgesluit het, kan jy die .qxp invoer file en stel jou ontwerp saam.
2. Dateer die SD-flitskaartbeeld op met die huidige weergawe van die Intel FPGA RTE vir OpenCL deur die volgende take uit te voer:
   a. Monteer die file toekenningstabel (fat32) en uitgebrei file stelsel (ext3) partisies in die bestaande beeld as lus-terug toestelle. Vir gedetailleerde instruksies, verwys na Stap 2 in die bou van 'n SD-flitskaartbeeld.
   b. In die /home/root/opencl_arm32_rte-gids, verwyder die files van die vorige weergawe van die RTE.
   c. Laai die huidige weergawe van die RTE af en pak dit uit in die /home/root/opencl_arm32_rte-gids.
   d. In die /bestuurder/weergawe.h file van jou gepasmaakte platform, dateer die ACL_DRIVER_VERSION-opdrag op na . (bvample, 16.1.x, waar 16.1 die SDK-weergawe is, en x die drywerweergawe is wat jy gestel het).
   e. Herbou die bestuurder.
   f. Vee die hardeware-vouer(s) van jou persoonlike platform uit. Kopieer die pasgemaakte platform, saam met die opgedateerde bestuurder, na die /home/root/opencl_arm_rte/board-gids.
   g. Kopieer die Altera.icd file vanaf die /home/root/opencl_arm32_rte-gids en voeg dit by die /etc/OpenCL/vendors-gids.
   h. Ontkoppel en toets die nuwe prent. Vir gedetailleerde instruksies, verwys na Stap 8 tot 11 in die bou van 'n SD-flitskaartprent.

Verwante skakels

• Skep 'n SD-flitskaartprent op bladsy 14
  Jy het ook die opsie om 'n nuwe SD-flitskaartprent te skep.
• Pasgemaakte platform-outomigrasie vir vorentoe-versoenbaarheid

1.3 Sagteware-ondersteuning vir gedeelde geheue
Gedeelde fisiese geheue tussen FPGA en SVE is die voorkeurgeheue vir OpenCL-pitte wat op SoC FPGA's loop. Omdat die FPGA toegang tot gedeelde fisiese geheue verkry, in teenstelling met gedeelde virtuele geheue, het dit nie toegang tot die SVE se bladsytabelle wat gebruikers virtuele adresse na fisiese bladsyadresse karteer nie.
Met betrekking tot die hardeware, het OpenCL-pitte toegang tot gedeelde fisiese geheue deur direkte verbinding met die HPS DDR-hardegeheuebeheerder. Met betrekking tot die sagteware behels ondersteuning vir gedeelde fisiese geheue die volgende oorwegings:

1. Tipiese sagteware-implementasies vir die toekenning van geheue op die SVE (bvample, die malloc()-funksie) kan nie 'n geheuegebied toeken wat die FPGA mag gebruik nie.
   Geheue wat die malloc()-funksie toeken, is aaneenlopend in die virtuele geheue-adresruimte, maar enige onderliggende fisiese bladsye sal waarskynlik nie fisies aaneenlopend wees nie. As sodanig moet die gasheer fisies-aangrensende geheuestreke kan toeken. Hierdie vermoë bestaan ​​egter nie in gebruikersruimte-toepassings op Linux nie. Daarom moet die Linux-kernbestuurder die toekenning uitvoer.
2. Die OpenCL SoC FPGA Linux-kernbestuurder sluit die mmap()-funksie in om gedeelde fisiese geheue toe te wys en dit in die gebruikersruimte te karteer. Die mmap()-funksie gebruik die standaard Linux-kernoproep dma_alloc_coherent() om fisies-aangrensende geheuestreke te versoek om met 'n toestel te deel.
3. In die verstek Linux-kern, ken dma_alloc_coherent() nie fisies-aangrensende geheue meer as 0.5 megagrepe (MB) in grootte toe nie. Om dma_alloc_coherent() toe te laat om groot hoeveelhede fisies-aaneenlopende geheue toe te wys, aktiveer die aaneenlopende geheuetoewyser (CMA)-kenmerk van die Linux-kern en hersaamstel dan die Linux-kern.
   Vir die Cyclone V SoC Development Kit Reference Platform bestuur CMA 512 MB uit 1 GB fisiese geheue. Jy kan hierdie waarde verhoog of verlaag, afhangende van die hoeveelheid gedeelde geheue wat die toepassing vereis. Die dma_alloc_coherent()-oproep kan dalk nie die volle 512 MB fisies-aangrensende geheue toeken nie; dit kan egter gereeld ongeveer 450 MB geheue verkry.
4. Die SVE kan geheue kas wat die dma_alloc_coherent() oproep toeken. In die besonder, skryfbewerkings vanaf die gasheertoepassing is nie sigbaar vir die OpenCL-pitte nie. Die mmap()-funksie in die OpenCL SoC FPGA Linux-kernbestuurder bevat ook oproepe na die pgprot_noncached()- of remap_pf_range()-funksie om kas vir hierdie area van geheue eksplisiet te deaktiveer.
5. Nadat die dma_alloc_coherent()-funksie die fisies-aaneenlopende geheue toewys, stuur die mmap()-funksie die virtuele adres terug na die begin van die reeks, wat die adresspan is van die geheue wat jy toeken. Die gasheertoepassing vereis hierdie virtuele adres om toegang tot die geheue te verkry. Aan die ander kant vereis die OpenCL-pitte fisiese adresse. Die Linux-kernbestuurder hou tred met die virtuele-na-fisiese adreskartering. Jy kan die fisiese adresse wat mmap() terugstuur na werklike fisiese adresse karteer deur 'n navraag by die bestuurder by te voeg.
   Die aocl_mmd_shared_mem_alloc() MMD-toepassingsprogrammeringskoppelvlak (API)-oproep bevat die volgende navrae:
   a. Die mmap()-funksie wat geheue toewys en die virtuele adres terugstuur.
   b. Die ekstra navraag wat die teruggekeerde virtuele adres na fisiese adres karteer.
   Die aocl_mmd_shared_mem_alloc() MMD API-oproep gee dan twee adresse terug
   -die werklike teruggekeerde adres is die virtuele adres, en die fisiese adres gaan na device_ptr_out.
   Let wel: Die bestuurder kan slegs die virtuele adresse wat die mmap()-funksie terugstuur na fisiese adresse karteer. As jy die fisiese adres van enige ander virtuele wyser versoek, gee die bestuurder 'n NULL-waarde terug.

Waarskuwing: Die Intel FPGA SDK vir OpenCL runtime biblioteke neem aan dat die gedeelde geheue die eerste geheue is wat in die board_spec.xml gelys is file. Met ander woorde, die fisiese adres wat die Linux-kernbestuurder kry, word die Avalon®-adres wat die OpenCL-kern na die HPS SDRAM deurgee.
Met betrekking tot die runtime-biblioteek, gebruik die clCreateBuffer()-oproep om die gedeelde geheue as 'n toestelbuffer op die volgende manier toe te wys:

• Vir die twee-DDR-bordvariant met beide gedeelde en nie-gedeelde geheue, ken clCreateBuffer() gedeelde geheue toe as jy die CL_MEM_USE_HOST_PTR-vlag spesifiseer. Die gebruik van ander vlae veroorsaak dat clCreateBuffer() buffer in die nie-gedeelde geheue toeken.
• Vir die een-DDR-bordvariant met slegs gedeelde geheue, ken clCreateBuffer() gedeelde geheue toe, ongeag watter vlag jy spesifiseer.
  Tans beheer 32-bis Linux ondersteuning op ARM CPU die omvang van gedeelde geheue ondersteuning in die SDK runtime biblioteke. Met ander woorde, runtime biblioteke saamgestel na ander omgewings (bvample, x86_64 Linux of 64-bis Windows) ondersteun nie gedeelde geheue nie.
  C5soc het om die volgende redes nie heterogene geheue geïmplementeer om tussen gedeelde en nie-gedeelde geheue te onderskei nie:
  1. Geskiedenis—Heterogene geheue-ondersteuning was nie beskikbaar toe gedeelde geheue-ondersteuning oorspronklik geskep is nie.
  2. Eenvormige koppelvlak—Omdat OpenCL 'n oop standaard is, handhaaf Intel konsekwentheid tussen heterogene rekenaarplatformverskaffers. Daarom word dieselfde koppelvlak as ander bordverkopers se argitekture gebruik om gedeelde geheue toe te ken en te gebruik.

1.4 FPGA-herkonfigurasie
Vir SoC FPGA's kan die SVE die FPGA-kernstof herkonfigureer sonder om die SVE se werking te onderbreek. Die FPGA Manager-hardewareblok wat oor die HPS en die kern FPGA strek, voer die herkonfigurasie uit. Die Linux-kern bevat 'n drywer wat maklike toegang tot die FPGA Bestuurder moontlik maak.

• Om view die status van die FPGA-kern, roep die kat /sys/class/fpga/fpga0/ statusopdrag aan.
  Die Intel FPGA SDK vir OpenCL-programprogram beskikbaar met die Cyclone V SoC Development Kit Reference Platform gebruik hierdie koppelvlak om die FPGA te programmeer. Wanneer 'n FPGA-kern met 'n lopende SVE herprogrammeer word, voer die programhulpmiddel al die volgende take uit:
  1. Voor herprogrammering, deaktiveer alle kommunikasiebrûe tussen die FPGA en die HPS, beide H2F en LH2F brûe.
  Heraktiveer hierdie brûe nadat herprogrammering voltooi is.
  Aandag: Die OpenCL-stelsel gebruik nie die FPGA-na-HPS (F2H)-brug nie. Verwys na die HPS-FPGA Interfaces afdeling in die Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual vir meer inligting.
  2. Maak seker dat die skakel tussen die FPGA en die HPS DDR-beheerder gedeaktiveer is tydens herprogrammering.
  3. Maak seker dat die FPGA-onderbrekings op die FPGA gedeaktiveer is tydens herprogrammering.
  Stel die bestuurder ook in kennis om enige onderbrekings van die FPGA tydens herprogrammering te verwerp.

Raadpleeg die bronkode van die programhulpmiddel vir besonderhede oor die werklike implementering.

Waarskuwing: Moenie die konfigurasie van die HPS DDR-beheerder verander wanneer die SVE loop nie.
As u dit doen, kan dit 'n noodlottige stelselfout veroorsaak, want u kan die DDR-beheerderkonfigurasie verander wanneer daar uitstaande geheuetransaksies vanaf die SVE is. Dit beteken dat wanneer die SVE aan die gang is, jy nie die FPGA-kern mag herprogrammeer met 'n beeld wat HPS DDR in 'n ander konfigurasie gebruik nie.
Onthou dat die OpenCL-stelsel, en die Golden Hardware-verwysingsontwerp beskikbaar met die Intel SoC FPGA Embedded Design Suite (EDS), die HPS DDR in 'n enkele 256-bis-modus stel.
SVE-stelselonderdele soos die takvoorspeller of die bladsytabelvooraflaaier kan DDR-opdragte uitreik selfs wanneer dit blyk dat niks op die SVE werk nie.
Daarom is selflaaityd die enigste veilige tyd om die HPS DDR-beheerderkonfigurasie in te stel.
Dit impliseer ook dat U-boot 'n rou binêre moet hê file (.rbf) prent om in die geheue te laai. Andersins, kan jy die HPS DDR aktiveer met ongebruikte poorte op die FPGA en dan moontlik die poortkonfigurasies daarna verander. Om hierdie rede bevat die OpenCL Linux-kernbestuurder nie meer die logika wat nodig is om die HPS DDR-beheerderkonfigurasie in te stel nie.
Die SW3 dubbele inlyn pakket (DIP) skakelaars op die Cylone V SoC Development Kit beheer die verwagte vorm van die .rbf beeld (dit wil sê of die file is saamgepers en/of geïnkripteer). C5soc, en die Golden Hardware Reference Design wat beskikbaar is met die SoC EDS, sluit saamgeperste maar ongeënkripteerde .rbf-beelde in. Die SW3 DIP-skakelaarinstellings wat in die Intel FPGA SDK vir OpenCL Cyclone V SoC Getting Started Guide beskryf word, pas by hierdie .rbf-beeldkonfigurasie.

Verwante skakels

• HPS-FPGA-koppelvlakke
• Konfigureer die SW3-skakelaars

1.4.1 FPGA-stelselargitektuurbesonderhede
Ondersteuning vir die Cyclone V SoC Development Kit Reference Platform is gebaseer op die Stratix® V Reference Platform (s5_ref), beskikbaar met die Intel FPGA SDK vir OpenCL.
Die algehele organisasie van die c5soc Qsys-stelsel en die kernbestuurder stem baie ooreen met dié in s5_ref.
Die volgende FPGA-kernkomponente is dieselfde in beide c5soc en s5_ref:

• VERSION_ID-blok
• Rus meganisme
• Geheuebankverdeler
• Cache snoop koppelvlak
• Kern horlosie
• Beheer register toegang (CRA) blokke

1.5 Bou 'n SD-flitskaartbeeld
Omdat die Cyclone V SoC FPGA 'n volledige stelsel op 'n skyfie is, is jy verantwoordelik vir die lewering van die volledige definisie van die stelsel. Intel beveel aan dat jy dit in die vorm van 'n SD-flitskaartbeeld aflewer. Die Intel FPGA SDK vir OpenCL-gebruiker kan eenvoudig die prent na die mikro SD-flitskaart skryf en die SoC FPGA-bord is gereed vir gebruik.
Verandering van 'n bestaande SD-flitskaartprent op bladsy 13
Intel beveel aan dat jy eenvoudig die beeld wat beskikbaar is met die Cyclone V SoC Development Kit Reference Platform verander. Jy het ook die opsie om 'n nuwe SD-flitskaartprent te skep.
Skep 'n SD-flitskaartprent op bladsy 14
Jy het ook die opsie om 'n nuwe SD-flitskaartprent te skep.

1.5.1 Wysiging van 'n bestaande SD-flitskaartbeeld
Intel beveel aan dat jy eenvoudig die beeld wat beskikbaar is met die Cyclone V SoC verander
Ontwikkelingskit-verwysingsplatform. Jy het ook die opsie om 'n nuwe SD-flitskaartprent te skep.
Die c5soc linux_sd_card_image.tgz beeld file is beskikbaar in die ALTERAOCLSDKROOT/board/c5soc-gids, waar ALTERAOCLSDKROOT na die pad van die Intel FPGA SDK vir OpenCL se installasiegids wys.

Aandag: Om die SD-flitskaartbeeld te verander, moet jy root- of sudo-regte hê.

1. Om die $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz te dekomprimeer file, voer die tar xvfzlinux_sd_card_image.tgz-opdrag uit.
2. Stel die hello_world OpenCL example ontwerp deur u Custom Platform-ondersteuning te gebruik. Hernoem die .rbf file wat die Intel FPGA SDK vir OpenCL Offline Compiler genereer as opencl.rbf, en plaas dit op die fat32 partisie binne die SD flitskaart beeld.
   Jy kan die hello_world-eks aflaaiample ontwerp van die OpenCL Design Examples bladsy op die Altera webwebwerf.
3. Plaas die .rbf file in die fat32-partisie van die flitskaartbeeld.
   Aandag: Die fat32 partisie moet beide die zImage bevat file en die .rbf file. Sonder 'n .rbf file, sal 'n noodlottige fout voorkom wanneer jy die bestuurder insit.
4. Nadat jy die SD-kaartbeeld geskep het, skryf dit na 'n mikro SD-kaart deur die volgende opdrag aan te roep: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. Voer die volgende take uit om jou SD-flitskaartprent te toets:
   a. Plaas die mikro SD-flitskaart in die SoC FPGA-bord.
   b. Krag die bord aan.
   c. Roep die aocl diagnose utility opdrag aan.

1.5.2 Skep 'n SD-flitskaartbeeld
Jy het ook die opsie om 'n nuwe SD-flitskaartprent te skep. Generiese instruksies oor die bou van 'n nuwe SD-flitskaartprent en die herbou van 'n bestaande SD-flitskaartprent is beskikbaar op die GSRD v14.0.2 – SD-kaartbladsy van die RocketBoards.org webwebwerf.
Die stappe hieronder beskryf die prosedure vir die skep van die linux_sd_card_image.tgz-beeld vanaf die Golden System Reference Design (GSRD) SD-flitskaartbeeld:
Let wel:
Om die beeld van die c5soc-beeld te skep, voer alle toepaslike take uit wat in hierdie prosedure uiteengesit word.

1. Laai die GSRD SD-flitskaartbeeld weergawe 14.0 van Rocketboards.org af en pak dit uit.
2. Monteer die file toekenningstabel (fat32) en uitgebrei file stelsel (ext3) partisies in hierdie prent as lus-terugtoestelle. Voer die volgende stappe uit om 'n partisie te monteer:
   a. Bepaal die greepbegin van die partisie binne die prent deur die /sbin/fdisk -lu image_ aan te roepfile bevel.
   Byvoorbeeldample, partisie nommer 1 van tipe W95 FAT het 'n blokverskuiwing van 2121728. Met 512 grepe per blok is die grepe-afset 512 grepe x 2121728 = 1086324736 grepe.
   b. Identifiseer 'n gratis lustoestel (bvample, /dev/loop0) deur die lostup -f opdrag in te tik.
   c. Gestel /dev/loop0 is die gratis lustoestel, ken jou flitskaartbeeld aan die lusbloktoestel toe deur die lostup /dev/loop0 image_ aan te roepfile -0 1086324736 opdrag.
   d. Monteer die lustoestel deur die mount /dev/loop0 /media/disk1-opdrag aan te roep.
   Binne die beeld file, /media/disk1 is nou 'n gemonteerde fat32 partisie.
   e. Herhaal stappe a tot d vir die ext3 partisie.
3. Laai die Cyclone V SoC FPGA-weergawe van die Intel FPGA Runtime Environment for OpenCL-pakket af vanaf die aflaaisentrum op die Altera webwebwerf.
   a. Klik op die Aflaai-knoppie langs Quartus Prime sagteware-uitgawe.
   b. Spesifiseer die weergawe, die bedryfstelsel en die aflaaimetode.
   c. Klik op die Addisionele sagteware-oortjie en kies om Intel FPGA af te laai
   Runtime Environment vir OpenCL Linux Cyclone V SoC TGZ.
   d. Nadat jy die aocl-rte- afgelaai het .arm32.tgz file, pak dit uit na
   'n gids wat jy besit.
4. Plaas die uitgepakte aocl-rte- .arm32-gids in die /home/root/opencl_arm32_rte-gids op die ext3-partisie van die prent file.
5. Vee die hardeware-vouer(s) van jou pasgemaakte platform uit, en plaas dan die pasgemaakte platform in die bord-subgids van /home/root/ opencl_arm32_rte.
6. Skep die init_opencl.sh file in die /home/root-gids met die volgende inhoud: uitvoer ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte uitvoer AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ uitvoer PATH=$ALTERAOCLSDKROOT/bin:$PATH uitvoer LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
   Die SDK-gebruiker loop die source ./init_opencl.sh-opdrag om die omgewingsveranderlikes en die OpenCL Linux-kernbestuurder te laai.
7. As jy die voorlaaier moet opdateer, die DTS files, of die Linux-kern, benodig jy die arm-linux-gnueabihf-gcc samesteller van die SoC EDS. Volg die instruksies uiteengesit in die Intel SoC FPGA Embedded Design Suite-gebruikersgids om die sagteware aan te skaf, dit weer saam te stel en die relevante files op die gemonteerde fat32 partisie.
   Aandag: Dit is heel waarskynlik dat jy die voorlaaier moet opdateer as jou pasgemaakte platform ander pengebruike het as dié in c5soc.
   Onthou: As jy die Linux-kern hersaamstel, hersaamstel die Linux-kernbestuurder met dieselfde Linux-kernbron files. As daar 'n wanverhouding tussen die Linux-kernbestuurder en die Linux-kern is, sal die bestuurder nie laai nie. Jy moet ook die CMA aktiveer.
   Verwys na Hersamestelling van die Linux-kern vir meer inligting.
8. Stel die hello_world OpenCL example ontwerp deur u Custom Platform-ondersteuning te gebruik. Hernoem die .rbf file wat die Intel FPGA SDK vir OpenCL Offline Compiler genereer as opencl.rbf, en plaas dit op die fat32 partisie binne die SD flitskaart beeld.
   Jy kan die hello_world-eks aflaaiample ontwerp van die OpenCL Design Examples bladsy op die Altera webwebwerf.
   9. Nadat jy al die nodige stoor files op die flitskaartbeeld, roep die volgende opdragte aan:
   a. sinchroniseer
   b. ontkoppel /media/skyf1
   c. ontkoppel waar is die gidsnaam wat jy gebruik om die ext3-partisie in 3 op bladsy 3 te monteer (bv.ample, /media/skyf2).
   d. losetup -d /dev/loop0
   e. losetup -d /dev/loop1
9. Druk die SD-flitskaartbeeld saam deur die volgende opdrag aan te roep: tar cvfz .tgz linux_sd_card_image
10. Lewer die .tgz file binne die wortelgids van jou persoonlike platform.
11. Voer die volgende take uit om jou SD-flitskaartprent te toets:
    a. Skryf die resulterende ongecomprimeerde prent op 'n mikro SD-flitskaart.
    b. Plaas die mikro SD-flitskaart in die SoC FPGA-bord.
    c. Krag die bord aan.
    d. Roep die aocl diagnose utility opdrag aan.

Verwante skakels

• Intel SoC FPGA Embedded Design Suite Gebruikersgids
• OpenCL Ontwerp Examples bladsy op die Altera webwebwerf
• Hersamestelling van die Linux-kern op bladsy 16
  Om die CMA te aktiveer, moet jy eers die Linux-kern hersaamstel.
• Vra na die toestelnaam van u FPGA-bord (diagnoseer)

1.6 Samestelling van die Linux-kern vir Cyclone V SoC FPGA
Voordat jy OpenCL-toepassings op die Cyclone V SoC FPGA-bord laat loop, moet jy die Linux-kernbron saamstel en die OpenCL Linux-kernbestuurder saamstel en installeer.

1. Hersamestelling van die Linux-kern op bladsy 16
   Om die CMA te aktiveer, moet jy eers die Linux-kern hersaamstel.
2. Samestelling en installering van die OpenCL Linux-kernbestuurder op bladsy 17 Stel die OpenCL Linux-kerndrywer saam teen die saamgestelde kernbron.

1.6.1 Hersamestelling van die Linux-kern
Om die CMA te aktiveer, moet jy eers die Linux-kern hersaamstel.

1. Klik op die GSRD v14.0 – Compiling Linux-skakel op die Resources-bladsy van die RocketBoards.org webwebwerf vir toegang tot instruksies oor die aflaai en herbou van die Linux-kernbronkode.
   Vir gebruik met die™ Intel FPGA SDK vir OpenCL, spesifiseer socfpga-3.13-rel14.0 as die .
2. Let wel: Die bouproses skep die boog/arm/configs/socfpga_defconfig file. Hierdie file spesifiseer die instellings vir die socfpga verstek konfigurasie.
   Voeg die volgende reëls by die onderkant van die boog/arm/configs/socfpga_defconfig file.
   CONFIG_MEMORY_ISOLATION=j
   CONFIG_CMA=y
   CONFIG_DMA_CMA=j
   CONFIG_CMA_DEBUG=j
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=j
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   Die CONFIG_CMA_SIZE_MBYTES konfigurasiewaarde stel die boonste limiet op die totale aantal fisies aaneenlopende geheue beskikbaar. Jy kan hierdie waarde verhoog as jy meer geheue benodig.
3. Aandag: Die totale hoeveelheid fisiese geheue beskikbaar vir die ARM-verwerker op die SoC FPGA-bord is 1 GB. Intel beveel nie aan dat jy die CMA-bestuurder naby aan 1 GB stel nie.
4. Voer die make mrproper-opdrag uit om die huidige konfigurasie skoon te maak.
5. Voer die make ARCH=arm socfpga_deconfig opdrag uit.
   ARCH=arm dui aan dat jy die ARM-argitektuur wil konfigureer.
   socfpga_defconfig dui aan dat jy die verstek socfpga-konfigurasie wil gebruik.
6. Voer die uitvoer CROSS_COMPILE=arm-linux-gnueabihf- opdrag uit.
   Hierdie opdrag stel die CROSS_COMPILE omgewingsveranderlike om die voorvoegsel van die verlangde gereedskapketting te spesifiseer.
7. Voer die make ARCH=arm zImage-opdrag uit. Die gevolglike prent is beskikbaar in die boog/arm/stewel/zImage file.
8. Plaas die zImage file in die fat32-partisie van die flitskaartbeeld. Vir gedetailleerde instruksies, verwys na die Cyclone V SoC FPGA-spesifieke GSRD-gebruikershandleiding op Rocketboards.org.
9. Let wel: Om die OpenCL Linux-kernbestuurder korrek in te voeg, laai eers 'n SDKgenerated.rbf file op die FPGA.
   Om die .rbf file, stel 'n SDK-ontwerp saam, bvample met die Cyclone V SoC Development Kit Reference Platform as die geteikende Custom Platform.
   9. Plaas die .rbf file in die fat32-partisie van die flitskaartbeeld.
   Aandag: Die fat32 partisie moet beide die zImage bevat file en die .rbf file. Sonder 'n .rbf file, sal 'n noodlottige fout voorkom wanneer jy die bestuurder insit.
10. Plaas die geprogrammeerde mikro SD-kaart, wat die SD-kaartbeeld bevat wat jy vroeër gewysig of geskep het, in die Cyclone V SoC Development Kit en skakel dan die SoC FPGA-bord aan.
11. Verifieer die weergawe van die geïnstalleerde Linux-kern deur die uname -r-opdrag uit te voer.
12. Om te verifieer dat jy die CMA suksesvol in die kern aktiveer, met die SoC FPGA-bord aangeskakel, voer die grep init_cma /proc/kallsyms-opdrag uit.
    CMA is geaktiveer as die uitset nie leeg is nie.
13. Om die hersaamgestelde Linux-kern met die SDK te gebruik, stel en installeer die Linux-kernbestuurder.

Verwante skakels

• Golden System Reference Design (GSRD) Gebruikershandleidings
• Bou 'n SD-flitskaartprent op bladsy 13
  Omdat die Cyclone V SoC FPGA 'n volledige stelsel op 'n skyfie is, is jy verantwoordelik vir die lewering van die volledige definisie van die stelsel.

1.6.2 Samestelling en installering van die OpenCL Linux Kernel Driver
Stel die OpenCL Linux kernbestuurder saam teen die saamgestelde kernbron.

Die drywerbron is beskikbaar in die Cyclone V SoC FPGA-weergawe van die Intel FPGA Runtime Environment vir OpenCL. Maak ook seker dat jy 'n Intel FPGA SDK vir OpenCL-gegenereerde .rbf gelaai het file in die FPGA om verkeerde installasie van die Linux-kernmodule te voorkom.

1. Laai die Cyclone V SoC FPGA-weergawe van die Intel FPGA Runtime Environment for OpenCL-pakket af vanaf die aflaaisentrum op die Altera webwebwerf.
   a. Klik op die Aflaai-knoppie langs Quartus Prime sagteware-uitgawe.
   b. Spesifiseer die weergawe, die bedryfstelsel en die aflaaimetode.
   c. Klik op die Addisionele sagteware-oortjie en kies om Intel FPGA af te laai
   Runtime Environment vir OpenCL Linux Cyclone V SoC TGZ.
   d. Nadat jy die aocl-rte- afgelaai het .arm32.tgz file, pak dit uit na
   'n gids wat jy besit.
   Die bestuurderbron is in die aocl-rte- .arm32/board/c5soc/ bestuurder gids.
2. Om die OpenCL Linux-kernbestuurder te hersaamstel, stel die KDIR-waarde in die bestuurder se Makefile na die gids wat die Linux-kernbron bevat files.
3. Voer die uitvoer CROSS_COMPILE=arm-linux-gnueabihf- opdrag uit om die voorvoegsel van jou gereedskapketting aan te dui.
4. Voer die maak skoon-opdrag uit.
5. Voer die make-opdrag uit om die aclsoc_drv.ko file.
6. Dra die opencl_arm32_rte-gids oor na die Cyclone V SoC FPGA-bord.
   Begin die scp -r root@jou-ipadres: opdrag plaas die runtime-omgewing in die/home/root-gids.
7. Begin die init_opencl.sh-skrip wat jy geskep het toe jy die SD-kaartbeeld gebou het.
8.  Roep die aocl diagnose utility opdrag aan. Die diagnose-hulpmiddel sal 'n verbygaande resultaat gee nadat jy init_opencl.sh suksesvol laat loop het.

1.7 Bekende Kwessies
Tans is daar sekere beperkings op die gebruik van die Intel FPGA SDK vir OpenCL met die Cyclone V SoC Development Kit Reference Platform.

1. Jy kan nie die verskaffer- en bordname ignoreer wat deur die CL_DEVICE_VENDOR- en CL_DEVICE_NAME-stringe van die clGetDeviceInfo()-oproep gerapporteer is nie.
2. As die gasheer konstante geheue in die gedeelde DDR-stelsel toeken (dit wil sê HPS DDR) en dit verander die konstante geheue na kernuitvoering, kan die data in die geheue verouderd raak. Hierdie probleem ontstaan ​​omdat die FPGA-kern nie SVE-na-HPS DDR-transaksies kan snuffel nie.
   Om te verhoed dat daaropvolgende kernuitvoerings toegang tot verouderde data verkry, implementeer een van die volgende oplossings:
   • Moenie konstante geheue verander na die inisialisering daarvan nie.
   • As jy veelvuldige __konstante datastelle benodig, skep verskeie konstante geheue buffers.
   • Indien beskikbaar, ken konstante geheue in die FPGA DDR op jou versnellerbord toe.
3. Die SDK-hulpmiddel op ARM ondersteun slegs die program- en diagnose-hulpprogramopdragte.
   Die flits, installeer en verwyder nutsbevele is om die volgende redes nie van toepassing op die Cyclone V SoC Development Kit nie:
   a. Die installasieprogram moet die aclsoc_drv Linux-kernbestuurder saamstel en dit op die SoC FPGA aktiveer. Die ontwikkelingsmasjien moet die samestelling uitvoer; dit bevat egter reeds Linux-kernbronne vir die SoC FPGA. Die Linux-kernbronne vir die ontwikkelingsmasjien verskil van dié vir die SoC FPGA. Die ligging van die Linux-kernbronne vir die SoC FPGA is waarskynlik onbekend aan die SDK-gebruiker. Net so is die verwyderingsprogram ook nie beskikbaar vir die Cyclone V SoC Development Kit nie.
   Die lewering van aclsoc_drv aan die SoC-bord is ook uitdagend omdat die verstekverspreiding van die Cyclone V SoC Development Kit nie Linux-kern bevat nie files of die GNU Compiler Collection (GCC) samesteller.
   b. Die flitshulpmiddel vereis dat 'n .rbf geplaas word file van 'n OpenCL-ontwerp op die FAT32-partisie van die mikro SD-flitskaart. Tans is hierdie partisie nie gemonteer wanneer die SDK-gebruiker die bord aanskakel nie. Daarom is die beste manier om die partisie op te dateer om 'n flitskaartleser en die ontwikkelingsmasjien te gebruik.
4. Wanneer jy wissel tussen die Intel FPGA SDK vir OpenCL Offline Compiler uitvoerbare files (.aocx) wat ooreenstem met verskillende bordvariante (dit wil sê c5soc en c5soc_sharedonly), moet jy die SDK se programhulpmiddel gebruik om die .aocx te laai file vir die eerste keer vir die nuwe bordvariant. As jy bloot die gasheertoepassing gebruik met 'n nuwe bordvariant, maar die FPGA bevat die beeld van 'n ander bordvariant, kan 'n noodlottige fout voorkom.
5. Die .qxp file sluit nie die koppelvlakpartisie-opdragte in nie omdat die Quartus Prime-sagteware konsekwent aan die tydsberekeningsvereistes van hierdie partisie voldoen.
6. Wanneer jy die bord aanskakel, word sy mediatoegangsbeheer (MAC)-adres op 'n ewekansige nommer gestel. As jou LAN-beleid nie hierdie gedrag toelaat nie, stel die MAC-adres in deur die volgende take uit te voer:
   a. Tydens U-Boot-aanskakeling, druk enige sleutel om die U-Boot-opdragprompt in te voer.
   b. Tik setenv ethaddr 00:07:ed:00:00:03 by die opdragprompt.
   Jy kan enige MAC-adres kies.
   c. Tik die saveenv-opdrag.
   d. Herbegin die bord.

1.8 Dokumenthersieningsgeskiedenis
Tabel 1.
Dokumenthersieningsgeskiedenis van die Intel FPGA SDK vir OpenCL Cyclone V SoC
Ontwikkelingstel-verwysingsplatform-oordraggids

Datum	Weergawe	Veranderinge
Mei-17	2017.05.08	•Onderhoudvrystelling.
Oktober 2016	2016.10.31	• Altera SDK vir OpenCL omgeskakel na Intel FPGA SDK vir OpenCL. • Herbrand Altera Offline Compiler na Intel FPGA SDK vir OpenCL Offline Compiler.
Mei-16	2016.05.02	•Gewysigde instruksies oor die bou en wysiging van 'n SD-flitskaartprent. •Gewysigde instruksies oor die hersamestelling van die Linux-kern en die OpenCL Linux-kerndrywer.
15 November	2015.11.02	•Onderhoudvrystelling, en veranderde gevalle van Quartus II na Quartus Prime.
Mei-15	15.0.0	•In FPGA-herkonfigurasie, verwyder instruksie om die FPGA-kern te herprogrammeer met 'n . rbf-beeld deur die kat aan te roep filenaam>. rbf > /dev/ fpga0 opdrag omdat hierdie metode nie aanbeveel word nie.
14 Desember	14.1.0	•Het die dokument hernoem as Altera Cyclone V SoC Development Kit Reference Platform Porting Guide. •Het die herprogramprogram opgedateer na die aocl-programfilenaam>.aocx nut opdrag. •Opgedateer die diagnostiese nut na die aocl diagnose en aocl diagnose nutsbevel. •Het die prosedure in die Oordrag van die verwysingsplatform na jou SoC-raad-afdeling opgedateer om instruksies in te sluit oor die oordra en wysiging van die c5soc-bordpartisie om 'n tydsberekening-skoon partisie vir die gewaarborgde tydsberekening-sluitingvloei te skep. •Het die onderwerp Opdatering van 'n Ported Reference Platform ingevoeg om die prosedures vir die volgende take uit te stippel: 1.Die harde verwerkerstelsel (HPS) blok in die bordpartisie uitgesluit 2.Dateer die SD-flitskaartbeeld op • Het die afdeling Bou 'n SD-flitskaartbeeld opgedateer. Dit word aanbeveel om weergawe 14.0 van die Golden System Reference Design (GSRD)-prent as die beginpunt te gebruik in plaas van die prent wat beskikbaar is met SoC Embedded Design Suite (EDS). •Het die Hersamestelling van die Linux Kernel en die OpenCL Linux Kernel Driver-afdeling opgedateer: 1.Instruksie bygevoeg om die CROSS COMPILE-veranderlike te stel. 2. Verander die opdrag wat jy uitvoer om te verifieer dat die CMA suksesvol geaktiveer is.
Julie-14	14.0.0	•Aanvanklike vrystelling.

Dokumente / Hulpbronne

intel FPGA SDK vir OpenCL [pdf] Gebruikersgids FPGA SDK vir OpenCL, FPGA SDK, SDK vir OpenCL, SDK

Verwysings

• Gebruikershandleiding