OpenCL සඳහා FPGA SDK
පරිශීලක මාර්ගෝපදේශය

UG-OCL009
2017.05.08
Intel® Quartus® Prime Design Suite සඳහා අවසන් වරට යාවත්කාලීන කළේ: 17.0

දායක වන්න
ප්‍රතිපෝෂණ යවන්න

OpenCL™ Intel® Cyclone®V SoC සංවර්ධන කට්ටලය සඳහා Intel® FPGA SDK යොමු වේදිකා වරාය මාර්ගෝපදේශය

OpenCL ™ Intel Cyclone සඳහා Intel ® FPGA SDK සඳහා OpenCL සඳහා Intel මෘදුකාංග සංවර්ධන කට්ටලය (SDK) සමඟ භාවිතා කිරීම සඳහා V SoC සංවර්ධන කට්ටල යොමු වේදිකා Porting Guide Intel Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාවේ (c5soc) දෘඪාංග සහ මෘදුකාංග නිර්මාණය විස්තර කරයි. ® . ඔබ ආරම්භ කිරීමට පෙර, පහත සඳහන් ලේඛනවල අන්තර්ගතය පිළිබඳව ඔබ හුරුපුරුදු වන ලෙස Intel තරයේ නිර්දේශ කරයි:

1. OpenCLintel Cyclone V SoC සඳහා Intel FPGA SDK ආරම්භක මාර්ගෝපදේශය
2. OpenCL Custom Platform Toolkit පරිශීලක මාර්ගෝපදේශය සඳහා Intel FPGA SDK
3. Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual අමතරව, Cyclone V SoC Development Kit සහ SoC Embedded Design Suite පිටුව Altera හි බලන්න. webවැඩි විස්තර සඳහා අඩවිය. 1 2

අවධානය: OpenCL Custom Platform Toolkit පරිශීලක මාර්ගෝපදේශය සඳහා Intel FPGA SDK පිළිබඳව ඔබට ගැඹුරු අවබෝධයක් ඇති බව Intel උපකල්පනය කරයි. Cyclone V SoC සංවර්ධන කට්ටලය යොමු වේදිකා වරාය මාර්ගෝපදේශය, Cyclone V SoC සංවර්ධන කට්ටලය සඳහා අභිරුචි වේදිකාවක් ක්‍රියාත්මක කිරීමට SDK හි අභිරුචි වේදිකා මෙවලම් කට්ටලය භාවිතා කිරීම විස්තර නොකරයි. එය විස්තර කරන්නේ Cyclone V SoC සංවර්ධන කට්ටලයේ SDK සහය සහ OpenCL Custom Platform සඳහා සාමාන්‍ය Intel FPGA SDK අතර ඇති වෙනස්කම් පමණි.

අදාළ සබැඳි

• OpenCL Cyclone V SoC සඳහා Intel FPGA SDK ආරම්භක මාර්ගෝපදේශය
• OpenCL Custom Platform Toolkit පරිශීලක මාර්ගෝපදේශය සඳහා Intel FPGA SDK
• Cyclone V උපාංග අත්පොත, වෙළුම 3: Hard Processor System තාක්ෂණික යොමු අත්පොත
• Cyclone V SoC සංවර්ධන කට්ටලය සහ Altera මත SoC Embedded Design Suite පිටුව webඅඩවිය

1. OpenCL සහ OpenCL ලාංඡනය යනු Khronos Group™ හි අවසරය මත භාවිතා කරන Apple Inc. වෙළඳ ලකුණු වේ.
2. OpenCL සඳහා Intel FPGA SDK ප්‍රකාශිත Khronos පිරිවිතර මත පදනම් වී ඇති අතර, Khronos අනුකූලතා පරීක්ෂණ ක්‍රියාවලිය සමත් වී ඇත. වත්මන් අනුකූලතා තත්ත්වය සොයා ගත හැක www.khronos.org/conformance.

ඉන්ටෙල් සංස්ථාව. සියලු හිමිකම් ඇවිරිණි. Intel, Intel ලාංඡනය, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus සහ Stratix වචන සහ ලාංඡන Intel සංස්ථාවේ හෝ එක්සත් ජනපදයේ සහ/හෝ වෙනත් රටවල එහි අනුබද්ධිත සමාගම්වල වෙළඳ ලකුණු වේ. Intel හි FPGA සහ අර්ධ සන්නායක නිෂ්පාදනවල ක්‍රියාකාරීත්වය Intel හි සම්මත වගකීම් වලට අනුකූලව වත්මන් පිරිවිතරයන්ට අනුකූලව සහතික කරයි, නමුත් දැනුම්දීමකින් තොරව ඕනෑම වේලාවක ඕනෑම භාණ්ඩයක් සහ සේවාවක් වෙනස් කිරීමට අයිතිය රඳවා තබා ගනී. Intel විසින් ලිඛිතව ලිඛිතව එකඟ වී ඇති පරිදි හැර මෙහි විස්තර කර ඇති ඕනෑම තොරතුරක්, නිෂ්පාදනයක් හෝ සේවාවක් යෙදුමෙන් හෝ භාවිතා කිරීමෙන් පැන නගින කිසිදු වගකීමක් හෝ වගකීමක් Intel භාර නොගනී. Intel පාරිභෝගිකයින්ට ඕනෑම ප්‍රකාශිත තොරතුරු මත විශ්වාසය තැබීමට පෙර සහ නිෂ්පාදන හෝ සේවා සඳහා ඇණවුම් කිරීමට පෙර උපාංග පිරිවිතරවල නවතම අනුවාදය ලබා ගැනීමට උපදෙස් දෙනු ලැබේ.
*වෙනත් නම් සහ වෙළඳ නාම අන් අයගේ දේපළ ලෙස හිමිකම් පෑමට හැකිය.

1.1.1 Cyclone V SoC සංවර්ධන කට්ටල යොමු වේදිකා පුවරු ප්‍රභේද
OpenCL Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව සඳහා Intel FPGA SDK පුවරු ප්‍රභේද දෙකක් ඇතුළත් වේ.

• c5soc පුවරුව
  මෙම පෙරනිමි පුවරුව DDR මතක බැංකු දෙකකට ප්‍රවේශය සපයයි. HPS DDR FPGA සහ CPU යන දෙකෙන්ම ප්‍රවේශ විය හැක. FPGA DDR වෙත ප්‍රවේශ විය හැක්කේ FPGA විසින් පමණි.
• c5soc_sharedonly පුවරුව
  මෙම පුවරු ප්‍රභේදයේ අඩංගු වන්නේ HPS DDR සම්බන්ධතාව පමණි. FPGA DDR වෙත ප්‍රවේශ විය නොහැක. එක් DDR මතක බැංකුවකට සහය වීමට අඩු දෘඩාංග අවශ්‍ය වන බැවින් මෙම පුවරු ප්‍රභේදය වඩාත් ප්‍රදේශ කාර්යක්ෂම වේ. c5soc_sharedonly පුවරුව තනි DDR මතක බැංකුවක් සහිත අවසාන නිෂ්පාදන පුවරුවක් සඳහා හොඳ මූලාකෘති වේදිකාවක් ද වේ.
  ඔබගේ OpenCL කර්නලය සම්පාදනය කිරීමේදී මෙම පුවරු ප්‍රභේදය ඉලක්ක කිරීමට, ඔබගේ aoc විධානයේ -board c5soc_sharedonly විකල්පය ඇතුළත් කරන්න.
  පුවරුව පිළිබඳ වැඩි විස්තර සඳහා aoc විධානයේ විකල්පය, OpenCL ක්‍රමලේඛන මාර්ගෝපදේශය සඳහා Intel FPGA SDK වෙත යොමු වන්න.

අදාළ සබැඳි
විශේෂිත FPGA පුවරුවක් සඳහා කර්නලයක් සම්පාදනය කිරීම (- පුවරුව )
1.1.2 Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාවේ අන්තර්ගතය
Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව පහත සඳහන් දෑ වලින් සමන්විත වේ files සහ නාමාවලි:

File හෝ නාමාවලිය	විස්තරය
board_env.xml	විස්තීරණ සලකුණු භාෂාව (XML) file එය OpenCL සඳහා Intel FPGA SDK වෙත c5soc විස්තර කරයි.
linux_sd_card_image.tgz	සම්පීඩිත SD ෆ්ලෑෂ් කාඩ් රූපය file එහි SDK පරිශීලකයෙකුට SDK සමඟ Cyclone V SoC සංවර්ධන කට්ටලය භාවිතා කිරීමට අවශ්‍ය සියල්ල අඩංගු වේ.
අත්32	පහත සඳහන් දේ අඩංගු නාමාවලිය:

1.1.3 Cyclone V SoC සංවර්ධන කට්ටලයේ අදාළ විශේෂාංග

පහත ලැයිස්තුවෙන් OpenCL සඳහා Intel FPGA SDK සඳහා අදාළ වන Cyclone V SoC සංවර්ධන කට්ටල සංරචක සහ විශේෂාංග ඉස්මතු කරයි:

• Dual-core ARM Cortex-A9 CPU 32-bit Linux ධාවනය කරයි.
• HPS සහ FPGA මූලික රෙදි අතර උසස් විස්තීරණ අතුරුමුහුණත (AXI) බස් රථය.
• දෘඪ DDR මතක පාලක දෙකක්, එක් එක් ගිගාබයිට් 1 (GB) DDR3 SDRAM වෙත සම්බන්ධ වේ.
  — එක් DDR පාලකයක් FPGA හරයට පමණක් ප්‍රවේශ විය හැකිය (එනම්, FPGA DDR).
  — අනෙක් DDR පාලකය HPS සහ FPGA (එනම් HPS DDR) යන දෙකටම ප්‍රවේශ විය හැක. මෙම හවුල් පාලකය CPU සහ FPGA හරය අතර නොමිලේ මතකය බෙදා ගැනීමට ඉඩ සලසයි.
• CPU හට FPGA මූලික රෙදි නැවත සකස් කළ හැක.

1.1.3.1 Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකා සැලසුම් ඉලක්ක සහ තීරණ Intel විසින් Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව ක්‍රියාත්මක කිරීම සැලසුම් ඉලක්ක සහ තීරණ කිහිපයක් මත පදනම් වේ. ඔබ මෙම යොමු වේදිකාව ඔබේ SoC FPGA පුවරුව වෙත ගෙන යන විට මෙම ඉලක්ක සහ තීරණ සලකා බලන ලෙස Intel නිර්දේශ කරයි.
පහත දැක්වෙන්නේ c5soc සැලසුම් ඉලක්ක වේ:

1. FPGA සහ DDR මතක පද්ධති (ය) මත කර්නල් අතර හැකි උපරිම කලාප පළල ලබා දෙන්න.
2. FPGA (එනම්, OpenCL කර්නල්) මත ගණනය කිරීම් සේවා පර්යන්ත ඇතුළත් විය හැකි අනෙකුත් CPU කාර්යයන් වලට බාධා නොකරන බවට සහතික වන්න.
3. අතුරුමුහුණත් සංරචක වෙනුවට කර්නල් ගණනය කිරීම් සඳහා හැකි තරම් FPGA සම්පත් තබන්න.

Intel හි සැලසුම් ඉලක්කවල සෘජු ප්‍රතිවිපාක වන ඉහළ මට්ටමේ සැලසුම් තීරණ පහත දැක්වේ:

1. විමර්ශන වේදිකාව භාවිතා කරන්නේ පුළුල්ම වින්‍යාසය (බිට් 256) සහිත දෘඪ DDR මතක පාලකයන් පමණි.
2. FPGA AXI බසය සහ HPS තුළ ඇති L3 ස්විචය සම්බන්ධ නොකර, HPS DDR මතක පාලකය සමඟ සෘජුවම සන්නිවේදනය කරයි. සෘජු සන්නිවේදනය DDR වෙත හැකි හොඳම කලාප පළල සපයන අතර, CPU සහ එහි පරිධිය අතර සන්නිවේදනයට බාධා කිරීමෙන් FPGA ගණනය කිරීම් වළක්වයි.
3. Scatter-gather direct memory access (SG-DMA) FPGA අතුරුමුහුණත තර්කනයේ කොටසක් නොවේ. DDR මතක පද්ධති අතර විශාල දත්ත ප්‍රමාණයක් මාරු කරනවා වෙනුවට, බෙදාගත් HPS DDR තුළ දත්ත ගබඩා කරන්න. FPGA මගින් CPU මතකයට සෘජු ප්‍රවේශය DMA වලට වඩා කාර්යක්ෂම වේ. එය දෘඪාංග සම්පත් (එනම්, FPGA ප්රදේශය) සුරකින අතර ලිනක්ස් කර්නල් ධාවකය සරල කරයි.
   අවවාදයයි: බෙදාගත් HPS DDR පද්ධතිය සහ FPGA වෙත පමණක් ප්‍රවේශ විය හැකි DDR පද්ධතිය අතර මතක හුවමාරුව ඉතා මන්දගාමී වේ. ඔබ තෝරා ගන්නේ නම්
   මේ ආකාරයෙන් මතකය මාරු කරන්න, එය ඉතා කුඩා දත්ත ප්‍රමාණයක් සඳහා පමණක් භාවිතා කරන්න.
4. ධාරකය සහ උපාංගය HPS-to-FPGA (H2F) පාලම හරහා එකිනෙකා අතර DMA නොවන දත්ත හුවමාරුව සිදු කරයි, තනි 32-bit port එකක් පමණක් භාවිතා කරයි. හේතුව, ඩීඑම්ඒ නොමැතිව, ලිනක්ස් කර්නලයට නිකුත් කළ හැක්කේ තනි 32-බිට් කියවීම හෝ ලිවීමේ ඉල්ලීමක් පමණි, එබැවින් පුළුල් සම්බන්ධතාවයක් තිබීම අනවශ්‍යය.
5. ධාරකය සැහැල්ලු H2F (LH2F) පාලමක් හරහා උපාංගය වෙත පාලන සංඥා යවයි.
   ධාරකයේ සිට උපාංගය වෙත ලැබෙන පාලන සංඥා අඩු කලාප පළල සංඥා වන බැවින්, කාර්යය සඳහා LH2F පාලම වඩාත් සුදුසු වේ.

1.2 යොමු වේදිකාව ඔබේ SoC FPGA පුවරුව වෙත ගෙන යාම
Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව ඔබේ SoC FPGA පුවරුව වෙත ගෙනයාමට, පහත කාර්යයන් ඉටු කරන්න:

1. ඔබේ නිර්මාණයේ ආරම්භක ලක්ෂ්‍යය ලෙස c5soc Reference Platform හි එක් DDR මතකයක් හෝ DDR මතක අනුවාදයක් තෝරන්න.
2. ALTERAOCLSDKROOT/board/c5soc/ හි පින් ස්ථාන යාවත්කාලීන කරන්න /top.qsf file, ALTERAOCLSDKROOT යනු OpenCL ස්ථාපනය සඳහා Intel FPGA SDK ස්ථානයට යන මාර්ගයයි, සහ පුවරු ප්‍රභේදයේ නාමාවලියේ නම වේ. c5soc_sharedonly නාමාවලිය එක් DDR මතක පද්ධතියක් සහිත පුවරු ප්‍රභේදය සඳහා වේ. c5soc නාමාවලිය DDR මතක පද්ධති දෙකක් සහිත පුවරු ප්‍රභේදය සඳහා වේ.
3.  ALTERAOCLSDKROOT/board/c5soc/ හි HPS සහ/හෝ FPGA SDRAM කුට්ටි සඳහා DDR සැකසීම් යාවත්කාලීන කරන්න /system.qsys file.
   4. OpenCL කැමති පුවරු සැලසුම් සඳහා සියලුම Intel FPGA SDK සහතික කළ වසා දැමීමක් ලබා ගත යුතුය. එබැවින්, නිර්මාණයේ ස්ථානගත කිරීම කාලානුරූපව පිරිසිදු විය යුතුය. c5soc පුවරු කොටස (acl_iface_partition.qxp) ඔබේ SoC FPGA පුවරුව වෙත ගෙනයාමට, පහත කාර්යයන් ඉටු කරන්න:
   පුවරු කොටස වෙනස් කිරීම සහ සංරක්ෂණය කිරීම පිළිබඳ සවිස්තරාත්මක උපදෙස් සඳහා, Quartus බලන්න
   ක්වාටස් ප්‍රයිම් සම්මත සංස්කරණ අත්පොතෙහි ධූරාවලි සහ කණ්ඩායම් පාදක නිර්මාණ පරිච්ඡේදය සඳහා ප්‍රමුඛ වර්ධක සම්පාදනය.
   ඒ. ALTERAOCLSDKROOT/board/c5soc/c5soc නාමාවලියෙන් acl_iface_partition.qxp ඉවත් කරන්න.
   බී. Tcl විධානය set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region to set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region වෙනස් කිරීමෙන් acl_iface_region LogicLock™ කලාපය සබල කරන්න.
   c. ඔබේ පුවරුව සඳහා OpenCL කර්නලයක් සම්පාදනය කරන්න.
   ඈ අවශ්ය නම්, LogicLock කලාපයේ ප්රමාණය සහ ස්ථානය සකස් කරන්න.
   ඊ. ඔබේ නිර්මාණයේ ස්ථානගත කිරීම නියමිත වේලාවට පිරිසිදු බව ඔබ සෑහීමකට පත්වන විට, එම කොටස acl_iface_partition.qxp Quartus Prime Exported Partition ලෙස අපනයනය කරන්න. File.
   OpenCL Custom Platform Toolkit පරිශීලක මාර්ගෝපදේශය සඳහා AIntel FPGA SDK හි ස්ථාපිත සහතික කරන ලද කාල ප්‍රවාහ කොටසෙහි විස්තර කර ඇති පරිදි, මෙම .qxp ආයාත කිරීමෙන්  file ඉහළ මට්ටමේ සැලසුම තුළට, සහතික කළ කාල වසා දැමීමේ ප්‍රවාහයක් සහිත පුවරු සැලසුමක් සැපයීමේ අවශ්‍යතාවය ඔබ ඉටු කරයි.
   ඔබගේ නිර්යාත කළ කොටසෙහි ප්‍රතිඵලවල (QoR) ගුණාත්මක භාවයට බලපාන සාධක සඳහා, OpenCL Custom Platform Toolkit පරිශීලක මාර්ගෝපදේශය සඳහා Intel FPGA SDK හි අපනයනය කරන ලද පුවරු කොටස් අංශය සඳහා ප්‍රතිඵලවල සාමාන්‍ය තත්ත්ව සලකා බැලීම් වෙත යොමු වන්න.
   f. පියවර 2 හි ඇති විධානය set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region වෙත ප්‍රතිවර්තනය කිරීමෙන් acl_iface_region LogicLock කලාපය අක්‍රීය කරන්න.
4. ඔබේ SoC FPGA පුවරුව HPS බ්ලොක් එකේ විවිධ අල්ෙපෙනති සහ පරිධි භාවිතා කරන්නේ නම්, පූර්ව පූරණය සහ උපාංග ගස් මූලාශ්‍රය (DTS) ප්‍රතිජනනය කරන්න. file. ඔබ HPS DDR මතක පාලක සැකසුම් වෙනස් කරන්නේ නම්, පෙර පූරණය නැවත උත්පාදනය කරන්න.
5. SD ෆ්ලෑෂ් කාඩ් රූපය සාදන්න.
6. SD ෆ්ලෑෂ් කාඩ් රූපය ඇතුළත් ඔබේ අභිරුචි වේදිකාව සාදන්න.
7. OpenCL සඳහා Intel FPGA Runtime Environment (RTE) සමඟ භාවිතා කිරීම සඳහා ඔබේ අභිරුචි වේදිකාවේ ධාවන කාල පරිසර අනුවාදයක් නිර්මාණය කිරීම සලකා බලන්න. ඔබේ අභිරුචි වේදිකාවේ RTE අනුවාදයේ දෘඩාංග නාමාවලි සහ SD ෆ්ලෑෂ් කාඩ්පත් රූපය ඇතුළත් නොවේ. මෙම අභිරුචි වේදිකාව ධාරක යෙදුම් ධාවනය කිරීමට ඉඩ දීම සඳහා SoC FPGA පද්ධතියට පූරණය වේ. ඊට වෙනස්ව, OpenCL කර්නල් සම්පාදනය කිරීමට SDK සඳහා අභිරුචි වේදිකාවේ SDK අනුවාදය අවශ්‍ය වේ.
   ඉඟිය: ඔබට RTE සඳහා ඔබේ අභිරුචි වේදිකාවේ SDK අනුවාදය භාවිත කළ හැක. සුරැකීමට
   ඉඩ, ඔබේ අභිරුචි වේදිකාවේ RTE අනුවාදයෙන් SD ෆ්ලෑෂ් කාඩ් රූපය ඉවත් කරන්න.
8. ඔබගේ අභිරුචි වේදිකාව පරීක්ෂා කරන්න.
   වැඩි විස්තර සඳහා OpenCL Custom Platform Toolkit පරිශීලක මාර්ගෝපදේශය සඳහා Intel FPGA SDK හි දෘඪාංග නිර්මාණය පරීක්ෂා කිරීමේ කොටස බලන්න.

අදාළ සබැඳි

• දෘඪාංග නිර්මාණය පරීක්ෂා කිරීම
• ධූරාවලි සහ කණ්ඩායම් පාදක නිර්මාණය සඳහා Quartus Prime වර්ධක සම්පාදනය
• සහතික කළ කාල ප්‍රවාහය ස්ථාපිත කිරීම
• අපනයන මණ්ඩල කොටස සඳහා ප්‍රතිඵලවල සාමාන්‍ය තත්ත්ව සලකා බැලීම

1.2.1 Ported Reference Platform යාවත්කාලීන කිරීම
Cyclone V SoC Development Kit Reference Platform හි වත්මන් අනුවාදයේ, HPS අවහිරය සියලු කර්නල් නොවන තර්ක නිර්වචනය කරන කොටස තුළ ඇත. කෙසේ වෙතත්, ඔබට .qxp හි කොටසක් ලෙස HPS අපනයනය කළ නොහැක file. ඔබ c5soc හි පෙර අනුවාදයකින් වෙනස් කළ දැනට පවතින අභිරුචි වේදිකාවක් යාවත්කාලීන කිරීමට, QXP සංරක්ෂණ ප්‍රවාහය ක්‍රියාත්මක කරන්න, නවතම ධාවන කාල පරිසරය ලබා ගැනීමට SD ෆ්ලෑෂ් කාඩ් රූපය යාවත්කාලීන කරන්න, සහ board_spec.xml යාවත්කාලීන කරන්න. file ස්වයංක්‍රීයකරණය සක්‍රීය කිරීමට.
OpenCL අනුවාදය 14.1 සහ ඉන් ඔබ්බට සඳහා Altera® SDK board_spec.xml file පුවරු තොරතුරු සඳහා, සහ ස්වයංක්‍රීය යාවත්කාලීන ක්‍රියාත්මක කරයි. ඔබ වෙනස් කරන නිසා
QXP සංරක්ෂණ ප්‍රවාහය ක්‍රියාත්මක කිරීමෙන් සැලසුම් කිරීම, ඔබ board_spec.xml යාවත්කාලීන කළ යුතුය file වත්මන් අනුවාදයේ එහි ආකෘතියට. යාවත්කාලීන කිරීම file සංරක්ෂණය නොකළ අභිරුචි වේදිකා සහ වත්මන් QXP මත පදනම් වූ අභිරුචි වේදිකා අතර වෙනස හඳුනා ගැනීමට SDK හට ඉඩ දෙයි. වැඩි විස්තර සඳහා OpenCL Custom Platform Toolkit පරිශීලක මාර්ගෝපදේශය සඳහා Intel FPGA SDK හි ඉදිරි ගැළපුම සඳහා අභිරුචි වේදිකා ස්වයංක්‍රීයකරණය වෙත යොමු වන්න.

1. C5soc හි පෙර අනුවාදයකින් ගෙන එන ලද Cyclone V SoC FPGA දෘඪාංග සැලසුමක් තුළ QXP සංරක්ෂණ ප්‍රවාහය ක්‍රියාත්මක කිරීමට, .qxp වෙතින් HPS බැහැර කිරීම සඳහා උපකොටසක් සෑදීමට පහත පියවර අනුගමනය කරන්න file:
   ඒ. කර්නල් නොවන තර්කය වටා කොටසක් සෑදීමට පෙර, .qsf Quartus Prime සැකසුම් තුළ HPS වටා කොටසක් සාදන්න. File.
   උදාහරණයක් ලෙසampලෙ:
   # HPS-කැප වූ I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 - “පද්ධතිය: the_system|පද්ධතිය_acl_iface:acl_iface|system_acl_iface_hps|0:system_iface_hps_0 :hps_io| system_acl_iface_hps_0_hps_io_border:border" -section_id "system_acl_iface_hps_0_hps_io_border:border"
   # ඉතිරි Quartus විසින් නිවැරදිව සැකසීමට HPS_PARTITION වර්ගයක් ලෙස කොටස සකසන්න
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id “system_acl_iface_hps_0_hps_io_border:border”
   quartus_cdb top -c ඉහළ
   –incremental_compilation_export=acl_iface_partition.qxp
   –incremental_compilation_export_partition_name=acl_iface_partition
   –incremental_compilation_export_post_synth=on
   –incremental_compilation_export_post_fit=on
   –incremental_compilation_export_routing=on
   –incremental_compilation_export_flatten=අක්‍රිය
   ඔබ HPS කොටසින් බැහැර කළ පසු, ඔබට .qxp ආයාත කළ හැක file සහ ඔබේ නිර්මාණය සම්පාදනය කරන්න.
2. පහත කාර්යයන් සිදු කිරීමෙන් OpenCL සඳහා Intel FPGA RTE හි වත්මන් අනුවාදය සමඟින් SD ෆ්ලෑෂ් කාඩ් රූපය යාවත්කාලීන කරන්න:
   ඒ. සවි කරන්න file වෙන් කිරීමේ වගුව (මේද 32) සහ දිගු කරන ලදී file පද්ධතිය (ext3) ලූප්-බැක් උපාංග ලෙස පවතින රූපයේ කොටස්. සවිස්තරාත්මක උපදෙස් සඳහා, SD ෆ්ලෑෂ් කාඩ් රූපයක් ගොඩනැගීමේ පියවර 2 වෙත යොමු වන්න.
   බී. /home/root/opencl_arm32_rte බහලුම තුළ, ඉවත් කරන්න fileRTE හි පෙර අනුවාදයෙන් s.
   c. RTE හි වත්මන් සත්‍යාපනය /home/root/opencl_arm32_rte නාමාවලියට බාගත කර අසුරන්න.
   ඈ තුළ /driver/version.h file ඔබගේ අභිරුචි වේදිකාවේ, ACL_DRIVER_VERSION පැවරුම යාවත්කාලීන කරන්න . (උදාample, 16.1.x, මෙහි 16.1 යනු SDK වෙරිසන් වන අතර x යනු ඔබ විසින් සකසා ඇති ධාවක අනුවාදයයි).
   ඊ. රියදුරු නැවත ගොඩනඟන්න.
   f. ඔබේ අභිරුචි වේදිකාවේ දෘඪාංග ෆෝල්ඩරය (ය) මකන්න. යාවත්කාලීන කරන ලද ධාවකය සමඟ අභිරුචි වේදිකාව /home/root/opencl_arm_rte/board බහලුම වෙත පිටපත් කරන්න.
   g. Altera.icd පිටපත් කරන්න file /home/root/opencl_arm32_rte නාමාවලියෙන් සහ එය /etc/OpenCL/vendors නාමාවලියට එක් කරන්න.
   h. නව රූපය ගලවා පරීක්ෂා කරන්න. සවිස්තරාත්මක උපදෙස් සඳහා, SD ෆ්ලෑෂ් කාඩ් රූපයක් තැනීමේදී පියවර 8 සිට 11 දක්වා බලන්න.

අදාළ සබැඳි

• 14 පිටුවේ SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීම
  ඔබට නව SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීමටද විකල්පයක් ඇත.
• ඉදිරි ගැළපුම සඳහා අභිරුචි වේදිකා ස්වයංක්‍රීයකරණය

1.3 හවුල් මතකය සඳහා මෘදුකාංග සහාය
FPGA සහ CPU අතර බෙදාගත් භෞතික මතකය SoC FPGAs මත ධාවනය වන OpenCL කර්නල් සඳහා වඩාත් කැමති මතකය වේ. FPGA විසින් හවුල් භෞතික මතකයට ප්‍රවේශ වන බැවින්, හවුල් අතථ්‍ය මතකයට ප්‍රතිවිරුද්ධව, එයට පරිශීලක අතථ්‍ය ලිපින භෞතික පිටු ලිපින වෙත සිතියම් ගත කරන CPU හි පිටු වගු වෙත ප්‍රවේශය නොමැත.
දෘඪාංග සම්බන්ධයෙන්, OpenCL කර්නල් HPS DDR දෘඪ මතක පාලකය වෙත සෘජු සම්බන්ධතාවයක් හරහා හවුල් භෞතික මතකයට ප්‍රවේශ වේ. මෘදුකාංගය සම්බන්ධයෙන්, හවුල් භෞතික මතකය සඳහා වන සහාය පහත සලකා බැලීම් ඇතුළත් වේ:

1. CPU මත මතකය වෙන් කිරීම සඳහා සාමාන්‍ය මෘදුකාංග ක්‍රියාත්මක කිරීම් (උදාample, malloc() ශ්‍රිතයට FPGA භාවිතා කළ හැකි මතක කලාපයක් වෙන් කළ නොහැක.
   malloc() ශ්‍රිතය වෙන් කරන මතකය අතථ්‍ය මතක ලිපින අවකාශයේ සමාන්තරව පවතී, නමුත් යටින් පවතින ඕනෑම භෞතික පිටු භෞතිකව සම්බන්ධ වීමට ඉඩක් නැත. එනිසා, ධාරකයට භෞතිකව-අන්තර්ගත මතක කලාප වෙන් කිරීමට හැකි විය යුතුය. කෙසේ වෙතත්, මෙම හැකියාව Linux හි පරිශීලක-අවකාශ යෙදුම්වල නොමැත. එබැවින්, ලිනක්ස් කර්නල් ධාවකය විසින් වෙන් කිරීම සිදු කළ යුතුය.
2. OpenCL SoC FPGA Linux කර්නල් ධාවකයට හවුල් භෞතික මතකය වෙන් කර එය පරිශීලක අවකාශයට සිතියම්ගත කිරීමට mmap() ශ්‍රිතය ඇතුළත් වේ. mmap() ශ්‍රිතය උපාංගයක් සමඟ බෙදාගැනීම සඳහා භෞතිකව-අන්තර්ගත මතක කලාප ඉල්ලීමට සම්මත Linux kernel ඇමතුම dma_alloc_coherent() භාවිතා කරයි.
3. පෙරනිමි ලිනක්ස් කර්නලය තුළ, dma_alloc_coherent() මෙගාබයිට් 0.5 (MB) ට වඩා වැඩි භෞතිකව සම්බන්ධ මතකය වෙන් නොකරයි. dma_alloc_coherent() හට භෞතිකව-අන්තර්ගත මතක විශාල ප්‍රමාණයක් වෙන් කිරීමට ඉඩ දීමට, Linux කර්නලයේ contiguous memory allocator (CMA) විශේෂාංගය සක්‍රීය කර පසුව Linux කර්නලය නැවත සම්පාදනය කරන්න.
   Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව සඳහා, CMA විසින් 512 GB භෞතික මතකයෙන් 1 MB කළමනාකරණය කරයි. යෙදුමට අවශ්‍ය හවුල් මතක ප්‍රමාණය අනුව ඔබට මෙම අගය වැඩි කිරීමට හෝ අඩු කිරීමට හැකිය. dma_alloc_coherent() ඇමතුමට සම්පූර්ණ 512 MB භෞතිකව-අන්තර්ගත මතකය වෙන් කිරීමට නොහැකි විය හැක; කෙසේ වෙතත්, එය සාමාන්යයෙන් 450 MB මතකයක් ලබා ගත හැක.
4. CPU හට dma_alloc_coherent() ඇමතුම වෙන් කරන මතකය හැඹිලිගත කළ හැක. විශේෂයෙන්ම, ධාරක යෙදුමෙන් ලිවීමේ මෙහෙයුම් OpenCL කර්නල්වලට නොපෙනේ. OpenCL SoC FPGA Linux කර්නල් ධාවකයේ ඇති mmap() ශ්‍රිතයේ මෙම මතක කලාපය සඳහා පැහැදිලිවම හැඹිලිගත කිරීම අක්‍රිය කිරීමට pgprot_noncached() හෝ remap_pf_range() ශ්‍රිතයට ඇමතුම් ද ඇත.
5. dma_alloc_coherent() ශ්‍රිතය මඟින් භෞතිකව-අන්තර්ගත මතකය වෙන් කළ පසු, mmap() ශ්‍රිතය මඟින් අථත්‍ය ලිපිනය පරාසයේ ආරම්භයට ලබා දෙයි, එය ඔබ වෙන් කරන මතකයේ ලිපින පරාසය වේ. මතකයට ප්‍රවේශ වීමට සත්කාරක යෙදුමට මෙම අතථ්‍ය ලිපිනය අවශ්‍ය වේ. අනෙක් අතට, OpenCL කර්නල් වලට භෞතික ලිපින අවශ්‍ය වේ. Linux කර්නල් ධාවකය අතථ්‍ය-භෞතික ලිපින සිතියම්ගත කිරීම නිරීක්ෂණය කරයි. රියදුරු වෙත විමසුමක් එක් කිරීමෙන් ඔබට mmap() සැබෑ භෞතික ලිපින වෙත ආපසු යන භෞතික ලිපින සිතියම්ගත කළ හැක.
   aocl_mmd_shared_mem_alloc() MMD යෙදුම් ක්‍රමලේඛන අතුරුමුහුණත (API) ඇමතුමට පහත විමසුම් ඇතුළත් වේ:
   ඒ. මතකය වෙන්කර අතථ්‍ය ලිපිනය ලබා දෙන mmap() ශ්‍රිතය.
   බී. ආපසු ලබා දුන් අතථ්‍ය ලිපිනය භෞතික ලිපිනයට සිතියම් ගත කරන අමතර විමසුම.
   aocl_mmd_shared_mem_alloc() MMD API ඇමතුම පසුව ලිපින දෙකක් ලබා දෙයි
   —සැබෑ ආපසු ලබා දුන් ලිපිනය අතථ්‍ය ලිපිනය වන අතර භෞතික ලිපිනය device_ptr_out වෙත යයි.
   සටහන: ධාවකයට සිතියම්ගත කළ හැක්කේ mmap() ශ්‍රිතය භෞතික ලිපින වෙත ආපසු යන අතථ්‍ය ලිපින පමණි. ඔබ වෙනත් අතථ්‍ය දර්ශකයක භෞතික ලිපිනය ඉල්ලා සිටින්නේ නම්, රියදුරු NULL අගයක් ලබා දෙයි.

අවවාදයයි: OpenCL ධාවන කාල පුස්තකාල සඳහා Intel FPGA SDK උපකල්පනය කරන්නේ බෙදාගත් මතකය board_spec.xml හි ලැයිස්තුගත කර ඇති පළමු මතකය බවයි. file. වෙනත් වචන වලින් කිවහොත්, ලිනක්ස් කර්නල් ධාවකය ලබා ගන්නා භෞතික ලිපිනය OpenCL කර්නලය HPS SDRAM වෙත ලබා දෙන Avalon® ලිපිනය බවට පත්වේ.
ධාවන කාල පුස්තකාලය සම්බන්ධයෙන්, බෙදාගත් මතකය පහත ආකාරයට උපාංග බෆරයක් ලෙස වෙන් කිරීමට clCreateBuffer() ඇමතුම භාවිතා කරන්න:

• බෙදාගත් සහ බෙදා නොගත් මතකය සහිත ද්වි-ඩීඩීආර් පුවරු ප්‍රභේදය සඳහා, ඔබ CL_MEM_USE_HOST_PTR ධජය සඳහන් කරන්නේ නම්, clCreateBuffer() හවුල් මතකය වෙන් කරයි. වෙනත් ධජ භාවිතා කිරීම clCreateBuffer() විසින් බෙදා නොගත් මතකයේ බෆරය වෙන් කිරීමට හේතු වේ.
• හවුල් මතකය පමණක් සහිත එක්-ඩීඩීආර් පුවරු ප්‍රභේදය සඳහා, ඔබ කුමන ධජය සඳහන් කළත් clCreateBuffer() හවුල් මතකය වෙන් කරයි.
  දැනට, ARM CPU හි 32-bit Linux සහය SDK ධාවන කාල පුස්තකාලවල හවුල් මතක සහාය ප්‍රමාණය පාලනය කරයි. වෙනත් වචන වලින් කිවහොත්, ධාවන කාල පුස්තකාල වෙනත් පරිසරයන්ට සම්පාදනය කර ඇත (උදාample, x86_64 Linux හෝ 64-bit Windows) හවුල් මතකයට සහය නොදක්වයි.
  C5soc පහත ​​සඳහන් හේතූන් මත බෙදාගත් සහ බෙදා නොගත් මතකය අතර වෙනස හඳුනා ගැනීමට විෂම මතකය ක්‍රියාත්මක නොකළේය:
  1. ඉතිහාසය-බෙදාගත් මතක සහාය මුලින් නිර්මාණය කරන විට විෂම මතක සහාය නොතිබුණි.
  2. ඒකාකාර අතුරුමුහුණත-OpenCL විවෘත ප්‍රමිතියක් නිසා, Intel විෂමජාතීය පරිගණක වේදිකා වෙළෙන්දන් අතර අනුකූලතාවක් පවත්වාගෙන යයි. එබැවින්, අනෙකුත් පුවරු වෙළෙන්දන්ගේ ගෘහ නිර්මාණ ශිල්පයට සමාන අතුරුමුහුණත හවුල් මතකය වෙන් කිරීමට සහ භාවිතා කිරීමට භාවිතා කරයි.

1.4 FPGA නැවත සකස් කිරීම
SoC FPGAs සඳහා, CPU හි ක්‍රියාකාරිත්වයට බාධා නොකර, CPU හට FPGA මූලික රෙදි නැවත සකස් කළ හැක. FPGA Manager දෘඪාංග බ්ලොක් එක HPS හා හරය FPGA නැවත සකස් කිරීම සිදු කරයි. ලිනක්ස් කර්නලයට FPGA කළමනාකරු වෙත පහසුවෙන් ප්‍රවේශ විය හැකි ධාවකයක් ඇතුළත් වේ.

• වෙත view FPGA හරයේ තත්ත්වය, cat /sys/class/fpga/fpga0/ තත්ව විධානය ඉල්ලා සිටින්න.
  Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව සමඟ ඇති OpenCL වැඩසටහන් උපයෝගීතාව සඳහා Intel FPGA SDK මෙම අතුරු මුහුණත FPGA වැඩසටහන් කිරීමට භාවිත කරයි. FPGA හරයක් ක්‍රියාත්මක වන CPU එකක් සමඟ නැවත ක්‍රමලේඛනය කරන විට, වැඩසටහන් උපයෝගීතාව පහත සඳහන් සියලු කාර්යයන් ඉටු කරයි:
  1. නැවත ක්‍රමලේඛනය කිරීමට පෙර, FPGA සහ HPS අතර ඇති සියලුම සන්නිවේදන පාලම්, H2F සහ LH2F පාලම් දෙකම අක්‍රීය කරන්න.
  නැවත ක්‍රමලේඛනය සම්පූර්ණ කිරීමෙන් පසු මෙම පාලම් නැවත සක්‍රිය කරන්න.
  අවධානය: OpenCL පද්ධතිය FPGA-to-HPS (F2H) පාලම භාවිතා නොකරයි. වැඩි විස්තර සඳහා Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual හි HPS-FPGA අතුරුමුහුණත් කොටස බලන්න.
  2. නැවත ක්‍රමලේඛනය කිරීමේදී FPGA සහ HPS DDR පාලකය අතර සම්බන්ධය අක්‍රිය කර ඇති බව සහතික කර ගන්න.
  3. නැවත ක්‍රමලේඛනය කිරීමේදී FPGA හි FPGA බාධා කිරීම් අක්‍රිය කර ඇති බව සහතික කර ගන්න.
  එසේම, නැවත ක්‍රමලේඛනය කිරීමේදී FPGA වෙතින් සිදුවන බාධා ප්‍රතික්ෂේප කරන ලෙස රියදුරුට දන්වන්න.

සත්‍ය ක්‍රියාත්මක කිරීම පිළිබඳ විස්තර සඳහා වැඩසටහන් උපයෝගීතාවයේ මූල කේතය බලන්න.

අවවාදයයි: CPU ක්‍රියාත්මක වන විට HPS DDR පාලකයේ වින්‍යාසය වෙනස් නොකරන්න.
CPU වෙතින් කැපී පෙනෙන මතක ගනුදෙනු ඇති විට ඔබ DDR පාලක වින්‍යාසය වෙනස් කළ හැකි නිසා එසේ කිරීමෙන් මාරාන්තික පද්ධති දෝෂයක් ඇති විය හැක. මෙයින් අදහස් කරන්නේ CPU ක්‍රියාත්මක වන විට, ඔබට වෙනත් වින්‍යාසයකින් HPS DDR භාවිතා කරන රූපයක් සමඟ FPGA හරය නැවත ක්‍රමලේඛනය නොකළ හැකි බවයි.
OpenCL පද්ධතිය සහ Intel SoC FPGA Embedded Design Suite (EDS) සමඟ ඇති Golden Hardware Reference Design HPS DDR තනි 256-bit මාදිලියකට සකසන බව මතක තබා ගන්න.
CPU හි කිසිවක් ක්‍රියාත්මක නොවන බව පෙනෙන විට පවා ශාඛා පුරෝකථනය හෝ පිටු වගු ප්‍රෙෆෙචර් වැනි CPU පද්ධති කොටස් DDR විධාන නිකුත් කළ හැක.
එබැවින්, HPS DDR පාලක වින්‍යාසය සැකසීමට ඇති එකම ආරක්ෂිත කාලය ඇරඹුම් කාලයයි.
U-boot හට raw binary එකක් තිබිය යුතු බවද මෙයින් ගම්‍ය වේ file (.rbf) රූපය මතකයට පැටවීමට. එසේ නොමැතිනම්, ඔබ FPGA හි භාවිතා නොකළ වරායන් සමඟ HPS DDR සක්‍රීය කර පසුව වරාය වින්‍යාසයන් වෙනස් කළ හැකිය. මෙම හේතුව නිසා, OpenCL Linux කර්නල් ධාවකයට HPS DDR පාලක වින්‍යාසය සැකසීමට අවශ්‍ය තර්කනය තවදුරටත් ඇතුළත් නොවේ.
SW3 ද්විත්ව පේළිගත පැකේජය (DIP) Cylone V SoC සංවර්ධන කට්ටලය මත ස්විචයන් .rbf රූපයේ අපේක්ෂිත ස්වරූපය පාලනය කරයි (එනම්, file සම්පීඩිත සහ/හෝ සංකේතනය කර ඇත). C5soc, සහ SoC EDS සමඟින් ලබාගත හැකි Golden Hardware Reference Design, සම්පීඩිත නමුත් සංකේතනය නොකළ .rbf රූප ඇතුළත් වේ. OpenCL Cyclone V SoC Getting Started Guide සඳහා Intel FPGA SDK හි විස්තර කර ඇති SW3 DIP ස්විච් සැකසීම් මෙම .rbf රූප වින්‍යාසයට ගැලපේ.

අදාළ සබැඳි

• HPS-FPGA අතුරුමුහුණත්
• SW3 ස්විචයන් වින්‍යාස කිරීම

1.4.1 FPGA පද්ධති ගෘහ නිර්මාණ විස්තර
Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව සඳහා සහය OpenCL සඳහා Intel FPGA SDK සමඟ ලබා ගත හැකි Stratix® V විමර්ශන වේදිකාව (s5_ref) මත පදනම් වේ.
c5soc Qsys පද්ධතියේ සමස්ත සංවිධානය සහ කර්නල් ධාවකය s5_ref හි ඇති ඒවාට බෙහෙවින් සමාන ය.
පහත FPGA මූලික සංරචක c5soc සහ s5_ref යන දෙකෙහිම සමාන වේ:

• VERSION_ID අවහිරය
• විවේක යාන්ත්රණය
• මතක බැංකු බෙදුම්කරු
• හැඹිලි ස්නූප් අතුරුමුහුණත
• කර්නල් ඔරලෝසුව
• රෙජිස්ටර් ප්‍රවේශ (CRA) අවහිර කිරීම් පාලනය කරන්න

1.5 SD ෆ්ලෑෂ් කාඩ් රූපයක් ගොඩනැගීම
Cyclone V SoC FPGA යනු චිපයක් මත සම්පූර්ණ පද්ධතියක් වන බැවින්, පද්ධතියේ සම්පූර්ණ අර්ථ දැක්වීම ලබා දීමේ වගකීම ඔබ සතු වේ. එය SD ෆ්ලෑෂ් කාඩ් රූපයක් ආකාරයෙන් ලබා දෙන ලෙස Intel නිර්දේශ කරයි. OpenCL පරිශීලකයා සඳහා Intel FPGA SDK මඟින් මයික්‍රෝ SD ෆ්ලෑෂ් කාඩ්පතට රූපය ලිවිය හැකි අතර SoC FPGA පුවරුව භාවිතයට සූදානම්ය.
13 පිටුවේ පවතින SD ෆ්ලෑෂ් කාඩ්පත් රූපයක් වෙනස් කිරීම
Cyclone V SoC Development Kit Reference Platform සමඟ ඇති රූපය සරලව වෙනස් කරන ලෙස Intel නිර්දේශ කරයි. ඔබට නව SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීමටද විකල්පයක් ඇත.
14 පිටුවේ SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීම
ඔබට නව SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීමටද විකල්පයක් ඇත.

1.5.1 පවතින SD ෆ්ලෑෂ් කාඩ් රූපයක් වෙනස් කිරීම
Cyclone V SoC සමඟ ඇති රූපය සරලව වෙනස් කරන ලෙස Intel නිර්දේශ කරයි
සංවර්ධන කට්ටල විමර්ශන වේදිකාව. ඔබට නව SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීමටද විකල්පයක් ඇත.
c5soc linux_sd_card_image.tgz රූපය file ALTERAOCLSDKROOT/board/c5soc නාමාවලියෙහි ඇත, එහිදී ALTERAOCLSDKROOT OpenCL හි ස්ථාපන නාමාවලිය සඳහා Intel FPGA SDK හි මාර්ගය වෙත යොමු කරයි.

අවධානය: SD ෆ්ලෑෂ් කාඩ් රූපය වෙනස් කිරීමට, ඔබට root හෝ sudo වරප්‍රසාද තිබිය යුතුය.

1. $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz විසංයෝජනය කිරීමට file, tar xvfzlinux_sd_card_image.tgz විධානය ක්‍රියාත්මක කරන්න.
2. hello_world OpenCL ex සම්පාදනය කරන්නampඔබේ අභිරුචි වේදිකා සහාය භාවිතා කරමින් නිර්මාණය කරන්න. .rbf නැවත නම් කරන්න file OpenCL Offline Compiler සඳහා Intel FPGA SDK opencl.rbf ලෙස ජනනය වන අතර, එය SD ෆ්ලෑෂ් කාඩ් රූපයේ ඇති fat32 කොටස මත තබන්න.
   ඔබට hello_world ex බාගත කළ හැකample නිර්මාණය OpenCL Design Ex වෙතින්amples පිටුව Altera හි webඅඩවිය.
3. .rbf තබන්න file ෆ්ලෑෂ් කාඩ් රූපයේ fat32 කොටසට.
   අවධානය: fat32 කොටසෙහි zImage දෙකම අඩංගු විය යුතුය file සහ .rbf file. .rbf එකක් නොමැතිව file, ඔබ රියදුරු ඇතුල් කරන විට මාරාන්තික දෝෂයක් සිදුවනු ඇත.
4. ඔබ SD කාඩ් රූපය නිර්මාණය කළ පසු, පහත විධානය ක්‍රියාත්මක කිරීමෙන් එය මයික්‍රෝ SD කාඩ්පතකට ලියන්න: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. ඔබගේ SD ෆ්ලෑෂ් කාඩ් රූපය පරීක්ෂා කිරීමට, පහත සඳහන් කාර්යයන් සිදු කරන්න:
   ඒ. මයික්‍රෝ එස්ඩී ෆ්ලෑෂ් කාඩ්පත SoC FPGA පුවරුවට ඇතුළු කරන්න.
   බී. පුවරුව බල ගන්වන්න.
   c. aocl රෝග විනිශ්චය උපයෝගිතා විධානය ඉල්ලා සිටින්න.

1.5.2 SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීම
ඔබට නව SD ෆ්ලෑෂ් කාඩ් රූපයක් නිර්මාණය කිරීමටද විකල්පයක් ඇත. RocketBoards.org හි GSRD v14.0.2 – SD Card පිටුවෙන් නව SD ෆ්ලෑෂ් කාඩ් රූපයක් තැනීම සහ පවතින SD ෆ්ලෑෂ් කාඩ් රූපයක් නැවත ගොඩ නැගීම පිළිබඳ සාමාන්‍ය උපදෙස් ලබා ගත හැකිය. webඅඩවිය.
පහත පියවරයන් රන් පද්ධති විමර්ශන නිර්මාණය (GSRD) SD ෆ්ලෑෂ් කාඩ් රූපයෙන් linux_sd_card_image.tgz රූපය නිර්මාණය කිරීමේ ක්‍රියා පටිපාටිය විස්තර කරයි:
සටහන:
c5soc රූපයෙන් රූපය සෑදීමට, මෙම ක්‍රියා පටිපාටියේ දක්වා ඇති සියලුම අදාළ කාර්යයන් ඉටු කරන්න.

1. Rocketboards.org වෙතින් GSRD SD ෆ්ලෑෂ් කාඩ් රූප අනුවාදය 14.0 බාගත කර අසුරන්න.
2. සවි කරන්න file වෙන් කිරීමේ වගුව (මේද 32) සහ දිගු කරන ලදී file පද්ධතිය (ext3) මෙම රූපයේ කොටස් loop-back උපාංග ලෙස. කොටසක් සවි කිරීම සඳහා, පහත පියවරයන් සිදු කරන්න:
   ඒ. /sbin/fdisk -lu image_ ආමන්ත්‍රණය කිරීමෙන් රූපය තුළ ඇති කොටසෙහි බයිට් ආරම්භය තීරණය කරන්න.file විධානය.
   උදාහරණයක් ලෙසample, W1 FAT වර්ගයේ කොටස් අංක 95 හි බ්ලොක් ඕෆ්සෙට් එකක් 2121728. බ්ලොක් එකකට බයිට් 512ක් සමඟ, බයිට් ඕෆ්සෙට් එක බයිට් 512 x 2121728 = 1086324736 බයිට් වේ.
   බී. නිදහස් ලූප උපාංගයක් හඳුනා ගන්න (උදාample, /dev/loop0) Lostup -f විධානය ටයිප් කිරීමෙන්.
   c. /dev/loop0 යනු නිදහස් ලූප් උපාංගය යැයි උපකල්පනය කරමින්, ලොස්ට්අප් /dev/loop0 image_ ආමන්ත්‍රණය කිරීමෙන් ඔබේ ෆ්ලෑෂ් කාඩ් රූපය ලූප් බ්ලොක් උපාංගයට පවරන්න.file -0 1086324736 විධානය.
   ඈ mount /dev/loop0 /media/disk1 විධානය ක්‍රියාත්මක කිරීමෙන් loop උපාංගය සවි කරන්න.
   රූපය තුළ file, /media/disk1 දැන් සවිකර ඇති fat32 කොටසකි.
   ඊ. ext3 කොටස සඳහා a සිට d දක්වා පියවර නැවත කරන්න.
3. Intel FPGA Runtime Environment හි Cyclone V SoC FPGA අනුවාදය OpenCL පැකේජය සඳහා Altera හි බාගත කිරීමේ මධ්‍යස්ථානයෙන් බාගන්න. webඅඩවිය.
   ඒ. Quartus Prime මෘදුකාංග සංස්කරණය අසල ඇති බාගැනීම් බොත්තම ක්ලික් කරන්න.
   බී. මුදා හැරීමේ අනුවාදය, මෙහෙයුම් පද්ධතිය සහ බාගත කිරීමේ ක්රමය සඳහන් කරන්න.
   c. අතිරේක මෘදුකාංග පටිත්ත ක්ලික් කර Intel FPGA බාගැනීමට තෝරන්න
   OpenCL Linux Cyclone V SoC TGZ සඳහා ධාවන කාල පරිසරය.
   ඈ ඔබ aocl-rte බාගත කළ පසු- .arm32.tgz file, එය ගලවන්න
   ඔබට හිමි නාමාවලියක්.
4. ඇසුරුම් නොකළ aocl-rte- තබන්න- .arm32 නාමාවලිය රූපයේ ext32 කොටසෙහි /home/root/opencl_arm3_rte බහලුම වෙතට file.
5. ඔබගේ අභිරුචි වේදිකාවේ දෘඪාංග ෆෝල්ඩරය(ය) මකා, පසුව අභිරුචි වේදිකාව /home/root/ opencl_arm32_rte හි පුවරු උප බහලුම තුළට දමන්න.
6. init_opencl.sh සාදන්න file පහත අන්තර්ගතය සහිත /home/root බහලුම තුළ: අපනයන ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte අපනයනය AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ අපනයනය PATH=$ALTERAOCLSDKROOT/bin:$PATH අපනයනය LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/acls.
   පරිසරය විචල්‍යයන් සහ OpenCL Linux කර්නල් ධාවකය පූරණය කිරීමට SDK පරිශීලකයා source ./init_opencl.sh විධානය ක්‍රියාත්මක කරයි.
7. ඔබට පෙර පූරණය යාවත්කාලීන කිරීමට අවශ්‍ය නම්, ඩී.ටී.එස් files, හෝ Linux කර්නලය, ඔබට SoC EDS වෙතින් arm-linux-gnueabihf-gcc සම්පාදකය අවශ්‍ය වේ. මෘදුකාංගය ලබා ගැනීමට, ඒවා නැවත සම්පාදනය කිරීමට සහ අදාළ යාවත්කාලීන කිරීමට Intel SoC FPGA Embedded Design Suite User Guide හි දක්වා ඇති උපදෙස් අනුගමනය කරන්න. fileසවිකර ඇති fat32 කොටස මත s.
   අවධානය: ඔබේ අභිරුචි වේදිකාවට c5soc හි ඇති ඒවාට වඩා වෙනස් පින් භාවිතයන් තිබේ නම්, ඔබට පෙර පූරණය යාවත්කාලීන කිරීමට අවශ්‍ය වීමට බොහෝ දුරට ඉඩ ඇත.
   මතක තබා ගන්න: ඔබ ලිනක්ස් කර්නලය නැවත සම්පාදනය කරන්නේ නම්, එම ලිනක්ස් කර්නල් ප්‍රභවයෙන් ලිනක්ස් කර්නල් ධාවකය නැවත සම්පාදනය කරන්න. files. Linux kernel ධාවකය සහ Linux කර්නලය අතර නොගැලපීමක් තිබේ නම්, ධාවකය පූරණය නොවේ. එසේම, ඔබ CMA සක්රිය කළ යුතුය.
   වැඩි විස්තර සඳහා ලිනක්ස් කර්නලය නැවත සකස් කිරීම වෙත යොමු වන්න.
8. hello_world OpenCL ex සම්පාදනය කරන්නampඔබේ අභිරුචි වේදිකා සහාය භාවිතා කරමින් නිර්මාණය කරන්න. .rbf නැවත නම් කරන්න file OpenCL Offline Compiler සඳහා Intel FPGA SDK opencl.rbf ලෙස ජනනය වන අතර, එය SD ෆ්ලෑෂ් කාඩ් රූපයේ ඇති fat32 කොටස මත තබන්න.
   ඔබට hello_world ex බාගත කළ හැකample නිර්මාණය OpenCL Design Ex වෙතින්amples පිටුව Altera හි webඅඩවිය.
   9. ඔබ අවශ්ය සියල්ල ගබඩා කිරීමෙන් පසු fileෆ්ලෑෂ් කාඩ් රූපය මත s, පහත විධානයන් ක්රියාත්මක කරන්න:
   ඒ. සමමුහුර්ත
   බී. unmount /media/disk1
   c. ගලවන්න කොහෙද 3 පිටුවේ 3 හි ext3 කොටස සවි කිරීම සඳහා ඔබ භාවිතා කරන නාමාවලි නාමය වේ (උදාample, /media/disk2).
   ඈ Lostup -d /dev/loop0
   ඊ. losstup -d /dev/loop1
9. පහත විධානය ක්‍රියාත්මක කිරීමෙන් SD ෆ්ලෑෂ් කාඩ් රූපය සම්පීඩනය කරන්න: tar cvfz .tgz linux_sd_card_image
10. භාර දෙන්න .tgz file ඔබේ අභිරුචි වේදිකාවේ මූල නාමාවලිය තුළ.
11. ඔබගේ SD ෆ්ලෑෂ් කාඩ් රූපය පරීක්ෂා කිරීමට, පහත සඳහන් කාර්යයන් සිදු කරන්න:
    ඒ. ප්‍රතිඵලයක් ලෙස සම්පීඩනය නොකළ රූපය මයික්‍රෝ එස්ඩී ෆ්ලෑෂ් කාඩ්පතකට ලියන්න.
    බී. මයික්‍රෝ එස්ඩී ෆ්ලෑෂ් කාඩ්පත SoC FPGA පුවරුවට ඇතුළු කරන්න.
    c. පුවරුව බල ගන්වන්න.
    ඈ aocl රෝග විනිශ්චය උපයෝගිතා විධානය ඉල්ලා සිටින්න.

අදාළ සබැඳි

• Intel SoC FPGA Embedded Design Suite User Guide
• OpenCL Design Examples පිටුව Altera හි webඅඩවිය
• 16 පිටුවේ ලිනක්ස් කර්නලය නැවත සම්පාදනය කිරීම
  CMA සක්‍රීය කිරීමට, ඔබ ප්‍රථමයෙන් Linux කර්නලය නැවත සම්පාදනය කළ යුතුය.
• ඔබගේ FPGA මණ්ඩලයේ උපාංගයේ නම විමසීම (රෝග විනිශ්චය)

1.6 Cyclone V SoC FPGA සඳහා ලිනක්ස් කර්නලය සම්පාදනය කිරීම
Cyclone V SoC FPGA පුවරුවේ OpenCL යෙදුම් ධාවනය කිරීමට පෙර, ඔබ ලිනක්ස් කර්නල් මූලාශ්‍රය සම්පාදනය කර OpenCL Linux කර්නල් ධාවකය සම්පාදනය කර ස්ථාපනය කළ යුතුය.

1. 16 පිටුවේ ලිනක්ස් කර්නලය නැවත සම්පාදනය කිරීම
   CMA සක්‍රීය කිරීමට, ඔබ ප්‍රථමයෙන් Linux කර්නලය නැවත සම්පාදනය කළ යුතුය.
2. 17 පිටුවේ OpenCL Linux කර්නල් ධාවකය සම්පාදනය කිරීම සහ ස්ථාපනය කිරීම සම්පාදනය කරන ලද කර්නල් ප්‍රභවයට එරෙහිව OpenCL Linux කර්නල් ධාවකය සම්පාදනය කරන්න.

1.6.1 ලිනක්ස් කර්නලය නැවත සකස් කිරීම
CMA සක්‍රීය කිරීමට, ඔබ ප්‍රථමයෙන් Linux කර්නලය නැවත සම්පාදනය කළ යුතුය.

1. RocketBoards.org හි සම්පත් පිටුවේ GSRD v14.0 - Linux සම්පාදනය කිරීමේ සබැඳිය ක්ලික් කරන්න. webLinux කර්නල් ප්‍රභව කේතය බාගත කිරීම සහ නැවත ගොඩනැගීම පිළිබඳ උපදෙස් වෙත ප්‍රවේශ වීමට අඩවිය.
   OpenCL සඳහා ™ Intel FPGA SDK සමඟ භාවිතා කිරීම සඳහා, socfpga-3.13-rel14.0 ලෙස සඳහන් කරන්න .
2. සටහන: ගොඩනැගීමේ ක්‍රියාවලිය arch/arm/configs/socfpga_defconfig නිර්මාණය කරයි file. මේ file socfpga පෙරනිමි වින්‍යාසය සඳහා සැකසුම් නියම කරයි.
   arch/arm/configs/socfpga_defconfig හි පහළට පහත රේඛා එක් කරන්න file.
   CONFIG_MEMORY_ISOLATION=y
   CONFIG_CMA=y
   CONFIG_DMA_CMA=y
   CONFIG_CMA_DEBUG=y
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=y
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   CONFIG_CMA_SIZE_MBYTES වින්‍යාස අගය ලබා ගත හැකි භෞතිකව එක ළඟ ඇති මුළු මතක සංඛ්‍යාවේ ඉහළ සීමාව සකසයි. ඔබට වැඩි මතකයක් අවශ්‍ය නම් ඔබට මෙම අගය වැඩි කළ හැක.
3. අවධානය: SoC FPGA පුවරුවේ ඇති ARM ප්‍රොසෙසරයට ඇති සම්පූර්ණ භෞතික මතක ප්‍රමාණය 1 GB වේ. ඔබ CMA කළමනාකරු 1 GB ට ආසන්නව සැකසීමට Intel නිර්දේශ නොකරයි.
4. වත්මන් වින්‍යාසය පිරිසිදු කිරීමට make mrproper විධානය ක්‍රියාත්මක කරන්න.
5. make ARCH=arm socfpga_deconfig විධානය ක්‍රියාත්මක කරන්න.
   ARCH=arm ඔබට ARM ගෘහ නිර්මාණ ශිල්පය වින්‍යාස කිරීමට අවශ්‍ය බව පෙන්නුම් කරයි.
   socfpga_defconfig මඟින් ඔබට පෙරනිමි socfpga වින්‍යාසය භාවිතා කිරීමට අවශ්‍ය බව පෙන්නුම් කරයි.
6. අපනයනය ක්‍රියාත්මක කරන්න CROSS_COMPILE=arm-linux-gnueabihf- විධානය.
   මෙම විධානය මඟින් CROSS_COMPILE පරිසර විචල්‍යය අපේක්ෂිත මෙවලම් දාමයේ උපසර්ගය සඳහන් කිරීමට සකසයි.
7. make ARCH=arm zImage විධානය ක්‍රියාත්මක කරන්න. ප්‍රතිඵලයක් ලෙස ලැබෙන රූපය arch/arm/boot/zImage හි ඇත file.
8. zImage එක තබන්න file ෆ්ලෑෂ් කාඩ් රූපයේ fat32 කොටසට. සවිස්තරාත්මක උපදෙස් සඳහා, Rocketboards.org හි Cyclone V SoC FPGA-විශේෂිත GSRD පරිශීලක අත්පොත බලන්න.
9. සටහන: OpenCL Linux කර්නල් ධාවකය නිවැරදිව ඇතුළු කිරීමට, පළමුව SDKgenerated.rbf පූරණය කරන්න. file FPGA වෙත.
   .rbf නිර්මාණය කිරීමට file, SDK නිර්මාණයක් සම්පාදනය කරන්න example Cyclone V SoC සංවර්ධන කට්ටල විමර්ශන වේදිකාව ඉලක්ක කරගත් අභිරුචි වේදිකාව ලෙස.
   9. .rbf තබන්න file ෆ්ලෑෂ් කාඩ් රූපයේ fat32 කොටසට.
   අවධානය: fat32 කොටසෙහි zImage දෙකම අඩංගු විය යුතුය file සහ .rbf file. .rbf එකක් නොමැතිව file, ඔබ රියදුරු ඇතුල් කරන විට මාරාන්තික දෝෂයක් සිදුවනු ඇත.
10. Cyclone V SoC සංවර්ධන කට්ටලය තුළට ඔබ විසින් වෙනස් කරන ලද හෝ කලින් නිර්මාණය කරන ලද SD කාඩ් රූපය අඩංගු ක්‍රමලේඛනගත මයික්‍රෝ SD කාඩ්පත ඇතුළු කර SoC FPGA පුවරුව බලගන්වන්න.
11. uname -r විධානය ක්‍රියාත්මක කිරීමෙන් ස්ථාපිත ලිනක්ස් කර්නලයේ අනුවාදය තහවුරු කරන්න.
12. SoC FPGA පුවරුව බලගන්වා ඇති කර්නලය තුළ ඔබ CMA සාර්ථකව සක්‍රීය කරන බව තහවුරු කර ගැනීමට, grep init_cma /proc/kallsyms විධානය ක්‍රියාත්මක කරන්න.
    ප්‍රතිදානය හිස් නොවේ නම් CMA සක්‍රීය වේ.
13. SDK සමඟ නැවත සම්පාදනය කරන ලද ලිනක්ස් කර්නලය භාවිතා කිරීමට, ලිනක්ස් කර්නල් ධාවකය සම්පාදනය කර ස්ථාපනය කරන්න.

අදාළ සබැඳි

• Golden System Reference Design (GSRD) User Manuals
• 13 පිටුවේ SD ෆ්ලෑෂ් කාඩ්පත් රූපයක් ගොඩනැගීම
  Cyclone V SoC FPGA යනු චිපයක් මත සම්පූර්ණ පද්ධතියක් වන බැවින්, පද්ධතියේ සම්පූර්ණ අර්ථ දැක්වීම ලබා දීමේ වගකීම ඔබ සතු වේ.

1.6.2 OpenCL Linux Kernel Driver සම්පාදනය කිරීම සහ ස්ථාපනය කිරීම
සම්පාදනය කරන ලද කර්නල් ප්‍රභවයට එරෙහිව OpenCL Linux කර්නල් ධාවකය සම්පාදනය කරන්න.

ධාවක මූලාශ්‍රය OpenCL සඳහා Intel FPGA Runtime Environment හි Cyclone V SoC FPGA අනුවාදයෙන් ලබා ගත හැක. මීට අමතරව, ඔබ OpenCL-ජනනය කරන ලද .rbf සඳහා Intel FPGA SDK එකක් පූරණය කර ඇති බවට සහතික වන්න. file ලිනක්ස් කර්නල් මොඩියුලය වැරදි ලෙස ස්ථාපනය කිරීම වැළැක්වීම සඳහා FPGA වෙත.

1. Intel FPGA Runtime Environment හි Cyclone V SoC FPGA අනුවාදය OpenCL පැකේජය සඳහා Altera හි බාගත කිරීමේ මධ්‍යස්ථානයෙන් බාගන්න. webඅඩවිය.
   ඒ. Quartus Prime මෘදුකාංග සංස්කරණය අසල ඇති බාගැනීම් බොත්තම ක්ලික් කරන්න.
   බී. මුදා හැරීමේ අනුවාදය, මෙහෙයුම් පද්ධතිය සහ බාගත කිරීමේ ක්රමය සඳහන් කරන්න.
   c. අතිරේක මෘදුකාංග පටිත්ත ක්ලික් කර Intel FPGA බාගැනීමට තෝරන්න
   OpenCL Linux Cyclone V SoC TGZ සඳහා ධාවන කාල පරිසරය.
   ඈ ඔබ aocl-rte බාගත කළ පසු- .arm32.tgz file, එය ගලවන්න
   ඔබට හිමි නාමාවලියක්.
   ධාවක මූලාශ්‍රය aocl-rte- හි ඇත. .arm32/board/c5soc/ ධාවක නාමාවලිය.
2. OpenCL Linux කර්නල් ධාවකය නැවත සම්පාදනය කිරීමට, ධාවකයේ Make හි KDIR අගය සකසන්න.file ලිනක්ස් කර්නල් මූලාශ්‍රය අඩංගු ඩිරෙක්ටරිය වෙත files.
3. ඔබගේ මෙවලම් දාමයේ උපසර්ගය දැක්වීමට අපනයනය CROSS_COMPILE=arm-linux-gnueabihf- විධානය ක්‍රියාත්මක කරන්න.
4. make clean විධානය ක්‍රියාත්මක කරන්න.
5. aclsoc_drv.ko නිර්මාණය කිරීමට make විධානය ක්‍රියාත්මක කරන්න file.
6. opencl_arm32_rte නාමාවලිය Cyclone V SoC FPGA පුවරුව වෙත මාරු කරන්න.
   scp -r ධාවනය කිරීම root@your-ipaddress: විධානය මඟින් ධාවන කාල පරිසරය/home/root නාමාවලියෙහි ස්ථානගත කරයි.
7. ඔබ SD කාඩ්පත ගොඩනඟන විට ඔබ නිර්මාණය කළ init_opencl.sh ස්ක්‍රිප්ට් ධාවනය කරන්න.
8.  aocl රෝග විනිශ්චය උපයෝගිතා විධානය ඉල්ලා සිටින්න. ඔබ init_opencl.sh සාර්ථකව ධාවනය කළ පසු රෝග විනිශ්චය උපයෝගීතාව සමත් ප්‍රතිඵලයක් ලබා දෙනු ඇත.

1.7 දන්නා ගැටළු
දැනට, Cyclone V SoC Development Kit Reference Platform සමඟ OpenCL සඳහා Intel FPGA SDK භාවිතය පිළිබඳ යම් සීමාවන් තිබේ.

1. ඔබට clGetDeviceInfo() ඇමතුමේ CL_DEVICE_VENDOR සහ CL_DEVICE_NAME තන්තු මගින් වාර්තා කරන ලද විකුණුම්කරු සහ පුවරු නාම අභිබවා යා නොහැක.
2. ධාරකය හවුල් DDR පද්ධතියේ (එනම්, HPS DDR) නියත මතකය වෙන් කරන්නේ නම් සහ කර්නලය ක්‍රියාත්මක කිරීමෙන් පසු එය නියත මතකය වෙනස් කරන්නේ නම්, මතකයේ ඇති දත්ත කල් ඉකුත් විය හැක. මෙම ගැටළුව පැනනගින්නේ FPGA හරයට CPU-to-HPS DDR ගණුදෙණු ගැන සොයා බැලිය නොහැකි බැවිනි.
   පසුකාලීන කර්නල් ක්‍රියාත්මක කිරීම් යල් පැන ගිය දත්ත වෙත ප්‍රවේශ වීම වැළැක්වීම සඳහා, පහත සඳහන් පිළියම් වලින් එකක් ක්‍රියාත්මක කරන්න:
   • එය ආරම්භ කිරීමෙන් පසු නියත මතකය වෙනස් නොකරන්න.
   • ඔබට __නිරන්තර දත්ත කට්ටල කිහිපයක් අවශ්‍ය නම්, බහු නියත මතක බෆර සාදන්න.
   • තිබේ නම්, ඔබේ ඇක්සලරේටර් පුවරුවේ FPGA DDR හි නියත මතකය වෙන් කරන්න.
3. ARM මත ඇති SDK උපයෝගීතාව වැඩසටහනට සහ උපයෝගිතා විධාන සඳහා පමණක් සහය දක්වයි.
   ෆ්ලෑෂ්, ස්ථාපනය සහ අස්ථාපනය කිරීමේ උපයෝගිතා විධාන පහත සඳහන් හේතු නිසා Cyclone V SoC සංවර්ධන කට්ටලයට අදාළ නොවේ:
   ඒ. ස්ථාපන උපයෝගීතාවයට aclsoc_drv Linux කර්නල් ධාවකය සම්පාදනය කර එය SoC FPGA මත සක්‍රීය කළ යුතුය. සංවර්ධන යන්ත්‍රය සම්පාදනය කළ යුතුය; කෙසේ වෙතත්, එය දැනටමත් SoC FPGA සඳහා Linux කර්නල් මූලාශ්‍ර අඩංගු වේ. සංවර්ධන යන්ත්‍රය සඳහා වන ලිනක්ස් කර්නල් ප්‍රභවයන් SoC FPGA සඳහා වන මූලාශ්‍රවලට වඩා වෙනස් වේ. SoC FPGA සඳහා Linux කර්නල් මූලාශ්‍රවල පිහිටීම SDK පරිශීලකයා නොදන්නවා විය හැක. ඒ හා සමානව, අස්ථාපනය කිරීමේ උපයෝගීතාව Cyclone V SoC සංවර්ධන කට්ටලයට ද නොමැත.
   එසේම, Cyclone V SoC සංවර්ධන කට්ටලයේ පෙරනිමි බෙදා හැරීමේ Linux කර්නලය අඩංගු නොවන නිසා SoC පුවරුවට aclsoc_drv ලබා දීම අභියෝගාත්මක ය. files හෝ GNU Compiler Collection (GCC) සම්පාදකය.
   බී. ෆ්ලෑෂ් උපයෝගීතාවයට .rbf එකක් තැබීම අවශ්‍ය වේ file මයික්‍රෝ එස්ඩී ෆ්ලෑෂ් කාඩ්පතේ FAT32 කොටසට OpenCL නිර්මාණයක්. දැනට, SDK පරිශීලකයා පුවරුව බලගන්වන විට මෙම කොටස සවිකර නොමැත. එබැවින්, කොටස යාවත්කාලීන කිරීමට හොඳම ක්රමය වන්නේ ෆ්ලෑෂ් කාඩ් කියවනය සහ සංවර්ධන යන්ත්රය භාවිතා කිරීමයි.
4. ක්‍රියාත්මක කළ හැකි OpenCL Offline Compiler සඳහා Intel FPGA SDK අතර මාරු වන විට files (.aocx) විවිධ පුවරු ප්‍රභේදවලට අනුරූප වන (එනම්, c5soc සහ c5soc_sharedonly), ඔබ .aocx පූරණය කිරීමට SDK හි වැඩසටහන් උපයෝගීතාව භාවිතා කළ යුතුය. file පළමු වරට නව පුවරු ප්‍රභේදය සඳහා. ඔබ හුදෙක් නව පුවරු ප්‍රභේදයක් භාවිතයෙන් සත්කාරක යෙදුම ධාවනය කරන්නේ නම්, නමුත් FPGA හි වෙනත් පුවරු ප්‍රභේදයකින් රූපය අඩංගු වන්නේ නම්, මාරාන්තික දෝෂයක් ඇතිවිය හැක.
5. .qxp file Quartus Prime මෘදුකාංගය මෙම කොටසෙහි කාල අවශ්‍යතා නිරන්තරයෙන් සපුරාලන බැවින් අතුරු මුහුණත් කොටස් පැවරුම් ඇතුළත් නොවේ.
6. ඔබ පුවරුව බලගන්වන විට, එහි මාධ්‍ය ප්‍රවේශ පාලන (MAC) ලිපිනය අහඹු අංකයකට සකසා ඇත. ඔබගේ LAN ප්‍රතිපත්තිය මෙම හැසිරීමට ඉඩ නොදෙන්නේ නම්, පහත කාර්යයන් සිදු කිරීමෙන් MAC ලිපිනය සකසන්න:
   ඒ. U-Boot බලගැන්වීමේදී, U-Boot විධාන විමසුමට ඇතුළු වීමට ඕනෑම යතුරක් ඔබන්න.
   බී. විධාන විමසුමේදී setenv ethaddr 00:07:ed:00:00:03 ටයිප් කරන්න.
   ඔබට ඕනෑම MAC ලිපිනයක් තෝරාගත හැක.
   c. saveenv විධානය ටයිප් කරන්න.
   ඈ පුවරුව නැවත ආරම්භ කරන්න.

1.8 ලේඛන සංශෝධන ඉතිහාසය
වගුව 1.
OpenCL Cyclone V SoC සඳහා Intel FPGA SDK හි ලේඛන සංශෝධන ඉතිහාසය
සංවර්ධන කට්ටල යොමු වේදිකා වරාය මාර්ගෝපදේශය

දිනය	අනුවාදය	වෙනස්කම්
මැයි-17	2017.05.08	• නඩත්තු නිකුතුව.
2016 ඔක්තෝබර්	2016.10.31	• OpenCL සඳහා Altera SDK සිට Intel FPGA SDK දක්වා OpenCL සඳහා නැවත සන්නාමගත කර ඇත. •OpenCL Offline Compiler සඳහා Intel FPGA SDK වෙත Altera Offline Compiler නැවත සන්නාමගත කර ඇත.
මැයි-16	2016.05.02	•SD ෆ්ලෑෂ් කාඩ් රූපයක් තැනීම සහ වෙනස් කිරීම පිළිබඳ නවීකරණය කරන ලද උපදෙස්. •ලිනක්ස් කර්නලය සහ OpenCL Linux කර්නල් ධාවකය නැවත සම්පාදනය කිරීම පිළිබඳ නවීකරණය කරන ලද උපදෙස්.
නොවැම්බර්-15	2015.11.02	නඩත්තු නිකුතුව, සහ Quartus II හි අවස්ථා Quartus Prime ලෙස වෙනස් කරන ලදී.
මැයි-15	15.0.0	•FPGA ප්‍රතිනිර්මාණය කිරීමේදී, FPGA හරය නැවත ක්‍රමලේඛනය කිරීමට උපදෙස් ඉවත් කරන ලදී සමග . බළලා කැඳවීමෙන් rbf රූපය fileනම>. rbf > /dev/ fpga0 විධානය මෙම ක්‍රමය නිර්දේශ කර නැති නිසා.
දෙසැම්බර් -14	14.1.0	• ලේඛනය Altera Cyclone V SoC Development Kit Reference Platform Porting Guide ලෙස නැවත නම් කරන ලදී. • reprogram utility aocl වැඩසටහනට යාවත්කාලීන කරන ලදීfilename>.aocx උපයෝගිතා විධානය. • රෝග විනිශ්චය උපයෝගීතාව aocl රෝග විනිශ්චය සහ aocl රෝග විනිශ්චය වෙත යාවත්කාලීන කරන ලදී උපයෝගිතා විධානය. • සහතික කරන ලද කාල වසා දැමීමේ ප්‍රවාහය සඳහා ටයිමින්-පිරිසිදු කොටසක් නිර්මාණය කිරීම සඳහා c5soc පුවරු කොටස මාරු කිරීම සහ වෙනස් කිරීම පිළිබඳ උපදෙස් ඇතුළත් කිරීම සඳහා ඔබේ SoC පුවරුව වෙත යොමු කිරීමේ වේදිකාව වෙත යොමු කිරීමේ ක්‍රියා පටිපාටිය යාවත්කාලීන කරන ලදී. •පහත සඳහන් කාර්යයන් සඳහා වන ක්‍රියා පටිපාටි ගෙනහැර දැක්වීම සඳහා Ported Reference Platform යාවත්කාලීන කිරීම යන මාතෘකාව ඇතුළත් කර ඇත: 1. පුවරු කොටසේ ඇති දෘඩ ප්‍රොසෙසර් පද්ධතිය (HPS) බ්ලොක් එක හැර 2.SD ෆ්ලෑෂ් කාඩ් රූපය යාවත්කාලීන කිරීම • SD ෆ්ලෑෂ් කාඩ් රූපය ගොඩනැගීමේ කොටස යාවත්කාලීන කරන ලදී. SoC Embedded Design Suite (EDS) සමඟ ඇති රූපය වෙනුවට ආරම්භක ලක්ෂ්‍යය ලෙස Golden System Reference Design (GSRD) රූපයේ 14.0 අනුවාදය භාවිත කිරීම නිර්දේශ කෙරේ. •ලිනක්ස් කර්නලය නැවත සම්පාදනය කිරීම සහ OpenCL Linux Kernel Driver කොටස යාවත්කාලීන කරන ලදී: 1. CROSS COMPILE විචල්‍යය සැකසීමට උපදෙස් එක් කරන ලදී. 2.CMA සාර්ථකව සක්‍රීය කර ඇති බව තහවුරු කිරීමට ඔබ ක්‍රියාත්මක කරන විධානය වෙනස් කරන ලදී.
ජූලි-14	14.0.0	•මුලික නිදහස් කිරිම.

ලේඛන / සම්පත්

OpenCL සඳහා intel FPGA SDK [pdf] පරිශීලක මාර්ගෝපදේශය OpenCL සඳහා FPGA SDK, FPGA SDK, OpenCL සඳහා SDK, SDK

යොමු කිරීම්

• පරිශීලක අත්පොත