intel Erasure Decoder Rujukan Desain
Diropéa pikeun Intel® Quartus® Prime Design Suite: 17.0
ID: 683099
Vérsi: 2017.05.02
Ngeunaan Desain Rujukan Érasure Decoder
- Dekoder Erasure mangrupikeun jinis dekoder Reed-Solomon khusus anu ngagunakeun kode koréksi kasalahan blok nonbinér, siklik, linier.
- Dina dekoder Reed-Solomon kalayan kamampuan ngahapus kode, jumlah kasalahan (E) sareng ngahapus (E') anu tiasa dilereskeun nyaéta: n – k = 2E + E'
- Dimana n nyaéta panjang blok sareng k nyaéta panjang pesen (nk sami sareng jumlah simbol parity).
- The Erasure Decoder ukur nganggap erasures, jadi kamampuhan koréksi bisa ngahontal maksimum dibikeun ku nk. Decoder narima salaku input lokasi erasure, ilaharna disadiakeun ku demodulator dina sistem coding, nu bisa nunjukkeun simbol kode tangtu narima salaku teu dipercaya. Desain henteu kedah ngaleuwihan kamampuan koreksi erasure. Desain ngarawat simbol anu nunjukkeun salaku erasure salaku nilai nol.
Fitur
- Sasaran alat Stratix® 10
- Corrects erasures
- Operasi paralel
- Ngadalikeun aliran
Érasure Decoder Pedaran Fungsional
- The Erasure Decoder henteu ngabenerkeun kasalahan, ngan ukur ngahapus. Ngahindarkeun pajeulitna milarian lokasi kasalahan, anu diperyogikeun ku Reed-Solomon decoding.
- Algoritma desain sareng arsitéktur béda sareng dekoder Reed-Solomon. Érasure decoding mangrupikeun bentuk encoding. Ieu nyoba ngeusian input ku p = nk simbol pikeun ngabentuk codeword valid, ku minuhan persamaan parity. Matriks paritas jeung matriks generator nangtukeun persamaan paritas.
- Desainna ngan tiasa dianggo sareng kode Reed-Solomon leutik, sapertos RS(14,10), RS(16,12), RS(12,8) atanapi RS(10,6). Pikeun sajumlah leutik simbol parity (p < k) ngagunakeun desain ieu; pikeun angka nu gede ngarupakeun simbol parity (p> kp), Anjeun kudu make matrix generator.
- Pola erasure (digambarkeun ku input in_era lebar n-bit) alamat ROM dimana desain nyimpen submatrics parity. Desain ngan boga np = n! k! n − k! pola erasure mungkin. Ku alatan éta, desain ngagunakeun modul komprési alamat.
- Desain na encode alamat kalawan jumlah alamat nu leuwih leutik batan alamat jeung boga persis p bit diatur.
- The Erasure Decoder narima di input na sagala laju lambang asup, nepi ka total panjang blok n per siklus pikeun throughput maksimum. Anjeun tiasa ngonpigurasikeun paralelisme sareng jumlah saluran, ku kituna desain ngalikeun simbol anu asup ku jumlah saluran paralel anu cocog sareng kecap konci anu béda anu sumping dina waktos anu sami.
- Dekoder erasure ngahasilkeun kecap kode pinuh, kalebet simbol cek, dina hiji siklus (sababaraha kecap kode pikeun sababaraha saluran).
Hiji panyangga input ngidinan Anjeun pikeun mibanda jumlah simbol paralel per channel kirang ti total panjang blok (n). Intel nyarankeun Anjeun nganggo rubakpita input, iwal paralelisme gumantung kana sarat panganteur Anjeun.
Parameter Inti IP Dekoder Hapus
| Parameter | Nilai Hukum | Nilai standar | Katerangan |
| Jumlah saluran | 1 nepi ka 16 | 1 | Jumlah saluran input (C) pikeun ngolah. |
| Jumlah bit per simbol | 3 nepi ka 12 | 4 | Jumlah bit per simbol (M). |
| Jumlah lambang per codeword | 1 nuju 2M–1 | 14 | Jumlah total lambang per codeword (N). |
| Jumlah lambang cék per codeword | 1 nuju N–1 | 4 | Jumlah lambang cék per codeword (R). |
| Jumlah simbol paralel per channel | 1 nuju N | 14 | Jumlah simbol anu datang paralel dina input pikeun tiap codeword (PAR) |
| Lapang Polinomial | Sakur polinomial valid | 19 | Nangtukeun polinomial primitif ngahartikeun widang Galois. |
Antarmuka sareng Sinyal Dekoder Hapus
- Antarbeungeut Avalon-ST ngarojong backpressure, nu mékanisme kontrol aliran, dimana tilelep a bisa nunjukkeun ka sumber pikeun ngeureunkeun ngirim data.
- Latensi siap dina panganteur input Avalon-ST nyaéta 0; Jumlah simbol per ketukan dibenerkeun kana 1.
- Jam tur reset interfaces ngajalankeun atawa narima jam jeung sinyal reset pikeun nyingkronkeun interfaces Avalon-ST.
Avalon-ST Interfaces dina DSP IP Cores
- Interfaces Avalon-ST nangtukeun standar, fléksibel, jeung protokol modular pikeun mindahkeun data ti panganteur sumber ka panganteur tilelep.
- Antarbeungeut input mangrupa tilelep Avalon-ST jeung panganteur kaluaran mangrupa sumber Avalon-ST. Antarbeungeut Avalon-ST ngadukung transfer pakét sareng pakét anu diselang-selang dina sababaraha saluran.
- Sinyal antarmuka Avalon-ST tiasa ngajelaskeun antarmuka streaming tradisional anu ngadukung aliran data tunggal tanpa pangaweruh ngeunaan saluran atanapi wates pakét. Interfaces sapertos biasana ngandung data, siap, sareng sinyal valid. Antarbeungeut Avalon-ST ogé tiasa ngadukung protokol anu langkung kompleks pikeun panyebaran burst sareng pakét sareng pakét interleaved dina sababaraha saluran. Antarbeungeut Avalon-ST inherently nyingkronkeun desain multichannel, nu ngidinan Anjeun pikeun ngahontal efisien, palaksanaan multiplexed waktos tanpa kudu nerapkeun logika kontrol kompléks.
- Avalon-ST interfaces ngarojong backpressure, nu mangrupakeun mékanisme kontrol aliran mana tilelep a bisa sinyal ka sumber pikeun ngeureunkeun ngirim data. Tilelep biasana ngagunakeun backpressure pikeun ngeureunkeun aliran data nalika panyangga FIFO na pinuh atanapi nalika aya kamacetan dina kaluaran na.
Émbaran patali
- Avalon Interface spésifikasi
Pupus Decoder Sinyal IP Core
Jam sareng Reset Sinyal
| Ngaran | Avalon-ST Tipe | Arah | Katerangan |
| clk_clk | clk | Input | Jam sistem utama. Sakabeh inti IP beroperasi dina ujung rising of clk_clk. |
| reset_reset_n | reset_n | Input | Sinyal low aktip anu ngareset sakabéh sistem nalika negeskeun. Anjeun tiasa negeskeun sinyal ieu asynchronously.
Najan kitu, anjeun kudu deassert eta sinkron jeung sinyal clk_clk. Nalika inti IP pulih tina reset, pastikeun yén data anu ditampi nyaéta pakét lengkep. |
Avalon-ST Input jeung Sinyal Interface Output
| Ngaran | Avalon-ST Tipe | Arah | Katerangan |
| di_siap | siap | Kaluaran | Mindahkeun data sinyal siap pikeun nunjukkeun yén tilelep geus siap pikeun nampa data. Antarbeungeut tilelep ngajalankeun sinyal in_ready pikeun ngatur aliran data dina antarmuka. Antarbeungeut tilelep ngarebut sinyal panganteur data dina clk ayeuna rising ujung. |
| in_valid | sah | Input | Sinyal valid data pikeun nuduhkeun validitas sinyal data. Lamun anjeun negeskeun sinyal in_valid, sinyal panganteur data Avalon-ST valid. Lamun anjeun deassert sinyal in_valid, sinyal panganteur data Avalon-ST teu valid sarta kudu disregarded. Anjeun tiasa negeskeun sinyal in_valid iraha waé data sayogi. Sanajan kitu, tilelep ukur ngarebut data ti sumber nalika inti IP negeskeun sinyal in_ready. |
| dina_data[] | data | Input | Input data anu ngandung simbol codeword. Valid ngan lamun in_valid ditegeskeun. Sinyal in_data mangrupikeun véktor anu ngandung C x PAR lambang. Lamun PAR < N, kecap kode unggal saluran datang ngaliwatan sababaraha siklus. |
| dina_jaman | data | Input | Input data anu nunjukkeun simbol mana anu dihapus. Valid ngan lamun in_valid ditegeskeun. Ieu mangrupakeun vektor ngandung C x PAR bit. |
| kaluar_siap | siap | Input | Sinyal siap mindahkeun data pikeun nunjukkeun yén modul hilir parantos siap nampi data. Sumberna nyadiakeun data anyar (lamun sadia) mun anjeun negeskeun sinyal out_ready sarta eureun nyadiakeun data anyar mun anjeun deassert sinyal out_ready. |
| out_valid | sah | Kaluaran | sinyal valid data. Inti IP negeskeun sinyal out_valid tinggi, iraha kaluaran valid dina out_data. |
| kaluar_data | data | Kaluaran | Ngandung kaluaran decoded nalika inti IP negeskeun sinyal out_valid. Lambang anu dilereskeun aya dina urutan anu sami anu diasupkeun. Ieu mangrupakeun vektor ngandung C x N lambang. |
| out_error | kasalahan | Kaluaran | Nunjukkeun codeword non-correctable. |
- Hiji sinyal in_valid negeskeun nunjukkeun data valid.
- Unggal codeword bisa datang ngaliwatan sababaraha siklus, gumantung kana parameter paralelisme. Desain ngalacak struktur input, ku kituna teu merlukeun wates pakét dina panganteur nu. Jumlah saluran desain sacara paralel ningkatkeun throughput ku cara ngayakeun réplikasi unit fungsional pikeun sadaya saluran sakaligus. Desain ieu teu make Avalon-ST panganteur sababaraha rojongan channel.
- Nalika decoder nu negeskeun sinyal out_valid, nyadiakeun data valid on out_data.
- Ieu outputs C codewords per siklus, dimana C nyaéta jumlah saluran dina paralel. Inti IP negeskeun sinyal out_error nalika nampi kecap kode anu teu tiasa dilereskeun, nyaéta: nalika inti IP ngaleuwihan kamampuan koréksi ngahapus.
Ngahapus Decoder Desain Rujukan
Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
Dokumén / Sumberdaya
 |
intel Erasure Decoder Rujukan Desain [pdf] Parentah Hapus Decoder Desain Rujukan, Hapus Decoder, Hapus Decoder Rujukan |
