Intel Erasure Decoder Reference Design

Na-update para sa Intel® Quartus® Prime Design Suite: 17.0
ID: 683099
Bersyon: 2017.05.02

Tungkol sa Erasure Decoder Reference Design

• Ang Erasure Decoder ay isang partikular na uri ng Reed-Solomon decoder na gumagamit ng nonbinary, cyclic, linear block error correction code.
• Sa isang Reed-Solomon decoder na may kakayahang burahin ang pag-decode, ang bilang ng mga error (E) at mga bura (E') na maaari mong itama ay: n – k = 2E + E'
• Kung saan ang n ay ang haba ng bloke at ang k ay ang haba ng mensahe (nk ay katumbas ng bilang ng mga simbolo ng parity).
• Isinasaalang-alang lamang ng Erasure Decoder ang mga erasure, kaya ang kakayahan sa pagwawasto ay maaaring maabot ang maximum na ibinigay ng nk. Natatanggap ng decoder bilang input ang mga lokasyon ng pagbura, na karaniwang ibinibigay ng demodulator sa loob ng coding system, na maaaring magpahiwatig ng ilang mga natanggap na simbolo ng code bilang hindi maaasahan. Ang disenyo ay hindi dapat lumampas sa kakayahan sa pagwawasto ng pagbura. Tinatrato ng disenyo ang mga simbolo na ipinapahiwatig nito bilang pagbura bilang zero na halaga.

Mga tampok

• Tina-target ang Stratix® 10 na mga device
• Nagwawasto ng mga pagbura
• Parehong operasyon
• Kontrol sa daloy

Erasure Decoder Functional Description

• Ang Erasure Decoder ay hindi nagtatama ng mga error, nagbubura lamang. Iniiwasan nito ang pagiging kumplikado ng paghahanap ng mga lokasyon ng error, na kinakailangan ng Reed-Solomon decoding.
• Ang algorithm ng disenyo at arkitektura ay iba kaysa sa isang Reed-Solomon decoder. Ang erasure decoding ay isang anyo ng encoding. Sinusubukan nitong punan ang input ng mga p=nk na simbolo upang bumuo ng wastong codeword, sa pamamagitan ng pagtupad sa mga parity equation. Ang parity matrix at ang generator matrix ay tumutukoy sa mga parity equation.
• Gumagana lang ang disenyo sa maliliit na Reed-Solomon code, gaya ng RS(14,10), RS(16,12), RS(12,8) o RS(10,6). Para sa isang maliit na bilang ng mga simbolo ng parity (p < k) gamitin ang disenyong ito; para sa isang malaking bilang ng mga simbolo ng parity (p > kp), dapat kang gumamit ng generator matrix.
• Ang erasure pattern (kinakatawan ng n-bits wide in_era input ) ay tumutugon sa ROM kung saan ang disenyo ay nag-iimbak ng mga parity submatrice. Ang disenyo ay mayroon lamang np = n! k! n − k ! posibleng mga pattern ng pagbura. Samakatuwid, ang disenyo ay gumagamit ng isang address compression module.
• Ine-encode ng disenyo ang address na may bilang ng mga address na mas maliit kaysa sa address at may eksaktong p bits na nakatakda.
• Ang Erasure Decoder ay tumatanggap sa input nito ng anumang rate ng mga papasok na simbolo, hanggang sa kabuuang haba ng block n bawat cycle para sa maximum na throughput. Maaari mong i-configure ang parallelism at ang bilang ng mga channel, upang i-multiply ng disenyo ang mga papasok na simbolo sa bilang ng mga channel na magkatulad na tumutugma sa iba't ibang codeword na dumarating sa parehong oras.
• Ginagawa ng erasure decoder ang buong na-decode na codeword, kasama ang mga simbolo ng check, sa isang cycle (maraming codeword para sa ilang channel).

Binibigyang-daan ka ng input buffer na magkaroon ng bilang ng mga parallel na simbolo sa bawat channel na mas kaunti kaysa sa kabuuang haba ng block (n). Inirerekomenda ng Intel na gamitin mo ang input bandwidth, maliban kung ang parallelism ay nakasalalay sa iyong mga kinakailangan sa interface.

Erasure Decoder IP Core Parameter

Parameter	Mga Legal na Halaga	Default na Halaga	Paglalarawan
Bilang ng mga channel	1 hanggang 16	1	Ang bilang ng mga channel ng input (C) para mai-proseso.
Bilang ng mga bit bawat simbolo	3 hanggang 12	4	Ang bilang ng mga bit bawat simbolo (M).
Bilang ng mga simbolo sa bawat codeword	1 hanggang 2M–1	14	Ang kabuuang bilang ng mga simbolo sa bawat codeword (N).
Bilang ng mga simbolo ng tseke sa bawat codeword	1 hanggang N–1	4	Ang bilang ng mga simbolo ng tsek sa bawat codeword (R).
Bilang ng mga parallel na simbolo sa bawat channel	1 hanggang N	14	Ang bilang ng mga simbolo na dumarating nang magkatulad sa input para sa bawat codeword (PAR)
Field Polynomial	Anumang wastong polynomial	19	Tinutukoy ang primitive polynomial na tumutukoy sa larangan ng Galois.

Mga Interface at Signal ng Erasure Decoder

• Sinusuportahan ng interface ng Avalon-ST ang backpressure, na isang mekanismo ng pagkontrol sa daloy, kung saan maaaring ipahiwatig ng isang lababo sa isang pinagmulan na huminto sa pagpapadala ng data.
• Ang handa na latency sa Avalon-ST input interface ay 0; ang bilang ng mga simbolo sa bawat beat ay nakatakda sa 1.
• Ang mga interface ng orasan at pag-reset ay nagtutulak o tumanggap ng signal ng orasan at pag-reset upang i-synchronize ang mga interface ng Avalon-ST.

Mga Avalon-ST Interface sa DSP IP Cores

• Ang mga interface ng Avalon-ST ay tumutukoy sa isang standard, flexible, at modular na protocol para sa mga paglilipat ng data mula sa isang source interface patungo sa isang sink interface.
• Ang input interface ay isang Avalon-ST sink at ang output interface ay isang Avalon-ST source. Sinusuportahan ng interface ng Avalon-ST ang mga paglilipat ng packet na may mga packet na pinagsama-sama sa maraming channel.
• Maaaring ilarawan ng mga signal ng interface ng Avalon-ST ang mga tradisyunal na interface ng streaming na sumusuporta sa isang stream ng data nang walang kaalaman sa mga channel o mga hangganan ng packet. Ang ganitong mga interface ay karaniwang naglalaman ng data, handa, at wastong mga signal. Ang mga interface ng Avalon-ST ay maaari ding suportahan ang mas kumplikadong mga protocol para sa pagsabog at paglilipat ng packet na may mga packet na pinagsama-sama sa maraming channel. Ang interface ng Avalon-ST ay likas na nagsi-synchronize ng mga disenyo ng multichannel, na nagbibigay-daan sa iyo upang makamit ang mahusay, multiplexed na pagpapatupad ng oras nang hindi kinakailangang magpatupad ng kumplikadong kontrol na lohika.
• Sinusuportahan ng mga interface ng Avalon-ST ang backpressure, na isang mekanismo ng pagkontrol sa daloy kung saan ang lababo ay maaaring magsenyas sa isang pinagmulan upang ihinto ang pagpapadala ng data. Ang lababo ay karaniwang gumagamit ng backpressure upang ihinto ang daloy ng data kapag puno na ang mga buffer ng FIFO nito o kapag may congestion sa output nito.

Kaugnay na Impormasyon

• Mga Detalye ng Avalon Interface

Erasure Decoder IP Core Signals

Orasan at I-reset ang Mga Signal

Pangalan	Uri ng Avalon-ST	Direksyon	Paglalarawan
clk_clk	clk	Input	Ang pangunahing sistema ng orasan. Ang buong IP core ay tumatakbo sa tumataas na gilid ng clk_clk .
reset_reset_n	i-reset_n	Input	Isang aktibong mababang signal na nagre-reset sa buong system kapag iginiit. Maaari mong igiit ang signal na ito nang asynchronous. Gayunpaman, dapat mong i-deassert itong kasabay ng signal ng clk_clk. Kapag ang IP core ay nakabawi mula sa pag-reset, tiyaking ang data na natatanggap nito ay isang kumpletong packet.

Mga Signal ng Interface ng Input at Output ng Avalon-ST

Pangalan	Uri ng Avalon-ST	Direksyon	Paglalarawan
nasa_handa na	handa na	Output	Handa na ang paglilipat ng data signal upang ipahiwatig na ang lababo ay handa nang tumanggap ng data. Ang sink interface ay nagtutulak ng in_ready na signal upang kontrolin ang daloy ng data sa interface. Kinukuha ng interface ng lababo ang mga signal ng interface ng data sa kasalukuyang tumataas na gilid ng clk.
in_valid	wasto	Input	Data valid signal para ipahiwatig ang validity ng data signal. Kapag iginiit mo ang in_valid signal, valid ang mga signal ng interface ng data ng Avalon-ST. Kapag inalis mo ang in_valid na signal, ang mga signal ng interface ng data ng Avalon-ST ay hindi wasto at dapat na balewalain. Maaari mong igiit ang in_valid na signal sa tuwing available ang data. Gayunpaman, kinukuha lamang ng lababo ang data mula sa pinagmulan kapag iginiit ng IP core ang in_ready na signal.
sa_data[]	datos	Input	Input ng data na naglalaman ng mga simbolo ng codeword. Wasto lamang kapag in_valid ay iginiit. Ang in_data signal ay isang vector na naglalaman C x PAR mga simbolo. Kung PAR < N, dumarating ang codeword ng bawat channel sa ilang mga cycle.
sa_panahon	datos	Input	Data input na nagsasaad kung aling mga simbolo ang binubura. Wasto lamang kapag in_valid ay iginiit. Ito ay isang vector na naglalaman ng C x PAR bits.
out_ready na	handa na	Input	Handa na ang paglilipat ng data signal upang ipahiwatig na ang downstream na module ay handa nang tumanggap ng data. Nagbibigay ang source ng bagong data (kung available) kapag iginiit mo ang out_ready na signal at huminto sa pagbibigay ng bagong data kapag inalis mo ang out_ready na signal.
out_valid	wasto	Output	Wastong signal ng data. Iginiit ng IP core na mataas ang out_valid signal, sa tuwing nasa out_data ang isang valid na output.
out_data	datos	Output	Naglalaman ng na-decode na output kapag iginiit ng IP core ang out_valid signal. Ang mga itinamang simbolo ay nasa parehong pagkakasunud-sunod kung saan ang mga ito ay ipinasok. Ito ay isang vector na naglalaman ng C x N mga simbolo.
out_error	pagkakamali	Output	Nagsasaad ng hindi naitatama na codeword.

• Ang isang iginiit na in_valid signal ay nagpapahiwatig ng wastong data.
• Ang bawat codeword ay maaaring dumating sa ilang mga cycle, depende sa parallelism parameter. Sinusubaybayan ng disenyo ang istraktura ng input, kaya hindi ito nangangailangan ng mga hangganan ng packet sa interface. Ang Bilang ng mga channel ng disenyo na magkatulad ay nagpapataas ng throughput sa pamamagitan ng pagkopya sa mga functional unit para sa lahat ng kasabay na channel. Ang disenyong ito ay hindi gumagamit ng Avalon-ST na interface ng maramihang channel na suporta.
• Kapag iginiit ng decoder ang out_valid signal, nagbibigay ito ng wastong data sa out_data.
• Naglalabas ito ng mga C codeword bawat cycle, kung saan ang C ay ang bilang ng mga channel na magkatulad. Iginiit ng IP core ang out_error signal kapag nakatanggap ito ng hindi naitatama na codeword, ibig sabihin: kapag ang IP core ay lumampas sa kakayahan sa pagwawasto sa pagbura

Erasure Decoder Reference Design
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.

Mga Dokumento / Mga Mapagkukunan

Intel Erasure Decoder Reference Design [pdf] Mga tagubilin Erasure Decoder Reference Design, Erasure Decoder, Erasure Decoder Reference

Mga sanggunian

• User Manual