Desain Referensi Penghapusan Dekoder intel

Diperbarui untuk Intel® Quartus® Prime Design Suite: : 17.0 bahasa Indonesia
PENGENAL: 683099
Versi: 2017.05.02

Tentang Desain Referensi Dekoder Penghapusan

• Erasure Decoder adalah jenis tertentu dari decoder Reed-Solomon yang menggunakan kode koreksi kesalahan blok nonbiner, siklik, dan linier.
• Pada dekoder Reed-Solomon dengan kemampuan decoding penghapusan, jumlah kesalahan (E) dan penghapusan (E') yang dapat Anda perbaiki adalah: n – k = 2E + E'
• Dimana n adalah panjang blok dan k adalah panjang pesan (nk sama dengan jumlah simbol paritas).
• Decoder Penghapusan hanya mempertimbangkan penghapusan, sehingga kemampuan koreksi dapat mencapai maksimum yang diberikan oleh nk. Decoder menerima sebagai input lokasi penghapusan, biasanya disediakan oleh demodulator dalam sistem pengkodean, yang dapat menunjukkan simbol kode tertentu yang diterima sebagai tidak dapat diandalkan. Desain tidak boleh melebihi kemampuan koreksi penghapusan. Desain memperlakukan simbol yang ditunjukkannya sebagai penghapusan sebagai nilai nol.

Fitur

• Menargetkan perangkat Stratix® 10
• Memperbaiki penghapusan
• Operasi paralel
• Kontrol aliran

Deskripsi Fungsi Dekoder Penghapusan

• Dekoder Penghapusan tidak memperbaiki kesalahan, hanya menghapus. Ini menghindari kerumitan menemukan lokasi kesalahan, yang diperlukan oleh decoding Reed-Solomon.
• Algoritma dan arsitektur desain berbeda dari dekoder Reed-Solomon. Decoding penghapusan adalah bentuk pengkodean. Itu mencoba mengisi input dengan simbol p=nk untuk membentuk kata kode yang valid, dengan memenuhi persamaan paritas. Matriks paritas dan matriks generator menentukan persamaan paritas.
• Desain hanya bekerja dengan kode Reed-Solomon kecil, seperti RS(14,10), RS(16,12), RS(12,8) atau RS(10,6). Untuk sejumlah kecil simbol paritas (p < k) gunakan desain ini; untuk sejumlah besar simbol paritas (p > kp), Anda harus menggunakan matriks generator.
• Pola penghapusan (diwakili oleh input in_era selebar n-bit) mengalamatkan ROM tempat desain menyimpan submatriks paritas. Desainnya hanya memiliki np = n! k! n − k ! kemungkinan pola penghapusan. Oleh karena itu, perancangan menggunakan modul kompresi alamat.
• Desain mengkodekan alamat dengan jumlah alamat yang lebih kecil dari alamat dan memiliki p bit yang tepat.
• Erasure Decoder menerima inputnya dengan kecepatan berapa pun dari simbol yang masuk, hingga total panjang blok n per siklus untuk throughput maksimum. Anda dapat mengonfigurasi paralelisme dan jumlah saluran, sehingga desain mengalikan simbol yang masuk dengan jumlah saluran secara paralel yang sesuai dengan kata kode berbeda yang tiba pada waktu yang sama.
• Dekoder penghapusan menghasilkan kata kode dekode penuh, termasuk simbol cek, dalam satu siklus (beberapa kata kode untuk beberapa saluran).

Buffer input memungkinkan Anda untuk memiliki jumlah simbol paralel per saluran lebih sedikit dari total panjang blok (n). Intel menyarankan Anda menggunakan bandwidth input, kecuali jika paralelisme bergantung pada persyaratan antarmuka Anda.

Hapus Parameter Inti IP Dekoder

Parameter	Nilai Hukum	Nilai Default	Keterangan
Jumlah saluran	1 hingga 16	1	Jumlah saluran masukan (C) proses.
Jumlah bit per simbol	3 hingga 12	4	Jumlah bit per simbol (M).
Jumlah simbol per kata sandi	1 sampai 2M–1	14	Jumlah total simbol per codeword (N).
Jumlah simbol cek per codeword	1 sampai N–1	4	Jumlah simbol centang per kata kode (R).
Jumlah simbol paralel per saluran	1 sampai N	14	Jumlah simbol yang datang secara paralel pada input untuk setiap codeword (PAR)
Polinomial Bidang	Polinomial apa pun yang valid	19	Menentukan polinomial primitif yang mendefinisikan bidang Galois.

Hapus Antarmuka dan Sinyal Dekoder

• Antarmuka Avalon-ST mendukung tekanan balik, yang merupakan mekanisme kontrol aliran, di mana sink dapat menunjukkan ke sumber untuk menghentikan pengiriman data.
• Latensi siap pada antarmuka input Avalon-ST adalah 0; jumlah simbol per ketukan ditetapkan menjadi 1.
• Antarmuka jam dan setel ulang menggerakkan atau menerima sinyal jam dan setel ulang untuk menyinkronkan antarmuka Avalon-ST.

Antarmuka Avalon-ST di DSP IP Cores

• Antarmuka Avalon-ST menentukan protokol standar, fleksibel, dan modular untuk transfer data dari antarmuka sumber ke antarmuka sink.
• Antarmuka input adalah sink Avalon-ST dan antarmuka output adalah sumber Avalon-ST. Antarmuka Avalon-ST mendukung transfer paket dengan paket yang disisipkan di beberapa saluran.
• Sinyal antarmuka Avalon-ST dapat menggambarkan antarmuka streaming tradisional yang mendukung satu aliran data tanpa mengetahui saluran atau batasan paket. Antarmuka tersebut biasanya berisi data, siap, dan sinyal yang valid. Antarmuka Avalon-ST juga dapat mendukung protokol yang lebih kompleks untuk burst dan transfer paket dengan paket yang disisipkan di berbagai saluran. Antarmuka Avalon-ST secara inheren menyinkronkan desain multisaluran, yang memungkinkan Anda mencapai implementasi yang efisien dan multipleks waktu tanpa harus menerapkan logika kontrol yang rumit.
• Antarmuka Avalon-ST mendukung tekanan balik, yang merupakan mekanisme kontrol aliran di mana sink dapat memberi sinyal ke sumber untuk menghentikan pengiriman data. Wastafel biasanya menggunakan tekanan balik untuk menghentikan aliran data saat buffer FIFO-nya penuh atau saat mengalami kemacetan pada keluarannya.

Informasi Terkait

• Spesifikasi Antarmuka Avalon

Hapus Sinyal Inti IP Dekoder

Jam dan Atur Ulang Sinyal

Nama	Tipe Avalon-ST	Arah	Keterangan
clk_clk	klik	Masukan	Jam sistem utama. Seluruh inti IP beroperasi di tepi naik clk_clk .
reset_reset_n	setel ulang_n	Masukan	Sinyal rendah aktif yang mengatur ulang seluruh sistem saat dinyatakan. Anda dapat menegaskan sinyal ini secara asinkron. Namun, Anda harus menonaktifkannya secara sinkron dengan sinyal clk_clk. Ketika inti IP pulih dari reset, pastikan bahwa data yang diterimanya adalah paket lengkap.

Sinyal Antarmuka Input dan Output Avalon-ST

Nama	Tipe Avalon-ST	Arah	Keterangan
dalam_siap	siap	Keluaran	Sinyal siap transfer data untuk menunjukkan bahwa sink siap menerima data. Antarmuka sink menggerakkan sinyal in_ready untuk mengontrol aliran data melintasi antarmuka. Antarmuka wastafel menangkap sinyal antarmuka data pada tepi naik clk saat ini.
tidak sah	sah	Masukan	Data sinyal valid untuk menunjukkan validitas sinyal data. Saat Anda menyatakan sinyal in_valid, sinyal antarmuka data Avalon-ST valid. Saat Anda menonaktifkan sinyal in_valid, sinyal antarmuka data Avalon-ST tidak valid dan harus diabaikan. Anda dapat menegaskan sinyal in_valid setiap kali data tersedia. Namun, sink hanya menangkap data dari sumber ketika inti IP menegaskan sinyal in_ready.
di_data[]	data	Masukan	Input data yang berisi simbol kata kode. Valid hanya jika in_valid ditegaskan. Sinyal in_data adalah vektor yang mengandung C x PAR simbol. Jika PAR < N, kata kode dari setiap saluran tiba dalam beberapa siklus.
di_era	data	Masukan	Input data yang menunjukkan simbol mana yang dihapus. Valid hanya jika in_valid ditegaskan. Ini adalah vektor yang mengandung C x PAR sedikit.
keluar_siap	siap	Masukan	Sinyal siap transfer data untuk menunjukkan bahwa modul downstream siap menerima data. Sumber menyediakan data baru (jika tersedia) saat Anda menegaskan sinyal out_ready dan berhenti memberikan data baru saat Anda membatalkan sinyal out_ready.
keluar_valid	sah	Keluaran	Sinyal valid data. Inti IP menegaskan sinyal out_valid tinggi, setiap kali output yang valid ada di out_data.
data_keluar	data	Keluaran	Berisi output yang didekodekan ketika inti IP menegaskan sinyal out_valid. Simbol yang dikoreksi berada dalam urutan yang sama dengan yang dimasukkan. Ini adalah vektor yang mengandung C x N simbol.
keluar_kesalahan	kesalahan	Keluaran	Menunjukkan codeword yang tidak dapat diperbaiki.

• Sinyal in_valid yang dinyatakan menunjukkan data yang valid.
• Setiap kata kode dapat tiba dalam beberapa siklus, bergantung pada parameter paralelisme. Desain melacak struktur input, sehingga tidak memerlukan batasan paket pada antarmuka. Desain Jumlah saluran secara paralel meningkatkan throughput dengan mereplikasi unit fungsional untuk semua saluran bersamaan. Desain ini tidak menggunakan dukungan beberapa saluran antarmuka Avalon-ST.
• Ketika dekoder menegaskan sinyal out_valid, ia memberikan data yang valid pada out_data.
• Ini menghasilkan kata kode C per siklus, di mana C adalah jumlah saluran secara paralel. Inti IP menegaskan sinyal out_error saat menerima kata kode yang tidak dapat diperbaiki, yaitu: saat inti IP melebihi kemampuan koreksi penghapusan

Desain Referensi Dekoder Penghapusan
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
Nama dan merek lain dapat diklaim sebagai milik orang lain.

Dokumen / Sumber Daya

Desain Referensi Penghapusan Dekoder intel [Bahasa Indonesia:] Instruksi Desain Referensi Dekoder Penghapusan, Dekoder Penghapusan, Referensi Dekoder Penghapusan

Referensi

• Panduan Pengguna