การออกแบบอ้างอิง Intel Erasure Decoder

อัปเดตสำหรับ Intel® Quartus® Prime Design Suite: 17.0
รหัสประจำตัว: 683099
เวอร์ชัน: 2017.05.02

เกี่ยวกับการออกแบบอ้างอิงตัวถอดรหัสการลบ

• Erasure Decoder เป็นตัวถอดรหัสประเภทหนึ่งของ Reed-Solomon ที่ใช้รหัสแก้ไขข้อผิดพลาดบล็อกเชิงเส้นที่ไม่ใช่แบบไบนารี แบบวนรอบ
• ในตัวถอดรหัส Reed-Solomon ที่มีความสามารถในการถอดรหัสการลบ จำนวนข้อผิดพลาด (E) และการลบ (E') ที่คุณสามารถแก้ไขได้คือ: n – k = 2E + E'
• โดยที่ n คือความยาวของบล็อก และ k คือความยาวของข้อความ (nk เท่ากับจำนวนของสัญลักษณ์พาริตี)
• ตัวถอดรหัสการลบจะพิจารณาการลบเท่านั้น ดังนั้นความสามารถในการแก้ไขจึงสามารถเข้าถึงค่าสูงสุดที่กำหนดโดย nk ตัวถอดรหัสได้รับข้อมูลตำแหน่งการลบเป็นอินพุต ซึ่งโดยปกติแล้วตัวถอดรหัสจะจัดเตรียมไว้ภายในระบบการเข้ารหัส ซึ่งสามารถระบุสัญลักษณ์รหัสที่ได้รับบางอย่างว่าไม่น่าเชื่อถือ การออกแบบไม่ควรเกินความสามารถในการแก้ไขการลบ การออกแบบถือว่าสัญลักษณ์ที่ระบุเป็นการลบมีค่าเป็นศูนย์

คุณสมบัติ

• กำหนดเป้าหมายอุปกรณ์ Stratix® 10
• แก้ไขการลบ
• การทำงานแบบขนาน
• การควบคุมการไหล

คำอธิบายการทำงานของตัวถอดรหัสการลบ

• ตัวถอดรหัสการลบไม่ได้แก้ไขข้อผิดพลาด ลบเท่านั้น หลีกเลี่ยงความซับซ้อนในการค้นหาตำแหน่งข้อผิดพลาดซึ่งต้องใช้การถอดรหัส Reed-Solomon
• อัลกอริธึมการออกแบบและสถาปัตยกรรมแตกต่างจากตัวถอดรหัสรีด-โซโลมอน การถอดรหัสแบบลบเป็นรูปแบบหนึ่งของการเข้ารหัส มันพยายามเติมอินพุตด้วยสัญลักษณ์ p=nk เพื่อสร้างโค้ดเวิร์ดที่ถูกต้อง โดยเติมเต็มสมการพาริตี เมทริกซ์พาริตีและเมทริกซ์กำเนิดกำหนดสมการพาริตี
• การออกแบบใช้งานได้เฉพาะกับโค้ดรีด-โซโลมอนขนาดเล็ก เช่น RS(14,10), RS(16,12), RS(12,8) หรือ RS(10,6) สำหรับสัญลักษณ์พาริตีจำนวนน้อย (p < k) ให้ใช้การออกแบบนี้ สำหรับสัญลักษณ์พาริตี้จำนวนมาก (p > kp) คุณควรใช้เมทริกซ์ตัวสร้าง
• รูปแบบการลบ (แสดงโดยอินพุต in_era กว้าง n-บิต) ระบุ ROM ที่การออกแบบจัดเก็บเมทริกซ์ย่อยพาริตี การออกแบบมีเพียง np = n เท่านั้น! เค! n - k ! รูปแบบการลบที่เป็นไปได้ ดังนั้นการออกแบบจึงใช้โมดูลการบีบอัดแอดเดรส
• การออกแบบเข้ารหัสแอดเดรสด้วยจำนวนแอดเดรสที่น้อยกว่าแอดเดรสและมีการตั้งค่า p บิตไว้ทุกประการ
• Erasure Decoder รับอัตราของสัญลักษณ์ที่เข้ามาที่อินพุต สูงสุดตามความยาวบล็อกทั้งหมด n ต่อรอบสำหรับปริมาณงานสูงสุด คุณสามารถกำหนดค่าความขนานและจำนวนช่องสัญญาณ เพื่อให้การออกแบบคูณสัญลักษณ์ขาเข้าด้วยจำนวนช่องสัญญาณขนานที่สอดคล้องกับโค้ดเวิร์ดต่างๆ ที่มาถึงพร้อมกัน
• ตัวถอดรหัสการลบจะสร้างโค้ดเวิร์ดที่ถอดรหัสครบถ้วน รวมทั้งสัญลักษณ์ตรวจสอบในหนึ่งรอบ (โค้ดเวิร์ดหลายตัวสำหรับหลายช่องสัญญาณ)

บัฟเฟอร์อินพุตช่วยให้คุณมีจำนวนสัญลักษณ์คู่ขนานต่อช่องน้อยกว่าความยาวบล็อกทั้งหมด (n) Intel ขอแนะนำให้คุณใช้แบนด์วิธอินพุต เว้นแต่ความขนานจะขึ้นอยู่กับข้อกำหนดของอินเทอร์เฟซของคุณ

ลบพารามิเตอร์ IP Core ของตัวถอดรหัส

พารามิเตอร์	ค่านิยมทางกฎหมาย	ค่าเริ่มต้น	คำอธิบาย
จำนวนช่องสัญญาณ	1 ถึง 16	1	จำนวนช่องสัญญาณเข้า (C) ในการประมวลผล.
จำนวนบิตต่อสัญลักษณ์	3 ถึง 12	4	จำนวนบิตต่อสัญลักษณ์ (M).
จำนวนสัญลักษณ์ต่อ codeword	1 ถึง 2M–1	14	จำนวนสัญลักษณ์ทั้งหมดต่อ codeword (N).
จำนวนเช็คสัญลักษณ์ต่อรหัส	1 ถึง N–1	4	จำนวนสัญลักษณ์ตรวจสอบต่อรหัสคำ (R).
จำนวนสัญลักษณ์คู่ขนานต่อช่องสัญญาณ	1 ถึง N	14	จำนวนสัญลักษณ์ที่มาพร้อมกันที่อินพุตสำหรับแต่ละโค้ดเวิร์ด (พาร์)
พหุนามภาคสนาม	พหุนามใด ๆ ที่ถูกต้อง	19	ระบุพหุนามดั้งเดิมที่กำหนดฟิลด์ Galois

ลบอินเทอร์เฟซและสัญญาณของตัวถอดรหัส

• อินเทอร์เฟซ Avalon-ST รองรับแรงดันย้อนกลับ ซึ่งเป็นกลไกควบคุมการไหล ซึ่งซิงก์สามารถระบุไปยังต้นทางให้หยุดส่งข้อมูลได้
• เวลาแฝงที่พร้อมใช้งานบนอินเทอร์เฟซอินพุต Avalon-ST คือ 0; จำนวนสัญลักษณ์ต่อจังหวะถูกกำหนดเป็น 1
• นาฬิกาและอินเทอร์เฟซการรีเซ็ตขับเคลื่อนหรือรับสัญญาณนาฬิกาและรีเซ็ตเพื่อซิงโครไนซ์อินเทอร์เฟซ Avalon-ST

อินเตอร์เฟส Avalon-ST ในแกน IP ของ DSP

• อินเทอร์เฟซ Avalon-ST กำหนดโปรโตคอลมาตรฐาน ยืดหยุ่น และเป็นโมดูลสำหรับการถ่ายโอนข้อมูลจากอินเทอร์เฟซต้นทางไปยังอินเทอร์เฟซ Sink
• อินเทอร์เฟซอินพุตคือซิงก์ Avalon-ST และอินเทอร์เฟซเอาต์พุตคือแหล่งที่มา Avalon-ST อินเทอร์เฟซ Avalon-ST รองรับการถ่ายโอนแพ็กเก็ตด้วยแพ็กเก็ตที่สอดแทรกผ่านหลายช่องสัญญาณ
• สัญญาณอินเตอร์เฟส Avalon-ST สามารถอธิบายอินเตอร์เฟสการสตรีมแบบดั้งเดิมที่สนับสนุนการสตรีมข้อมูลแบบ asingle โดยไม่ต้องมีความรู้เรื่องช่องสัญญาณหรือขอบเขตของแพ็กเก็ต อินเทอร์เฟซดังกล่าวโดยทั่วไปประกอบด้วยข้อมูล พร้อม และสัญญาณที่ถูกต้อง อินเทอร์เฟซ Avalon-ST ยังสามารถรองรับโปรโตคอลที่ซับซ้อนมากขึ้นสำหรับการถ่ายโอนแพ็กเก็ตแบบต่อเนื่องและแพ็กเก็ตด้วยแพ็กเก็ตที่สอดแทรกในหลายช่องสัญญาณ อินเทอร์เฟซ Avalon-ST ซิงโครไนซ์การออกแบบหลายช่องสัญญาณโดยเนื้อแท้ ซึ่งช่วยให้คุณบรรลุผลการใช้งานมัลติเพล็กซ์เวลาที่มีประสิทธิภาพโดยไม่ต้องใช้ตรรกะการควบคุมที่ซับซ้อน
• อินเทอร์เฟซ Avalon-ST รองรับแรงดันย้อนกลับ ซึ่งเป็นกลไกควบคุมการไหลที่ซิงก์สามารถส่งสัญญาณไปยังแหล่งที่มาเพื่อหยุดการส่งข้อมูล โดยทั่วไป Sink จะใช้แรงดันย้อนกลับเพื่อหยุดการไหลของข้อมูลเมื่อบัฟเฟอร์ FIFO เต็มหรือเมื่อมีความแออัดในเอาต์พุต

ข้อมูลที่เกี่ยวข้อง

• ข้อมูลจำเพาะอินเทอร์เฟซของ Avalon

ลบสัญญาณ IP Core ของตัวถอดรหัส

นาฬิกาและรีเซ็ตสัญญาณ

ชื่อ	ประเภท Avalon-ST	ทิศทาง	คำอธิบาย
clk_clk	คล้าก	ป้อนข้อมูล	นาฬิการะบบหลัก คอร์ IP ทั้งหมดทำงานบนขอบที่เพิ่มขึ้นของ clk_clk
รีเซ็ต_รีเซ็ต_n	รีเซ็ต_n	ป้อนข้อมูล	สัญญาณต่ำที่ใช้งานอยู่ซึ่งจะรีเซ็ตทั้งระบบเมื่อยืนยัน คุณสามารถยืนยันสัญญาณนี้แบบอะซิงโครนัสได้ อย่างไรก็ตาม คุณต้องยกเลิกการยืนยันแบบซิงโครนัสกับสัญญาณ clk_clk เมื่อแกน IP กู้คืนจากการรีเซ็ต ตรวจสอบให้แน่ใจว่าข้อมูลที่ได้รับนั้นเป็นแพ็กเก็ตที่สมบูรณ์

สัญญาณอินเตอร์เฟสอินพุตและเอาต์พุต Avalon-ST

ชื่อ	ประเภท Avalon-ST	ทิศทาง	คำอธิบาย
พร้อม	พร้อม	เอาท์พุต	สัญญาณพร้อมถ่ายโอนข้อมูลเพื่อระบุว่าซิงก์พร้อมที่จะรับข้อมูล อินเทอร์เฟซซิงก์ขับสัญญาณ in_ready เพื่อควบคุมการไหลของข้อมูลผ่านอินเทอร์เฟซ อินเทอร์เฟซอ่างล้างจานจับสัญญาณอินเทอร์เฟซข้อมูลบนขอบที่เพิ่มขึ้นของ clk ปัจจุบัน
ไม่ถูกต้อง	ถูกต้อง	ป้อนข้อมูล	สัญญาณข้อมูลที่ถูกต้องเพื่อระบุความถูกต้องของสัญญาณข้อมูล เมื่อคุณยืนยันสัญญาณ in_valid สัญญาณอินเทอร์เฟซข้อมูล Avalon-ST จะถูกต้อง เมื่อคุณยกเลิกการยืนยันสัญญาณ in_valid สัญญาณอินเทอร์เฟซข้อมูล Avalon-ST จะไม่ถูกต้องและต้องละเว้น คุณสามารถยืนยันสัญญาณ in_valid ทุกครั้งที่มีข้อมูล อย่างไรก็ตาม ซิงก์จะเก็บข้อมูลจากแหล่งที่มาเมื่อแกน IP ยืนยันสัญญาณ in_ready เท่านั้น
ใน_ข้อมูล[]	ข้อมูล	ป้อนข้อมูล	การป้อนข้อมูลที่มีสัญลักษณ์โค้ดเวิร์ด ใช้ได้เฉพาะเมื่อยืนยัน in_valid สัญญาณ in_data เป็นเวกเตอร์ที่มี C x พาร์ สัญลักษณ์ ถ้า พาร์ < Nโค้ดเวิร์ดของแต่ละช่องมาถึงหลายรอบ
อิน_เอรา	ข้อมูล	ป้อนข้อมูล	การป้อนข้อมูลที่ระบุว่าสัญลักษณ์ใดเป็นการลบ ใช้ได้เฉพาะเมื่อยืนยัน in_valid เป็นเวกเตอร์ที่มี C x พาร์ บิต
พร้อมแล้ว	พร้อม	ป้อนข้อมูล	สัญญาณพร้อมถ่ายโอนข้อมูลเพื่อระบุว่าโมดูลดาวน์สตรีมพร้อมที่จะรับข้อมูล แหล่งที่มาให้ข้อมูลใหม่ (ถ้ามี) เมื่อคุณยืนยันสัญญาณ out_ready และหยุดให้ข้อมูลใหม่เมื่อคุณยกเลิกการยืนยันสัญญาณ out_ready
out_valid	ถูกต้อง	เอาท์พุต	สัญญาณที่ถูกต้องของข้อมูล แกน IP ยืนยันสัญญาณ out_valid สูง เมื่อใดก็ตามที่เอาต์พุตที่ถูกต้องอยู่บน out_data
out_data	ข้อมูล	เอาท์พุต	มีเอาต์พุตที่ถอดรหัสเมื่อคอร์ IP ยืนยันสัญญาณที่ไม่ถูกต้อง สัญลักษณ์ที่แก้ไขอยู่ในลำดับเดียวกับที่ป้อน เป็นเวกเตอร์ที่มี C x N สัญลักษณ์
ข้อผิดพลาด	ข้อผิดพลาด	เอาท์พุต	ระบุโค้ดเวิร์ดที่ไม่สามารถแก้ไขได้

• สัญญาณ in_valid ที่ยืนยันแล้วบ่งชี้ว่าข้อมูลถูกต้อง
• โค้ดเวิร์ดแต่ละคำสามารถมาถึงได้หลายรอบ ขึ้นอยู่กับพารามิเตอร์ความขนาน การออกแบบติดตามโครงสร้างของอินพุต ดังนั้นจึงไม่จำเป็นต้องมีขอบเขตแพ็กเก็ตบนอินเทอร์เฟซ จำนวนแชนเนลขนานของการออกแบบจะเพิ่มทรูพุตโดยการจำลองหน่วยการทำงานสำหรับแชนเนลพร้อมกันทั้งหมด การออกแบบนี้ไม่ได้ใช้อินเทอร์เฟซ Avalon-ST รองรับหลายช่องทาง
• เมื่อตัวถอดรหัสยืนยันสัญญาณ out_valid ก็จะให้ข้อมูลที่ถูกต้องใน out_data
• มันส่งออกโค้ดเวิร์ด C ต่อรอบ โดยที่ C คือจำนวนช่องสัญญาณแบบขนาน IP core ยืนยันสัญญาณ out_error เมื่อได้รับ codeword ที่แก้ไขไม่ได้ เช่น: เมื่อ IP core เกินความสามารถในการแก้ไขการลบ

การออกแบบอ้างอิงตัวถอดรหัสการลบ
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น

เอกสาร / แหล่งข้อมูล

การออกแบบอ้างอิง Intel Erasure Decoder [พีดีเอฟ] คำแนะนำ การออกแบบอ้างอิงตัวถอดรหัสการลบ, ตัวถอดรหัสการลบ, การอ้างอิงตัวถอดรหัสการลบ

อ้างอิง

• คู่มือการใช้งาน