Intel Erasure Decoder Reference Design

Atjaunināts Intel® Quartus® Prime Design Suite: 17.0
ID: 683099
Versija: 2017.05.02

Par Erasure Decoder atsauces dizainu

• Erasure Decoder ir īpaša veida Reed-Solomon dekodētājs, kas izmanto nebināru, ciklisku, lineāru bloku kļūdu labošanas kodu.
• Reed-Solomon dekodētājā ar izdzēšanas dekodēšanas iespēju kļūdu (E) un dzēšanas gadījumu (E') skaits, ko varat labot, ir: n – k = 2E + E'.
• Kur n ir bloka garums un k ir ziņojuma garums (nk ir vienāds ar paritātes simbolu skaitu).
• Dzēšanas dekodētājs ņem vērā tikai dzēšanas gadījumus, tāpēc korekcijas spēja var sasniegt nk noteikto maksimumu. Dekodētājs kā ievadi saņem dzēšanas vietas, ko parasti nodrošina demodulators kodēšanas sistēmā, kas var norādīt uz dažiem saņemtajiem koda simboliem kā neuzticamiem. Dizains nedrīkst pārsniegt dzēšanas korekcijas iespējas. Simboli, kurus tas norāda, dizains uzskata par dzēšanu kā nulles vērtību.

Funkcijas

• Mērķis ir Stratix® 10 ierīcēm
• Izlabo dzēsumus
• Paralēlā darbība
• Plūsmas kontrole

Dzēšanas dekodētāja funkcionālais apraksts

• Dzēšanas dekodētājs neizlabo kļūdas, tikai dzēsumus. Tas novērš kļūdu vietu atrašanas sarežģītību, kas nepieciešama Reed-Solomon dekodēšanai.
• Dizaina algoritms un arhitektūra atšķiras no Reed-Solomon dekodētāja. Dzēšanas dekodēšana ir kodēšanas veids. Tas mēģina aizpildīt ievadi ar p=nk simboliem, lai izveidotu derīgu koda vārdu, izpildot paritātes vienādojumus. Paritātes matrica un ģeneratora matrica definē paritātes vienādojumus.
• Dizains darbojas tikai ar maziem Reed-Solomon kodiem, piemēram, RS(14,10), RS(16,12), RS(12,8) vai RS(10,6). Nelielam skaitam paritātes simbolu (p < k) izmantojiet šo dizainu; lielam skaitam paritātes simbolu (p > kp) jāizmanto ģeneratora matrica.
• Dzēšanas shēma (ko attēlo n-bitu plata in_era ievade) attiecas uz ROM, kurā dizains glabā paritātes apakšmatricas. Dizainam ir tikai np = n! k! n - k ! iespējamie dzēšanas modeļi. Tāpēc dizains izmanto adreses saspiešanas moduli.
• Dizains kodē adresi ar adrešu skaitu, kas ir mazākas par adresi un kurām ir iestatīti precīzi p biti.
• Dzēšanas dekodētājs savā ieejā saņem jebkādu ienākošo simbolu ātrumu līdz kopējam bloka garumam n ciklā maksimālai caurlaidspējai. Varat konfigurēt paralēlismu un kanālu skaitu, lai dizains reizinātu ienākošos simbolus ar kanālu skaitu paralēli, kas atbilst dažādiem koda vārdiem, kas ienāk vienlaikus.
• Dzēšanas dekodētājs vienā ciklā rada pilnu dekodēto koda vārdu, ieskaitot pārbaudes simbolus (vairāki koda vārdi vairākiem kanāliem).

Ievades buferis ļauj jums, lai paralēlo simbolu skaits vienā kanālā būtu mazāks par kopējo bloka garumu (n). Intel iesaka izmantot ievades joslas platumu, ja vien paralēlisms nav atkarīgs no saskarnes prasībām.

Dzēst dekodētāja IP pamatparametrus

Parametrs	Juridiskās vērtības	Noklusējuma vērtība	Apraksts
Kanālu skaits	1 līdz 16	1	Ievades kanālu skaits (C) apstrādāt.
Bitu skaits uz simbolu	3 līdz 12	4	Bitu skaits uz simbolu (M).
Simbolu skaits vienā koda vārdā	1 līdz 2M–1	14	Kopējais simbolu skaits vienā koda vārdā (N).
Pārbaudes simbolu skaits vienā koda vārdā	1 līdz N–1	4	Čeku simbolu skaits uz koda vārdu (R).
Paralēlo simbolu skaits kanālā	1 līdz N	14	Simbolu skaits, kas nonāk paralēli katra koda vārda ievadē (PAR)
Lauka polinoms	Jebkurš derīgs polinoms	19	Norāda primitīvo polinomu, kas nosaka Galois lauku.

Dzēst dekodētāja saskarnes un signālus

• Avalon-ST saskarne atbalsta pretspiedienu, kas ir plūsmas kontroles mehānisms, kurā izlietne var norādīt avotam, lai pārtrauktu datu sūtīšanu.
• Gatavības latentums Avalon-ST ievades saskarnē ir 0; simbolu skaits uz sitienu ir fiksēts uz 1.
• Pulksteņa un atiestatīšanas saskarnes vada vai saņem pulksteņa un atiestatīšanas signālu, lai sinhronizētu Avalon-ST saskarnes.

Avalon-ST saskarnes DSP IP kodolos

• Avalon-ST saskarnes nosaka standarta, elastīgu un modulāru protokolu datu pārsūtīšanai no avota interfeisa uz izlietnes interfeisu.
• Ievades interfeiss ir Avalon-ST izlietne, un izvades interfeiss ir Avalon-ST avots. Avalon-ST interfeiss atbalsta pakešu pārsūtīšanu ar pakešu pārsūtīšanu vairākos kanālos.
• Avalon-ST interfeisa signāli var aprakstīt tradicionālās straumēšanas saskarnes, kas atbalsta vienu datu plūsmu, nezinot par kanāliem vai pakešu robežām. Šādas saskarnes parasti satur datus, gatavus un derīgus signālus. Avalon-ST saskarnes var atbalstīt arī sarežģītākus protokolus sērijveida un pakešu pārsūtīšanai ar paketēm, kas ir savstarpēji savienotas vairākos kanālos. Avalon-ST interfeiss pēc būtības sinhronizē daudzkanālu dizainus, kas ļauj sasniegt efektīvas, laika multipleksētas ieviešanas, neieviešot sarežģītu vadības loģiku.
• Avalon-ST saskarnes atbalsta pretspiedienu, kas ir plūsmas kontroles mehānisms, kurā izlietne var signalizēt avotam, lai pārtrauktu datu sūtīšanu. Izlietne parasti izmanto pretspiedienu, lai apturētu datu plūsmu, kad tās FIFO buferi ir pilni vai kad tās izvadē ir pārslodze.

Saistītā informācija

• Avalon interfeisa specifikācijas

Dzēst dekodētāja IP kodola signālus

Pulksteņa un atiestatīšanas signāli

Vārds	Avalon-ST tips	Virziens	Apraksts
clk_clk	klk	Ievade	Galvenais sistēmas pulkstenis. Viss IP kodols darbojas uz clk_clk augošās malas.
reset_reset_n	atiestatīt_n	Ievade	Aktīvs zems signāls, kas atiestata visu sistēmu, kad tiek apgalvots. Šo signālu var apstiprināt asinhroni. Tomēr jums tas ir jāatceļ sinhroni ar signālu clk_clk. Kad IP kodols atkopjas pēc atiestatīšanas, pārliecinieties, vai tā saņemtie dati ir pilnīga pakete.

Avalon-ST ieejas un izejas interfeisa signāli

Vārds	Avalon-ST tips	Virziens	Apraksts
in_ready	gatavs	Izvade	Datu pārsūtīšanas gatavības signāls, kas norāda, ka izlietne ir gatava datu pieņemšanai. Izlietnes saskarne vada signālu in_ready, lai kontrolētu datu plūsmu visā saskarnē. Izlietnes saskarne uztver datu interfeisa signālus pašreizējā clk augošajā malā.
in_valid	derīgs	Ievade	Datu derīguma signāls, kas norāda datu signālu derīgumu. Kad jūs apstiprināt signālu in_valid, Avalon-ST datu saskarnes signāli ir derīgi. Atceļot signālu in_valid, Avalon-ST datu interfeisa signāli ir nederīgi, un tie ir jāņem vērā. Jūs varat apstiprināt signālu in_valid ikreiz, kad ir pieejami dati. Tomēr izlietne uztver datus no avota tikai tad, kad IP kodols apstiprina signālu in_ready.
in_data[]	datus	Ievade	Datu ievade, kas satur koda vārdu simbolus. Derīgs tikai tad, ja tiek apgalvots in_valid. In_data signāls ir vektors, kas satur C x PAR simboliem. Ja PAR < N, katra kanāla koda vārds tiek saņemts vairākos ciklos.
in_era	datus	Ievade	Datu ievade, kas norāda, kuri simboli ir dzēsti. Derīgs tikai tad, ja tiek apgalvots in_valid. Tas ir vektors, kas satur C x PAR biti.
out_ready	gatavs	Ievade	Datu pārsūtīšanas gatavības signāls, kas norāda, ka pakārtotais modulis ir gatavs pieņemt datus. Avots nodrošina jaunus datus (ja ir pieejami), kad tiek aktivizēts signāls out_ready, un pārtrauc jaunu datu sniegšanu, kad pārtraucat signālu out_ready.
out_valid	derīgs	Izvade	Datu derīgs signāls. IP kodols nodrošina augstu out_valid signālu ikreiz, kad derīga izvade ir out_data.
out_data	datus	Izvade	Satur dekodētu izvadi, kad IP kodols apstiprina signālu out_valid. Izlabotie simboli ir tādā pašā secībā, kādā tie tiek ievadīti. Tas ir vektors, kas satur C x N simboliem.
out_error	kļūda	Izvade	Norāda nelabojamu koda vārdu.

• Apstiprināts in_valid signāls norāda derīgus datus.
• Katrs koda vārds var nonākt vairākos ciklos atkarībā no paralēlisma parametra. Dizains izseko ievades struktūru, tāpēc saskarnē nav nepieciešamas pakešu robežas. Dizaina kanālu skaits paralēli palielina caurlaidspēju, atkārtojot funkcionālās vienības visiem vienlaikus esošajiem kanāliem. Šis dizains neizmanto Avalon-ST interfeisa vairāku kanālu atbalstu.
• Kad dekodētājs apstiprina signālu out_valid, tas nodrošina derīgus datus par out_data.
• Ciklā tas izvada C koda vārdus, kur C ir paralēlo kanālu skaits. IP kodols apstiprina out_error signālu, kad tas saņem nelabojamu koda vārdu, ti: ja IP kodols pārsniedz dzēšanas korekcijas iespējas

Dzēšanas dekodera atsauces dizains
Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.
Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumu.

Dokumenti / Resursi

Intel Erasure Decoder Reference Design [pdfNorādījumi Dzēšanas dekodētāja atsauces dizains, dzēšanas dekodētāja, izdzēšanas dekodētāja atsauces

Atsauces

• Lietotāja rokasgrāmata