Fronthaul Compression FPGA IP
Uporabniški priročnik

Fronthaul Compression FPGA IP

Fronthaul Compression Intel® FPGA IP uporabniški priročnik
Posodobljeno za Intel® Quartus® Prime
Design Suite: 21.4 IP
Različica: 1.0.1

O Fronthaul Compression Intel® FPGA IP

Fronthaul Compression IP je sestavljen iz kompresije in dekompresije za podatke IQ ravnine U. Mehanizem stiskanja izračuna µ-zakon ali stiskanje blokov s plavajočo vejico na podlagi glave stiskanja uporabniških podatkov (udCompHdr). Ta IP uporablja pretočni vmesnik Avalon za podatke IQ, vodne signale ter za metapodatke in signale stranskega pasu ter pomnilniško preslikan vmesnik Avalon za nadzorne in statusne registre (CSR).
IP preslika stisnjene IQ-je in parameter stiskanja uporabniških podatkov (udCompParam) v skladu s formatom okvirja koristnega tovora razdelka, določenim v specifikaciji O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS .0-v03.00). Širina podatkov pretočnega ponora in izvornega vmesnika Avalon je 128-bitna za aplikacijski vmesnik in 64-bitna za transportni vmesnik, da podpira največje razmerje stiskanja 2:1.
Povezane informacije
O-RAN webmesto
1.1. Fronthaul Compression Intel® FPGA IP funkcije

• -zakonsko in blokovno stiskanje in dekompresijo s plavajočo vejico
• IQ širina 8-bit do 16-bit
• Statična in dinamična konfiguracija formata U-ravnine IQ in kompresijske glave
• Paket več odsekov (če je vklopljena združljivost z O-RAN)

1.2. Fronthaul Compression Podpora za družino naprav IP Intel® FPGA
Intel ponuja naslednje ravni podpore za naprave za Intel FPGA IP:

• Vnaprejšnja podpora – IP je na voljo za simulacijo in kompilacijo za to družino naprav. FPGA programiranje file (.pof) podpora ni na voljo za programsko opremo Quartus Prime Pro Stratix 10 Edition Beta, zato časovnega zapiranja IP ni mogoče zagotoviti. Časovni modeli vključujejo začetne inženirske ocene zamud, ki temeljijo na zgodnjih informacijah po postavitvi. Časovni modeli se lahko spremenijo, saj testiranje silicija izboljša korelacijo med dejanskim silicijem in časovnimi modeli. To jedro IP lahko uporabite za sistemsko arhitekturo in študije uporabe virov, simulacijo, pinout, ocene sistemske zakasnitve, osnovne časovne ocene (proračun cevovoda) in strategijo prenosa V/I (širina podatkovne poti, globina izbruha, kompromisi V/I standardov ).
• Predhodna podpora – Intel preveri jedro IP s predhodnimi časovnimi modeli za to družino naprav. Jedro IP izpolnjuje vse funkcionalne zahteve, vendar je morda še vedno podvrženo časovni analizi za družino naprav. Previdno ga lahko uporabljate v proizvodnih načrtih.
• Končna podpora – Intel preveri IP s končnimi časovnimi modeli za to družino naprav. IP izpolnjuje vse funkcionalne in časovne zahteve za družino naprav. Uporabite ga lahko v produkcijskih načrtih.

Tabela 1. Podpora za družino naprav Fronthaul Compression IP

Družina naprav	Podpora
Intel® Agilex™ (E-ploščica)	Predhodni
Intel Agilex (F-ploščica)	Vnaprej
Intel Arria® 10	Končno
Intel Stratix® 10 (samo naprave H- in E-tile)	Končno
Druge družine naprav	Brez podpore

Tabela 2. Razredi hitrosti, ki jih podpira naprava

Družina naprav	Stopnja hitrosti tkanine FPGA
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Informacije o izdaji za Fronthaul Compression Intel FPGA IP
Različice Intel FPGA IP se ujemajo z različicami programske opreme Intel Quartus® Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ima Intel FPGA IP novo shemo za urejanje različic.
Številka različice Intel FPGA IP (XYZ) se lahko spremeni z vsako različico programske opreme Intel Quartus Prime. Sprememba v:

• X označuje večjo revizijo IP-ja. Če posodobite programsko opremo Intel Quartus Prime, morate ponovno ustvariti IP.
• Y označuje, da IP vključuje nove funkcije. Znova ustvarite svoj IP, da vključite te nove funkcije.
• Z označuje, da IP vključuje manjše spremembe. Ponovno ustvarite svoj IP, da vključite te spremembe.

Tabela 3. Informacije o izdaji Fronthaul Compression IP

Postavka	Opis
Različica	1.0.1
Datum izdaje	februar 2022
Koda za naročilo	IP-FH-KOMP

1.4. Zmogljivost stiskanja Fronthaul in uporaba virov
Viri IP-ja, ki ciljajo na napravo Intel Agilex, napravo Intel Arria 10 in napravo Intel Stratix 10
Tabela 4. Zmogljivost kompresije Fronthaul in uporaba virov
Vsi vnosi so za IP smeri stiskanja in dekompresije podatkov

Naprava	IP	ALMs	Logični registri		M20K
			Primarni	Sekundarno
Intel Agilex	Blok-plavajoča točka	14,969	25,689	6,093	0
	µ-zakon	22,704	39,078	7,896	0
	Blokovna plavajoča vejica in µ-zakon	23,739	41,447	8,722	0
	Bločna plavajoča vejica, µ-zakon in razširjena širina IQ	23,928	41,438	8,633	0
Intel Arria 10	Blok-plavajoča točka	12,403	16,156	5,228	0
	µ-zakon	18,606	23,617	5,886	0
	Blokovna plavajoča vejica in µ-zakon	19,538	24,650	6,140	0
	Bločna plavajoča vejica, µ-zakon in razširjena širina IQ	19,675	24,668	6,141	0
Intel Stratix 10	Blok-plavajoča točka	16,852	30,548	7,265	0
	µ-zakon	24,528	44,325	8,080	0
	Blokovna plavajoča vejica in µ-zakon	25,690	47,357	8,858	0
	Bločna plavajoča vejica, µ-zakon in razširjena širina IQ	25,897	47,289	8,559	0

Uvod v Fronthaul Compression Intel FPGA IP

Opisuje namestitev, parametriranje, simulacijo in inicializacijo Fronthaul Compression IP.
2.1. Pridobitev, namestitev in licenciranje Fronthaul Compression IP
Fronthaul Compression IP je razširjen Intel FPGA IP, ki ni vključen v izdajo Intel Quartus Prime.

1. Ustvarite račun My Intel, če ga še nimate.
2. Prijavite se za dostop do samopostrežnega centra za licenciranje (SSLC).
3. Kupite Fronthaul Compression IP.
4. Na strani SSLC kliknite Zaženi za IP. SSLC ponuja namestitveno pogovorno okno, ki vodi vašo namestitev IP-ja.
5. Namestite na isto mesto kot mapa Intel Quartus Prime.

Tabela 5. Lokacije namestitve kompresije Fronthaul

Lokacija	Programska oprema	Platforma
:\intelFPGA_pro\\quartus\ip \altera_cloud	Intel Quartus Prime Pro Edition	Windows *
:/intelFPGA_pro// quartus/ip/altera_cloud	Intel Quartus Prime Pro Edition	Linux *

Slika 1. Struktura namestitvenega imenika Fronthaul Compression IP Namestitveni imenik Intel Quartus Prime

Fronthaul Compression Intel FPGA IP je zdaj prikazan v katalogu IP.
Povezane informacije

• Intel FPGA webmesto
  
• Samopostrežno licenčno središče (SSLC)

2.2. Parametriranje IP-ja Fronthaul Compression
Hitro konfigurirajte svojo različico IP po meri v urejevalniku parametrov IP.

1. Ustvarite projekt Intel Quartus Prime Pro Edition, v katerega boste integrirali svoje jedro IP.
   a. V Intel Quartus Prime Pro Edition kliknite File New Project Wizard za ustvarjanje novega projekta Intel Quartus Prime, oz File Odpri projekt, da odprete obstoječi projekt Quartus Prime. Čarovnik vas pozove, da določite napravo.
   b. Določite družino naprav, ki izpolnjuje zahteve glede stopnje hitrosti za IP.
   c. Kliknite Dokončaj.
2. V katalogu IP izberite Fronthaul Compression Intel FPGA IP. Prikaže se okno New IP Variation.
3. Določite ime najvišje ravni za svojo novo različico IP-ja po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .ip.
4. Kliknite OK. Prikaže se urejevalnik parametrov.
   Slika 2. Urejevalnik parametrov IP za stiskanje Fronthaul
5. Določite parametre za svojo različico IP. Glejte Parametri za informacije o določenih parametrih IP.
6. Kliknite Design Example in določite parametre za vaš dizajn, nprample.
   Slika 3. Dizajn Example urejevalnik parametrov
7. Kliknite Ustvari HDL. Prikaže se pogovorno okno Generiranje.
8. Določite izhod file možnosti generiranja in nato kliknite Generiraj. Različica IP fileustvarimo po vaših specifikacijah.
9. Kliknite Dokončaj. Urejevalnik parametrov doda .ip najvišje ravni file na trenutni projekt samodejno. Če ste pozvani, da ročno dodate datoteko .ip file v projekt kliknite Dodaj/odstrani projekt Files v projektu, da dodate file.
10. Po generiranju in instanciranju vaše različice IP naredite ustrezne dodelitve pinov za povezovalna vrata in nastavite vse ustrezne parametre RTL za posamezen primerek.

2.2.1. Parametri IP kompresije Fronthaul
Tabela 6. Parametri IP kompresije spredaj

Ime	Veljavne vrednosti	Opis
Smer podatkov	TX in RX, samo TX, samo RX	Izberite TX za stiskanje; RX za dekompresijo.
Metoda stiskanja	BFP, mu-Law ali BFP in mu-Law	Izberite blok s plavajočo vejico, µ-zakon ali oboje.

Širina metapodatkov	0 (onemogoči vrata metapodatkov), 32, 64, 96, 128 (bit)	Določite bitno širino metapodatkovnega vodila (nestisnjeni podatki).
Omogoči razširjeno širino IQ	Vklop ali izklop	Vklopite za podprto IqWidth od 8 do 16 bitov. Izklopite za podprto IqWidth 9, 12, 14 in 16 bitov.
Skladen z O-RAN	Vklop ali izklop	Vklopite, če želite slediti preslikavi IP ORAN za vrata metapodatkov in uveljavljati veljaven signal metapodatkov za vsako glavo razdelka. IP podpira samo 128-bitne metapodatke. IP podpira en odsek in več odsekov na paket. Metapodatki so veljavni v vsakem razdelku z veljavnostjo metapodatkov. Izklopite, tako da bo IP uporabljal metapodatke kot prehodne kanalske signale brez zahteve po preslikavi (npr. U-ravnina numPrb je predpostavljena kot 0). IP podpira širine metapodatkov 0 (onemogoči vrata metapodatkov), 32, 64, 96, 128 bitov. IP podpira en odsek na paket. Metapodatki so veljavni samo enkrat pri potrditvi veljavnosti metapodatkov za vsak paket.

2.3. Ustvarjen IP File Struktura
Programska oprema Intel Quartus Prime Pro Edition ustvari naslednji izhod jedra IP file struktura.
Tabela 7. Ustvarjeni IP Files

File Ime	Opis
<tvoj_ip>.ip	Sistem Platform Designer ali različica IP najvišje ravni file.tvoj_ip> je ime, ki ga daste svoji različici IP.
<tvoj_ip>.cmp	Deklaracija komponente VHDL (.cmp) file je besedilo file ki vsebuje lokalne generične definicije in definicije vrat, ki jih lahko uporabite pri oblikovanju VHDL files.
<tvoj_ip>.html	Poročilo, ki vsebuje informacije o povezavi, zemljevid pomnilnika, ki prikazuje naslov vsakega podrejenega glede na vsako glavno enoto, s katero je povezan, in dodelitve parametrov.
<tvoj_ip>_generation.rpt	Dnevnik generiranja IP ali Platform Designer file. Povzetek sporočil med ustvarjanjem IP-ja.
<tvoj_ip>.qgsimc	Navaja parametre simulacije za podporo postopne regeneracije.
<tvoj_ip>.qgsynthc	Navaja parametre sinteze za podporo postopne regeneracije.
<tvoj_ip>.qip	Vsebuje vse potrebne informacije o komponenti IP za integracijo in prevajanje komponente IP v programsko opremo Intel Quartus Prime.
<tvoj_ip>.sopcinfo	Opisuje povezave in parametre IP komponent v vašem sistemu Platform Designer. Njegovo vsebino lahko razčlenite, da dobite zahteve, ko razvijate gonilnike programske opreme za komponente IP. To uporabljajo naslednja orodja, kot je orodna veriga Nios® II file. .sopcinfo file in sistem.h file ustvarjeni za verigo orodij Nios II vključujejo informacije o zemljevidu naslovov za vsako podrejeno enoto glede na vsako glavno enoto, ki dostopa do podrejene enote. Različne glavne enote imajo lahko različne naslove za dostop do določene podrejene komponente.
<tvoj_ip>.csv	Vsebuje informacije o statusu nadgradnje komponente IP.
<tvoj_ip>.bsf	Simbol bloka File (.bsf) predstavitev različice IP za uporabo v blokovnem diagramu Intel Quartus Prime Files (.bdf).
<tvoj_ip>.spd	Obvezen vnos file za ip-make-simscript za ustvarjanje simulacijskih skriptov za podprte simulatorje. .spd file vsebuje seznam fileustvarjene za simulacijo, skupaj z informacijami o pomnilnikih, ki jih lahko inicializirate.

<tvoj_ip>.ppf	Načrtovalnik žebljičkov File (.ppf) shranjuje dodelitve vrat in vozlišč za komponente IP, ustvarjene za uporabo s Pin Plannerjem.
<tvoj_ip>_bb.v	Uporabite lahko črno skrinjico Verilog (_bb.v) file kot prazno deklaracijo modula za uporabo kot črno skrinjico.
<tvoj_ip>_inst.v ali _inst.vhd	HDL example instanciacijska predloga. Vsebino tega lahko kopirate in prilepite file v vaš HDL file za instanciranje različice IP.
<tvoj_ip>.v oztvoj_ip>.vhd	HDL fileki instancirajo vsak podmodul ali podrejeno jedro IP za sintezo ali simulacijo.
mentor/	Vsebuje skript ModelSim* msim_setup.tcl za nastavitev in zagon simulacije.
synopsys/vcs/ synopsys/vcsmx/	Vsebuje lupinski skript vcs_setup.sh za nastavitev in zagon simulacije VCS*. Vsebuje lupinski skript vcsmx_setup.sh in synopsys_ sim.setup file za nastavitev in zagon simulacije VCS MX*.
kadenca/	Vsebuje lupinski skript ncsim_setup.sh in druge nastavitve files za nastavitev in zagon simulacije NCSIM*.
aldec/	Vsebuje lupinski skript rivierapro_setup.sh za nastavitev in zagon Aldec* simulacije.
xcelium/	Vsebuje lupinski skript xcelium_setup.sh in druge nastavitve files za nastavitev in zagon simulacije Xcelium*.
podmoduli/	Vsebuje HDL files za jedrne podmodule IP.
<otroška jedra IP>/	Za vsak ustvarjen osrednji imenik podrejenega IP-ja Platform Designer ustvari podimenika synth/ in sim/.

Fronthaul Compression IP Funkcionalni opis

Slika 4. Fronthaul Compression IP obsega kompresijo in dekompresijo. Fronthaul Compression IP blokovni diagram

Kompresija in dekompresija
Blok bitnega premika, ki temelji na bloku predprocesiranja, ustvari optimalne bitne premike za blok virov 12 elementov virov (RE). Blok zmanjša hrup kvantizacije, zlasti pri nizkihamplitude samples. Zato zmanjša velikost vektorja napake (EVM), ki jo uvede stiskanje. Algoritem stiskanja je skoraj neodvisen od vrednosti moči. Ob predpostavki kompleksnega vnosa samples je x = x1 + jxQ, največja absolutna vrednost realnih in namišljenih komponent za blok virov je:
Z največjo absolutno vrednostjo za blok virov naslednja enačba določa vrednost premika v levo, dodeljeno temu bloku virov:Kjer je bitWidth vhodna bitna širina.
IP podpira kompresijska razmerja 8, 9, 10, 11, 12, 13, 14, 15, 16.
Mu-Law kompresija in dekompresija
Algoritem uporablja tehniko kompandiranja Mu-law, ki jo pogosto uporablja stiskanje govora. Ta tehnika prenese vhodni nestisnjeni signal x skozi kompresor s funkcijo f(x) pred zaokroževanjem in bitnim prirezovanjem. Tehnika pošilja stisnjene podatke, y, preko vmesnika. Prejeti podatki gredo skozi razširljivo funkcijo (ki je inverzna kompresorju, F-1(y). Tehnika reproducira nestisnjene podatke z minimalno napako kvantizacije.
Enačba 1. Funkciji kompresorja in dekompresorja
Algoritem stiskanja Mu-law IQ sledi specifikaciji O-RAN.
Povezane informacije
O-RAN webmesto
3.1. Fronthaul Compression IP signali
Povežite se in nadzorujte IP.
Ura in ponastavitev signalov vmesnika=
Tabela 8. Signali vmesnika ure in ponastavitve

Ime signala	Bitna širina	Smer	Opis
tx_clk	1	Vnos	Ura oddajnika. Taktna frekvenca je 390.625 MHz za 25 Gbps in 156.25 MHz za 10 Gbps. Vsi signali vmesnika oddajnika so sinhroni s to uro.
rx_clk	1	Vnos	Ura sprejemnika. Taktna frekvenca je 390.625 MHz za 25 Gbps in 156.25 MHz za 10 Gbps. Vsi signali vmesnika sprejemnika so sinhroni s to uro.
csr_clk	1	Vnos	Ura za vmesnik CSR. Taktna frekvenca je 100 MHz.

tx_rst_n	1	Vnos	Aktivna nizka ponastavitev za vmesnik oddajnika, ki je sinhron s tx_clk.
rx_prvi_n	1	Vnos	Aktivna nizka ponastavitev za vmesnik sprejemnika, ki je sinhron z rx_clk.
csr_rst_n	1	Vnos	Aktivna nizka ponastavitev za vmesnik CSR, sinhron s csr_clk.

Prenos signalov transportnega vmesnika
Tabela 9. Prenos signalov transportnega vmesnika
Vse vrste signalov so celo število brez predznaka.

Ime signala	Bitna širina	Smer	Opis
tx_avst_source_valid	1	Izhod	Ko je uveljavljeno, pomeni, da so veljavni podatki na voljo na avst_source_data.
tx_avst_source_data	64	Izhod	PRB polja, vključno z udCompParam, iSample in qSample. Polja PRB naslednjega razdelka so povezana s poljem PRB prejšnjega razdelka.
tx_avst_source_startofpacket	1	Izhod	Označuje prvi bajt okvira.
tx_avst_source_endofpacket	1	Izhod	Označuje zadnji bajt okvira.
tx_avst_source_ready	1	Vnos	Ko je potrjeno, pomeni, da je transportna plast pripravljena za sprejem podatkov. readyLatency = 0 za ta vmesnik.
tx_avst_source_empty	3	Izhod	Podaja število praznih bajtov na avst_source_data, ko je uveljavljen avst_source_endofpacket.
tx_udcomphdr_o	8	Izhod	Polje glave stiskanja uporabniških podatkov. Sinhrono s tx_avst_source_valid. Določa metodo stiskanja in bitno širino IQ za uporabniške podatke v razdelku podatkov. • [7:4] : udIqWidth • 16 za udIqWidth=0, drugače je enako udIqWidth e,g,: — 0000b pomeni, da sta I in Q široka vsak 16 bitov; — 0001b pomeni, da sta I in Q široka vsak 1 bit; — 1111b pomeni, da sta I in Q široka vsak po 15 bitov • [3:0] : udCompMeth — 0000b – brez stiskanja — 0001b – blok s plavajočo vejico — 0011b – µ-zakon — drugi – rezervirani za prihodnje metode.
tx_metapodatki_o	METADATA_WIDTH	Izhod	Prehodni signali prehajajo in niso stisnjeni. Sinhrono s tx_avst_source_valid. Nastavljiva bitna širina METADATA_WIDTH. Ko vklopite Skladen z O-RAN, nanašajte se na Tabela 13 na strani 17. Ko izklopite Skladen z O-RAN, je ta signal veljaven samo, če je tx_avst_source_startofpacket 1. tx_metadata_o nima veljavnega signala in uporablja tx_avst_source_valid za označevanje veljavnega cikla. Ni na voljo, ko izberete 0 Onemogoči vrata metapodatkov za Širina metapodatkov.

Sprejmi signale transportnega vmesnika
Tabela 10. Prejemanje signalov transportnega vmesnika
Na tem vmesniku ni protitlaka. Avalon pretočni prazen signal ni potreben v tem vmesniku, ker je vedno nič.

Ime signala	Bitna širina	Smer	Opis
rx_avst_sink_valid	1	Vnos	Ko je uveljavljeno, pomeni, da so veljavni podatki na voljo na avst_sink_data. Na tem vmesniku ni signala avst_sink_ready.
rx_avst_sink_data	64	Vnos	PRB polja, vključno z udCompParam, iSample in qSample. Polja PRB naslednjega razdelka so povezana s poljem PRB prejšnjega razdelka.
rx_avst_sink_startofpacket	1	Vnos	Označuje prvi bajt okvira.
rx_avst_sink_endofpacket	1	Vnos	Označuje zadnji bajt okvira.
rx_avst_sink_error	1	Vnos	Ko je uveljavljen v istem ciklu kot avst_sink_endofpacket, nakazuje, da je trenutni paket paket napake
rx_udcomphdr_i	8	Vnos	Polje glave stiskanja uporabniških podatkov. Sinhrono z rx_metadata_valid_i. Določa metodo stiskanja in bitno širino IQ za uporabniške podatke v razdelku podatkov. • [7:4] : udIqWidth • 16 za udIqWidth=0, drugače je enako udIqWidth. npr — 0000b pomeni, da sta I in Q široka vsak 16 bitov; — 0001b pomeni, da sta I in Q široka vsak 1 bit; — 1111b pomeni, da sta I in Q široka vsak po 15 bitov • [3:0] : udCompMeth — 0000b – brez stiskanja — 0001b – blok s plavajočo vejico — 0011b – µ-zakon — drugi – rezervirani za prihodnje metode.
rx_metapodatki_i	METADATA_WIDTH	Vnos	Nestisnjen vod signalizira prehod. Signali rx_metadata_i so veljavni, ko je potrjeno rx_metadata_valid_i, sinhrono z rx_avst_sink_valid. Nastavljiva bitna širina METADATA_WIDTH. Ko vklopite Skladen z O-RAN, nanašajte se na Tabela 15 na strani 18. Ko izklopite Skladen z O-RANje ta signal rx_metadata_i veljaven le, če sta oba rx_metadata_valid_i in rx_avst_sink_startofpacket enaka 1. Ni na voljo, ko izberete 0 Onemogoči vrata metapodatkov za Širina metapodatkov.
rx_metapodatki_veljavni_i	1	Vnos	Označuje, da sta glavi (rx_udcomphdr_i in rx_metadata_i) veljavni. Sinhrono z rx_avst_sink_valid. Obvezen signal. Za povratno združljivost O-RAN potrdite rx_metadata_valid_i, če ima IP veljavne IE skupne glave in ponavljajoče se IE odsekov. Ob zagotavljanju novih polj bloka fizičnih virov (PRB) razdelka v rx_avst_sink_data zagotovite nove IE razdelka v vnosu rx_metadata_i skupaj z rx_metadata_valid_i.

Prenos signalov aplikacijskega vmesnika
Tabela 11. Prenos signalov aplikacijskega vmesnika

Ime signala	Bitna širina	Smer	Opis
tx_avst_sink_valid	1	Vnos	Ko je potrjeno, pomeni, da so v tem vmesniku na voljo veljavna polja PRB. Ko delujete v pretočnem načinu, zagotovite, da med začetkom paketa in koncem paketa ni veljavnega preklica signala. Edina izjema je, ko je signal pripravljenosti preklican.
tx_avst_sink_data	128	Vnos	Podatki iz aplikacijske plasti v omrežnem vrstnem redu bajtov.
tx_avst_sink_startofpacket	1	Vnos	Navedite prvi PRB bajt paketa
tx_avst_sink_endofpacket	1	Vnos	Označuje zadnji PRB bajt paketa
tx_avst_sink_ready	1	Izhod	Ko je potrjeno, pomeni, da je O-RAN IP pripravljen sprejeti podatke iz aplikacijskega vmesnika. readyLatency = 0 za ta vmesnik
tx_udcomphdr_i	8	Vnos	Polje glave stiskanja uporabniških podatkov. Sinhrono s tx_avst_sink_valid. Določa metodo stiskanja in bitno širino IQ za uporabniške podatke v razdelku podatkov. • [7:4] : udIqWidth • 16 za udIqWidth=0, drugače je enako udIqWidth. npr — 0000b pomeni, da sta I in Q široka vsak 16 bitov; — 0001b pomeni, da sta I in Q široka vsak 1 bit; — 1111b pomeni, da sta I in Q široka vsak po 15 bitov • [3:0] : udCompMeth — 0000b – brez stiskanja — 0001b – blok s plavajočo vejico — 0011b – µ-zakon — drugi – rezervirani za prihodnje metode.
tx_metapodatki_i	METADATA_WIDTH	Vnos	Prehodni signali prehajajo in niso stisnjeni. Sinhrono s tx_avst_sink_valid. Nastavljiva bitna širina METADATA_WIDTH. Ko vklopite Skladen z O-RAN, nanašajte se na Tabela 13 na strani 17. Ko izklopite Skladen z O-RAN, je ta signal veljaven le, če je tx_avst_sink_startofpacket enak 1. tx_metadata_i nima veljavnega signala in uporablja tx_avst_sink_valid za označevanje veljavnega cikla. Ni na voljo, ko izberete 0 Onemogoči vrata metapodatkov za Širina metapodatkov.

Sprejmite signale aplikacijskega vmesnika
Tabela 12. Prejemanje signalov aplikacijskega vmesnika

Ime signala	Bitna širina	Smer	Opis
rx_avst_source_valid	1	Izhod	Ko je potrjeno, pomeni, da so v tem vmesniku na voljo veljavna polja PRB. Na tem vmesniku ni signala avst_source_ready.
rx_avst_source_data	128	Izhod	Podatki v aplikacijski sloj v omrežnem vrstnem redu bajtov.
rx_avst_source_startofpacket	1	Izhod	Označuje prvi PRB bajt paketa
rx_avst_source_endofpacket	1	Izhod	Označuje zadnji PRB bajt paketa
rx_avst_source_error	1	Izhod	Označuje, da paketi vsebujejo napako
rx_udcomphdr_o	8	Izhod	Polje glave stiskanja uporabniških podatkov. Sinhrono z rx_avst_source_valid. Določa metodo stiskanja in bitno širino IQ za uporabniške podatke v razdelku podatkov. • [7:4] : udIqWidth • 16 za udIqWidth=0, drugače je enako udIqWidth. npr — 0000b pomeni, da sta I in Q široka vsak 16 bitov; — 0001b pomeni, da sta I in Q široka vsak 1 bit; — 1111b pomeni, da sta I in Q široka vsak po 15 bitov • [3:0] : udCompMeth — 0000b – brez stiskanja — 0001b – blok s plavajočo vejico (BFP) — 0011b – µ-zakon — drugi – rezervirani za prihodnje metode.
rx_metapodatki_o	METADATA_WIDTH	Izhod	Nestisnjen vod signalizira prehod. Signali rx_metadata_o so veljavni, ko je potrjeno rx_metadata_valid_o, sinhrono z rx_avst_source_valid. Nastavljiva bitna širina METADATA_WIDTH. Ko vklopite Skladen z O-RAN, nanašajte se na Tabela 14 na strani 18. Ko izklopite Skladen z O-RAN, je rx_metadata_o veljaven le, če je rx_metadata_valid_o enako 1. Ni na voljo, ko izberete 0 Onemogoči vrata metapodatkov za Širina metapodatkov.
rx_metadata_valid_o	1	Izhod	Označuje, da so glave (rx_udcomphdr_o in rx_metapodatki_o) so veljavni. rx_metadata_valid_o se uveljavi, ko je rx_metadata_o veljaven, sinhrono z rx_avst_source_valid.

Preslikava metapodatkov za povratno združljivost O-RAN
Tabela 13. tx_metadata_i 128-bitni vnos

Ime signala	Bitna širina	Smer	Opis	Preslikava metapodatkov
Rezervirano	16	Vnos	Rezervirano.	tx_metapodatki_i[127:112]
tx_u_size	16	Vnos	Velikost paketa ravnine U v bajtih za pretočni način.	tx_metapodatki_i[111:96]
tx_u_seq_id	16	Vnos	SeqID paketa, ki je ekstrahiran iz transportne glave eCPRI.	tx_metapodatki_i[95:80]
tx_u_pc_id	16	Vnos	PCID za prenos eCPRI in RoEflowId za radijski prenos preko etherneta (RoE).	tx_metapodatki_i[79:64]
Rezervirano	4	Vnos	Rezervirano.	tx_metapodatki_i[63:60]
tx_u_dataDirection	1	Vnos	smer podatkov gNB. Obseg vrednosti: {0b=Rx (tj. nalaganje), 1b=Tx (tj. prenos)}	tx_metapodatki_i[59]
tx_u_filterIndex	4	Vnos	Definira indeks za kanalski filter, ki se uporablja med podatki IQ in zračnim vmesnikom. Razpon vrednosti: {0000b-1111b}	tx_metapodatki_i[58:55]
tx_u_frameId	8	Vnos	Števec za 10 ms okvirje (obdobje previjanja 2.56 sekunde), natančneje frameId= številka okvirja modulo 256. Obseg vrednosti: {0000 0000b-1111 1111b}	tx_metapodatki_i[54:47]
tx_u_subframeId	4	Vnos	Števec za podokvirje dolžine 1 ms znotraj okvira 10 ms. Razpon vrednosti: {0000b-1111b}	tx_metapodatki_i[46:43]
tx_u_slotID	6	Vnos	Ta parameter je številka reže v podokvirju 1 ms. Ta parameter šteje vse reže v enem podokvirju. Obseg vrednosti: {00 0000b-00 1111b=ID reže, 01 0000b-11 1111b=Rezervirano}	tx_metapodatki_i[42:37]
tx_u_symbolid	6	Vnos	Identificira številko simbola znotraj reže. Obseg vrednosti: {00 0000b-11 1111b}	tx_metapodatki_i[36:31]
tx_u_sectionId	12	Vnos	sectionID preslika podatkovne odseke ravnine U v ustrezno sporočilo C-ravnine (in vrsto odseka), povezano s podatki. Razpon vrednosti: {0000 0000 0000b-11111111 1111b}	tx_metapodatki_i[30:19]
tx_u_rb	1	Vnos	Indikator bloka virov. Navedite, ali je uporabljen vsak blok virov ali vsak drug blok virov. Razpon vrednosti: {0b=vsak uporabljen blok virov; 1b=vsak drug uporabljen blok virov}	tx_metapodatki_i[18]
tx_u_startPrb	10	Vnos	Začetni PRB podatkovnega odseka uporabniške ravnine. Obseg vrednosti: {00 0000 0000b-11 1111 1111b}	tx_metapodatki_i[17:8]
tx_u_numPrb	8	Vnos	Definirajte PRB-je, kjer je veljaven razdelek podatkov uporabniške ravnine.	tx_metapodatki_i[7:0]

			Obseg vrednosti: {0000 0001b-1111 1111b, 0000 0000b = vsi PRB-ji v določenem razmiku med nosilci (SCS) in pasovno širino nosilca}
tx_u_udCompHdr	8	Vnos	Določite način stiskanja in bitno širino IQ uporabniških podatkov v razdelku podatkov. Obseg vrednosti: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

Tabela 14. rx_metadata_valid_i/o

Ime signala	Bitna širina	Smer	Opis	Preslikava metapodatkov
rx_sec_hdr_valid	1	Izhod	Če je rx_sec_hdr_valid 1, so podatkovna polja za presek ravnine U veljavna. IE skupne glave so veljavni, ko je uveljavljen rx_sec_hdr_valid, sinhrono z avst_sink_u_startofpacket in avst_sink_u_valid. IE-ji ponovljenih odsekov so veljavni, ko je uveljavljen rx_sec_hdr_valid, sinhrono z avst_sink_u_valid. Ko zagotovite nova polja PRB razdelka v avst_sink_u_data, zagotovite nove IE razdelka z potrjenim rx_sec_hdr_valid.	rx_metadata_valid_o

Tabela 15. rx_metadata_o 128-bitni izhod

Ime signala	Bitna širina	Smer	Opis	Preslikava metapodatkov
Rezervirano	32	Izhod	Rezervirano.	rx_metapodatki_o[127:96]
rx_u_seq_id	16	Izhod	SeqID paketa, ki je ekstrahiran iz transportne glave eCPRI.	rx_metapodatki_o[95:80]
rx_u_pc_id	16	Izhod	PCID za prenos eCPRI in RoEflowId za prenos RoE	rx_metapodatki_o[79:64]
rezerviran	4	Izhod	Rezervirano.	rx_metapodatki_o[63:60]
rx_u_dataDirection	1	Izhod	smer podatkov gNB. Obseg vrednosti: {0b=Rx (tj. nalaganje), 1b=Tx (tj. prenos)}	rx_metapodatki_o[59]
rx_u_filterIndex	4	Izhod	Definira indeks filtra kanalov za uporabo med podatki IQ in zračnim vmesnikom. Razpon vrednosti: {0000b-1111b}	rx_metapodatki_o[58:55]
rx_u_frameId	8	Izhod	Števec za okvirje 10 ms (obdobje prepletanja 2.56 sekunde), natančneje frameId= številka okvirja modulo 256. Obseg vrednosti: {0000 0000b-1111 1111b}	rx_metapodatki_o[54:47]
rx_u_subframeId	4	Izhod	Števec za podokvirje dolžine 1 ms znotraj okvira 10 ms. Razpon vrednosti: {0000b-1111b}	rx_metapodatki_o[46:43]
rx_u_slotID	6	Izhod	Številka reže v podokvirju 1 ms. Ta parameter šteje vse reže v enem podokvirju. Obseg vrednosti: {00 0000b-00 1111b=ID reže, 01 0000b-111111b=Rezervirano}	rx_metapodatki_o[42:37]
rx_u_symbolid	6	Izhod	Identificira številko simbola znotraj reže. Obseg vrednosti: {00 0000b-11 1111b}	rx_metapodatki_o[36:31]

rx_u_sectionId	12	Izhod	sectionID preslika podatkovne odseke ravnine U v ustrezno sporočilo C-ravnine (in vrsto odseka), povezano s podatki. Obseg vrednosti: {0000 0000 0000b-1111 1111 1111b}	rx_metapodatki_o[30:19]
rx_u_rb	1	Izhod	Indikator bloka virov. Označuje, ali je uporabljen vsak blok virov ali vsak drug vir. Razpon vrednosti: {0b=vsak uporabljen blok virov; 1b=vsak drug uporabljen blok virov}	rx_metapodatki_o[18]
rx_u_startPrb	10	Izhod	Začetni PRB podatkovnega odseka uporabniške ravnine. Obseg vrednosti: {00 0000 0000b-11 1111 1111b}	rx_metapodatki_o[17:8]
rx_u_numPrb	8	Izhod	Definira PRB-je, kjer je veljaven razdelek podatkov uporabniške ravnine. Obseg vrednosti: {0000 0001b-1111 1111b, 0000 0000b = vsi PRB-ji v podanem SCS in pasovni širini nosilca}	rx_metapodatki_o[7:0]
rx_u_udCompHdr	8	Izhod	Določa metodo stiskanja in bitno širino IQ uporabniških podatkov v razdelku podatkov. Obseg vrednosti: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

Signali vmesnika CSR
Tabela 16. Signali vmesnika CSR

Ime signala	Bitna širina	Smer	Opis
csr_naslov	16	Vnos	Naslov registra konfiguracije.
csr_write	1	Vnos	Omogočanje pisanja v konfiguracijski register.
csr_writedata	32	Vnos	Podatki za pisanje konfiguracijskega registra.
csr_readdata	32	Izhod	Podatki o branju registra konfiguracije.
csr_read	1	Vnos	Omogočeno branje registra konfiguracije.
csr_readdatavalid	1	Izhod	Podatki o branju registra konfiguracije so veljavni.
csr_waitrequest	1	Izhod	Čakalna zahteva za registracijo konfiguracije.

Fronthaul Compression IP registri

Nadzirajte in spremljajte funkcijo kompresije sprednjega dela prek vmesnika za nadzor in stanje.
Tabela 17. Zemljevid registra

CSR_ADDRESS (odmik besed)	Registriraj ime
0x0	način_stiskanja
0x1	tx_error
0x2	rx_error

Tabela 18. Register načina stiskanja

Bitna širina	Opis	Dostop	HW Ponastavi vrednost
31:9	Rezervirano	RO	0x0
8:8	Funkcionalni način: • 1'b0 je statični način stiskanja • 1'b1 je način dinamičnega stiskanja	RW	0x0
7:0	Statična glava stiskanja uporabniških podatkov: • 7:4 je udIqWidth — 4'b0000 je 16 bitov — 4'b1111 je 15 bitov -: — 4'b0001 je 1 bit • 3:0 je udCompMeth — 4'b0000 ni kompresije — 4'b0001 je blok s plavajočo vejico — 4'b0011 je µ-zakon • Drugi so rezervirani	RW	0x0

Tabela 19. Register napak tx

Bitna širina	Opis	Dostop	HW Ponastavi vrednost
31:2	Rezervirano	RO	0x0
1:1	Neveljavna IqWidth. IP nastavi Iqwidth na 0 (16-bitni Iqwidth), če zazna neveljaven ali nepodprt Iqwidth.	RW1C	0x0
0:0	Neveljaven način stiskanja. IP zavrže paket.	RW1C	0x0

Tabela 20. Register napak rx

Bitna širina	Opis	Dostop	HW Ponastavi vrednost
31:8	Rezervirano	RO	0x0
1:1	Neveljavna IqWidth. IP zavrže paket.	RW1C	0x0
0:0	Neveljaven način stiskanja. IP nastavi metodo stiskanja na naslednjo privzeto podprto metodo stiskanja: • Omogočena samo blokovna plavajoča vejica: privzeta je blokovna plavajoča vejica. • Omogočeno samo μ-zakon: privzeto na μ-zakon. • Omogočena sta blokovna plavajoča vejica in μ-zakon: privzeto je blokovna plavajoča vejica.	RW1C	0x0

Fronthaul Compression Intel FPGA IPs Arhiv uporabniškega priročnika

Za najnovejšo in prejšnjo različico tega dokumenta glejte: Fronthaul Compression Intel FPGA IP User Guide. Če IP ali različica programske opreme ni navedena, velja uporabniški priročnik za prejšnji IP ali različico programske opreme.

Zgodovina revizij dokumenta za Fronthaul Compression Intel FPGA IP User Guide

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2022.08.08	21.4	1.0.1	Popravljena širina metapodatkov od 0 do 0 (onemogoči vrata metapodatkov).
2022.03.22	21.4	1.0.1	• Zamenjani opisi signalov: — tx_avst_sink_data in tx_avst_source_data — rx_avst_sink_data in rx_avst_source_data • Dodano Razredi hitrosti, ki jih podpira naprava tabela • Dodano Zmogljivost in uporaba virov
2021.12.07	21.3	1.0.0	Posodobljena koda za naročanje.
2021.11.23	21.3	1.0.0	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.

Spletna različica
Pošlji povratne informacije
ID: 709301
UG-20346
Različica: 2022.08.08
ISO 9001:2015 Registriran

Dokumenti / Viri

	intel Fronthaul Compression FPGA IP [pdf] Uporabniški priročnik Fronthaul Compression FPGA IP, Fronthaul, Compression FPGA IP, FPGA IP
	intel Fronthaul Compression FPGA IP [pdf] Uporabniški priročnik UG-20346, 709301, Fronthaul Compression FPGA IP, Fronthaul FPGA IP, Compression FPGA IP, FPGA IP

Reference

• Uporabniški priročnik