Fronthaul Kunpremado FPGA IP
Uzantgvidilo
Fronthaul Kunpremado FPGA IP
Fronthaul Compression Intel® FPGA IP User Guide
Ĝisdatigita por Intel® Quartus® Prime
Dezajna Suite: 21.4 IP
Versio: 1.0.1
Pri la Fronthaul Compression Intel® FPGA IP
La Fronthaul Compression IP konsistas el kunpremado kaj malkunpremo por U-ebenaj IQ-datenoj. La kunpremadmotoro komputas µ-leĝon aŭ blokan glitkoman kunpremadon surbaze de uzanta datuma kunpremokapo (udCompHdr). Ĉi tiu IP uzas Avalon-fluan interfacon por IQ-datumoj, kanalsignaloj, kaj por metadatenoj kaj flankbendaj signaloj, kaj Avalon-memor-mapita interfaco por kontrolo kaj statusaj registroj (CSRoj).
La IP-mapoj kunpremitaj IQ-oj kaj la uzanta datuma kunprema parametro (udCompParam) laŭ la sekcia ŝarĝa kadroformato specifita en la O-RAN-specifo O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS) .0-v03.00). Avalon-streaming-lavujo kaj fonta interfaco-datumlarĝo estas 128-bitoj por la aplika interfaco kaj 64 bitoj por la transportinterfaco por subteni maksimuman kunpremitan rilatumon de 2:1.
Rilataj Informoj
O-RAN webretejo
1.1. Fronthaul Compression Intel® FPGA IP Trajtoj
- -leĝo kaj bloko glitkoma kunpremo kaj malkunpremo
- IQ-larĝo 8-bita ĝis 16-bita
- Senmova kaj dinamika agordo de U-plana IQ-formato kaj kunprema kaplinio
- Plursekcia pako (se O-RAN Konforma estas ŝaltita)
1.2. Fronthaul Compression Intel® FPGA IP Aparato Familia Subteno
Intel ofertas la sekvajn aparatajn subtennivelojn por Intel FPGA IP:
- Antaŭa subteno - la IP disponeblas por simulado kaj kompilo por ĉi tiu aparato-familio. FPGA-programado file (.pof) subteno ne haveblas por Quartus Prime Pro Stratix 10 Edition Beta-programaro kaj pro tio IP-tempiga fermo ne povas esti garantiita. Tempmodeloj inkludas komencajn inĝenieristiktaksojn de prokrastoj bazitaj sur fruaj post-enpaĝigaj informoj. La tempigmodeloj estas kondiĉigitaj de ŝanĝoj ĉar siliciotestado plibonigas la korelacion inter la fakta silicio kaj la tempigmodeloj. Vi povas uzi ĉi tiun IP-kernon por studoj pri sistema arkitekturo kaj utiligo de rimedoj, simulado, pinout, sistemaj latentectaksoj, bazaj tempaj taksadoj (duktobuĝetado), kaj I/O-transiga strategio (datumvoja larĝo, kreva profundo, I/O-normaj kompromisoj). ).
- Antaŭa subteno-Intel kontrolas la IP-kernon kun antaŭtempaj modeloj por ĉi tiu aparato-familio. La IP-kerno plenumas ĉiujn funkciajn postulojn, sed eble ankoraŭ estas sperta analizo de tempo por la aparato-familio. Vi povas uzi ĝin en produktaddezajnoj kun singardemo.
- Fina subteno-Intel kontrolas la IP kun finaj tempomodeloj por ĉi tiu aparato-familio. La IP plenumas ĉiujn funkciajn kaj tempajn postulojn por la aparato-familio. Vi povas uzi ĝin en produktado-dezajnoj.
Tabelo 1. Fronthaul Compression IP-Aparato Familia Subteno
| Aparato Familio | Subteno |
| Intel® Agilex™ (E-kahelo) | Antaŭa |
| Intel Agilex (F-kahelo) | Antaŭen |
| Intel Arria® 10 | Finalo |
| Intel Stratix® 10 (nur H-, kaj E-kahelaj aparatoj) | Finalo |
| Aliaj aparato-familioj | Neniu subteno |
Tablo 2. Aparato Subtenataj Rapidaj Gradoj
| Aparato Familio | FPGA Ŝtofa Rapida Grado |
| Intel Agilex | 3 |
| Intel Arria 10 | 2 |
| Intel Stratix 10 | 2 |
1.3. Eldonaj Informoj por la Fronthaul Compression Intel FPGA IP
Intel FPGA IP-versioj kongruas kun la versioj de la programaro Intel Quartus® Prime Design Suite ĝis v19.1. Komencante en la programaro versio 19.2 de Intel Quartus Prime Design Suite, Intel FPGA IP havas novan version-skemon.
La Intel FPGA IP-versio (XYZ) nombro povas ŝanĝiĝi kun ĉiu Intel Quartus Prime programara versio. Ŝanĝo en:
- X indikas gravan revizion de la IP. Se vi ĝisdatigas la programaron Intel Quartus Prime, vi devas regeneri la IP.
- Y indikas, ke la IP inkluzivas novajn funkciojn. Regeneru vian IP por inkluzivi ĉi tiujn novajn funkciojn.
- Z indikas, ke la IP inkluzivas malgrandajn ŝanĝojn. Regeneru vian IP por inkluzivi ĉi tiujn ŝanĝojn.
Tabelo 3. Fronthaul Compression IP-Eldona Informoj
| Ero | Priskribo |
| Versio | 1.0.1 |
| Eldondato | februaro 2022 |
| Menda kodo | IP-FH-COMP |
1.4. Fronthaul Compression Performance kaj Rimeda Uzado
La rimedoj de la IP celanta Intel Agilex-aparaton, Intel Arria 10-aparaton kaj Intel Stratix 10-aparaton
Tablo 4. Fronthaul Kunprema Rendimento kaj Rimeda Uzado
Ĉiuj enskriboj estas por kunpremado kaj malkunprema datuma direkto IP
| Aparato | IP | ALMoj | Logikaj registroj | M20K | |
| Primara | Sekundara | ||||
| Intel Agilex | Bloko-flosanta punkto | 14,969 | 25,689 | 6,093 | 0 |
| µ-leĝo | 22,704 | 39,078 | 7,896 | 0 | |
| Blok-flotpunkto kaj µ-leĝo | 23,739 | 41,447 | 8,722 | 0 | |
| Blok-flospunkto, µ-leĝo, kaj plilongigita IQ-larĝo | 23,928 | 41,438 | 8,633 | 0 | |
| Intel Arria 10 | Bloko-flosanta punkto | 12,403 | 16,156 | 5,228 | 0 |
| µ-leĝo | 18,606 | 23,617 | 5,886 | 0 | |
| Blok-flotpunkto kaj µ-leĝo | 19,538 | 24,650 | 6,140 | 0 | |
| Blok-flospunkto, µ-leĝo, kaj plilongigita IQ-larĝo | 19,675 | 24,668 | 6,141 | 0 | |
| Intel Stratix 10 | Bloko-flosanta punkto | 16,852 | 30,548 | 7,265 | 0 |
| µ-leĝo | 24,528 | 44,325 | 8,080 | 0 | |
| Blok-flotpunkto kaj µ-leĝo | 25,690 | 47,357 | 8,858 | 0 | |
| Blok-flospunkto, µ-leĝo, kaj plilongigita IQ-larĝo | 25,897 | 47,289 | 8,559 | 0 | |
Komencu kun la Fronthaul Compression Intel FPGA IP
Priskribas instali, parametrigi, simuli kaj pravalorigi la Fronthaul Compression IP.
2.1. Akiro, Instalado kaj Licencado de Fronthaul Compression IP
La Fronthaul Compression IP estas plilongigita Intel FPGA IP kiu ne estas inkluzivita kun la Intel Quartus Prime-eldono.
- Kreu My Intel-konton se vi ne havas tian.
- Ensalutu por aliri la Memservan Licencan Centron (SSLC).
- Aĉetu la Fronthaul Compression IP.
- Sur la paĝo SSLC, alklaku Kuru por la IP. La SSLC disponigas instalan dialogkeston por gvidi vian instaladon de la IP.
- Instalu al la sama loko kiel la dosierujo Intel Quartus Prime.
Tablo 5. Lokoj de Instalado de Fronthaul Kunpremo
| Loko | Programaro | Platformo |
| :\intelFPGA_pro\\quartus\ip \altera_cloud | Intel Quartus Prime Pro Edition | Vindozo * |
| :/intelFPGA_pro// quartus/ip/altera_cloud | Intel Quartus Prime Pro Edition | Linukso * |
Figuro 1. Fronthaul Compression IP Instala Dosierujo Strukturo Intel Quartus Prime instala dosierujo
La Fronthaul Compression Intel FPGA IP nun aperas en la IP Katalogo.
Rilataj Informoj
- Intel FPGA webretejo
- Memserva Licenca Centro (SSLC)
2.2. Parametrizante la IP de Kunpremado de Fronthaul
Rapide agordu vian kutiman IP-variaĵon en la IP-Parametro-Redaktilo.
- Kreu projekton Intel Quartus Prime Pro Edition en kiu integri vian IP-kernon.
a. En la Intel Quartus Prime Pro Edition, alklaku File Nova Projekta Sorĉisto por krei novan projekton Intel Quartus Prime, aŭ File Malfermu Projekton por malfermi ekzistantan Quartus Prime-projekton. La sorĉisto petas vin specifi aparaton.
b. Specifu la aparatan familion, kiu plenumas la postulojn pri rapideco por la IP.
c. Klaku Fini. - En la IP Katalogo, elektu Fronthaul Compression Intel FPGA IP. Aperas la fenestro Nova IP Vario.
- Indiku plej altan nomon por via nova kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip.
- Klaku OK. La parametra redaktilo aperas.
Figuro 2. Fronthaul Compression IP Parameter Editor - Indiku la parametrojn por via IP-vario. Vidu al Parametroj por informoj pri specifaj IP-parametroj.
- Alklaku la Dezajno Ekzample langeto kaj specifu la parametrojn por via dezajno ekzample.
Figuro 3. Dezajno Ekzample Parameter Editor - Alklaku Genera HDL. La dialogujo Generacio aperas.
- Specifi eligo file generaciaj opcioj, kaj tiam alklaku Generate. La IP-vario files generi laŭ viaj specifoj.
- Klaku Fini. La parametra redaktilo aldonas la supran nivelon .ip file al la nuna projekto aŭtomate. Se oni petas vin mane aldoni la .ip file al la projekto, alklaku Projekto Aldoni/Forigi Files en Projekto por aldoni la file.
- Post generi kaj instantiigi vian IP-varion, faru taŭgajn pintajn taskojn por konekti havenojn kaj agordi iujn ajn taŭgajn por-okazajn RTL-parametrojn.
2.2.1. Fronthaul Kunpremo IP Parametroj
Tabelo 6. Parametroj de IP-Konpremado de Fronthaul
| Nomo | Validaj Valoroj |
Priskribo |
| Direkto de datumoj | TX kaj RX, TX nur, RX nur | Elektu TX por kunpremo; RX por malkunpremo. |
| Kunprema metodo | BFP, mu-Leĝo, aŭ BFP kaj mu-Leĝo | Elektu blokan glitkoman, µ-leĝon, aŭ ambaŭ. |
| Larĝo de metadatumoj | 0 (Malŝalti Metadatumojn), 32, 64, 96, 128 (bit) | Indiku la bitan larĝon de la metadatuma buso (nekunpremitaj datumoj). |
| Ebligu plilongigitan IQ-larĝon | Enŝaltita aŭ malŝaltita | Ŝaltu por subtenata IqWidth de 8-bita ĝis 16-bita. Malŝaltu por subtenata IqWidth de 9, 12, 14 kaj 16-bitoj. |
| O-RAN konforma | Enŝaltita aŭ malŝaltita | Enŝaltu por sekvi ORAN IP-mapadon por metadatuma haveno kaj aserti metadatuman validan signalon por ĉiu sekciokapo. La IP subtenas nur 128-bitajn larĝajn metadatenojn. La IP subtenas ununuran sekcion kaj plurajn sekciojn per pako. Metadatenoj validas ĉe ĉiu sekcio kun metadatenoj valida aserto. Malŝaltu por ke la IP uzu metadatenojn kiel trapasajn kanalajn signalojn sen mapa postulo (ekz.: U-ebeno numPrb estas supozita 0). La IP subtenas metadatumajn larĝojn de 0 (Malŝalti Metadatumojn), 32, 64, 96, 128 bitoj. La IP subtenas ununuran sekcion per pako. Metadatenoj validas nur unufoje ĉe la metadatenoj valida aserto por ĉiu pako. |
2.3. Generita IP File Strukturo
La programaro Intel Quartus Prime Pro Edition generas la jenan IP-kernan eliron file strukturo.
Tabelo 7. Generita IP Files
| File Nomo |
Priskribo |
| <via_ip>.ip | La Platform Designer-sistemo aŭ altnivela IP-vario file.via_ip> estas la nomo, kiun vi donas al via IP-vario. |
| <via_ip>.cmp | La VHDL-Komponenta Deklaro (.cmp) file estas teksto file kiu enhavas lokajn senmarkajn kaj havendifinojn, kiujn vi povas uzi en VHDL-dezajno files. |
| <via_ip>.html | Raporto kiu enhavas ligan informon, memormapon montrantan la adreson de ĉiu sklavo kun respekto al ĉiu majstro al kiu ĝi estas ligita, kaj parametrotaskojn. |
| <via_ip>_generacio.rpt | Protokolo pri IP aŭ Platform Designer-generacio file. Resumo de la mesaĝoj dum IP-generado. |
| <via_ip>.qgsimc | Listigas simuladajn parametrojn por subteni pliigan regeneradon. |
| <via_ip>.qgsynthc | Listigas sintezajn parametrojn por subteni pliigan regeneradon. |
| <via_ip>.qip | Enhavas ĉiujn postulatajn informojn pri la IP-komponento por integri kaj kompili la IP-komponenton en la Intel Quartus Prime-programaro. |
| <via_ip>.sopcinfo | Priskribas la konektojn kaj IP-komponentajn parametrigojn en via Platform Designer-sistemo. Vi povas analizi ĝian enhavon por akiri postulojn kiam vi disvolvas programarajn ŝoforojn por IP-komponentoj. Laŭfluaj iloj kiel la iloĉeno Nios® II uzas ĉi tion file. La .sopcinfo file kaj la sistemo.h file generita por la Nios II iloĉeno inkluzivas adresmapan informojn por ĉiu sklavo relative al ĉiu majstro kiu aliras la sklavon. Malsamaj majstroj povas havi malsaman adresmapon por aliri specialan sklavkomponenton. |
| <via_ip>.csv | Enhavas informojn pri la ĝisdatigo de la IP-komponento. |
| <via_ip>.bsf | Bloka Simbolo File (.bsf) reprezentado de la IP-vario por uzo en Intel Quartus Prime Block Diagram Files (.bdf). |
| <via_ip>.spd | Bezonata enigo file por ip-make-simscript por generi simulajn skriptojn por subtenataj simuliloj. La .spd file enhavas liston de files generitaj por simulado, kune kun informoj pri memoroj, kiujn vi povas pravalorigi. |
| <via_ip>.ppf | La Pinglo-Planisto File (.ppf) konservas la havenon kaj nodan taskojn por IP-komponentoj kreitaj por uzo kun la Pinplanisto. |
| <via_ip>_bb.v | Vi povas uzi la nigran skatolon de Verilog (_bb.v) file kiel malplena modulo deklaro por uzo kiel nigra skatolo. |
| <via_ip>_inst.v aŭ _inst.vhd | HDL ekzample-instanciga ŝablono. Vi povas kopii kaj alglui la enhavon de ĉi tio file en vian HDL file por instantigi la IP-varion. |
| <via_ip>.v aŭvia_ip>.vhd | HDL files kiuj instantiigas ĉiun submodulon aŭ infanan IP-kernon por sintezo aŭ simulado. |
| mentoro/ | Enhavas ModelSim*-skripton msim_setup.tcl por agordi kaj ruli simuladon. |
| synopsys/vcs/ synopsys/vcsmx/ | Enhavas ŝelan skripton vcs_setup.sh por agordi kaj ruli VCS*-simuladon. Enhavas ŝelan skripton vcsmx_setup.sh kaj synopsys_ sim.setup file por agordi kaj ruli VCS MX* simuladon. |
| kadenco/ | Enhavas ŝelan skripton ncsim_setup.sh kaj alian aranĝon files agordi kaj ruli NCSIM*-simuladon. |
| aldec/ | Enhavas ŝelan skripton rivierapro_setup.sh por agordi kaj ruli simuladon de Aldec*. |
| xcelium/ | Enhavas ŝelan skripton xcelium_setup.sh kaj alian aranĝon files starigi kaj ruli simuladon de Xcelium*. |
| submoduloj/ | Enhavas HDL files por la IP-kernaj submoduloj. |
| <infanaj IP-kernoj>/ | Por ĉiu generita infana IP-kerna dosierujo, Platform Designer generas synth/ kaj sim/-subdosierujojn. |
Fronthaul Compression IP Funkcia Priskribo
Figuro 4. La Fronthaul Compression IP konsistas el kunpremado kaj malkunpremo. Fronthaul Kunprema IP-Blokdiagramo
Kunpremo kaj Malkunpremo
Antaŭpretiga blok-bazita bita ŝanĝbloko generas la optimumajn bito-ŝanĝojn por rimedbloko de 12 rimedelementoj (REoj). La bloko reduktas la kvantigbruon, precipe por malalt-amplitude samples. Tial, ĝi reduktas la erarvektorgrandecon (EVM) kiun kunpremado enkondukas. La kunpremadalgoritmo estas preskaŭ sendependa de la potencovaloro. Supozante la kompleksan enigaĵon samples estas x = x1 + jxQ, la maksimuma absoluta valoro de la realaj kaj imagaj komponentoj por la rimedbloko estas:
Havante la maksimuman absolutan valoron por la rimedbloko, la sekva ekvacio determinas la maldekstran movvaloron asignitan al tiu rimedbloko:
Kie bitWidth estas la eniga bitlarĝo.
La IP subtenas kunpremajn proporciojn de 8, 9, 10, 11, 12, 13, 14, 15, 16.
Mu-Leĝo Kunpremo kaj Malkunpremo
La algoritmo uzas Mu-leĝan kunpremitan teknikon, kiun parolkunpremo vaste uzas. Ĉi tiu tekniko pasas la enigan nekunpremitan signalon, x, tra kompresoro kun funkcio, f(x), antaŭ rondigo kaj bitotranĉigo. La tekniko sendas kunpremitajn datumojn, y, tra la interfaco. La ricevitaj datenoj pasas tra ekspansiiĝanta funkcio (kiu estas la inverso de la kompresoro, F-1(y). La tekniko reproduktas la nekunpremitajn datenojn kun minimuma kvantiga eraro.
Ekvacio 1. Funkcioj de compresor kaj malkompresoro
La Mu-law IQ-kunpremadalgoritmo sekvas la O-RAN-specifon.
Rilataj Informoj
O-RAN webretejo
3.1. Fronthaul Kunpremo IP Signaloj
Konekti kaj kontroli la IP.
Horloĝo kaj Restarigi Interfacajn Signalojn=
Tablo 8. Horloĝo kaj Restarigi Interfaco-Signalojn
| Signala Nomo | Bitolarĝo | Direkto |
Priskribo |
| tx_clk | 1 | Enigo | Transsendilo horloĝo. Horloĝfrekvenco estas 390.625 MHz por 25 Gbps kaj 156.25 MHz por 10 Gbps. Ĉiuj dissendilaj interfacsignaloj estas sinkronaj al ĉi tiu horloĝo. |
| rx_clk | 1 | Enigo | Ricevilo horloĝo. Horloĝfrekvenco estas 390.625 MHz por 25 Gbps kaj 156.25 MHz por 10 Gbps. Ĉiuj ricevilaj interfacsignaloj estas sinkronaj al ĉi tiu horloĝo. |
| csr_clk | 1 | Enigo | Horloĝo por CSR-interfaco. Horloĝfrekvenco estas 100 MHz. |
| tx_rst_n | 1 | Enigo | Aktiva malalta restarigo por dissendila interfaco sinkrona al tx_clk. |
| rx_rst_n | 1 | Enigo | Aktiva malalta restarigo por ricevila interfaco sinkrona al rx_clk. |
| csr_rst_n | 1 | Enigo | Aktiva malalta restarigo por CSR-interfaco sinkrona al csr_clk. |
Transsendi Transportajn Interfacajn Signalojn
Tabelo 9. Transdonaj Transportaj Interfaco-Signaloj
Ĉiuj signalspecoj estas sensigna entjero.
|
Signala Nomo |
Bitolarĝo | Direkto |
Priskribo |
| tx_avst_source_valid | 1 | Eligo | Kiam asertita, indikas validajn datumojn disponeblajn ĉe avst_source_data. |
| tx_avst_source_data | 64 | Eligo | PRB-kampoj inkluzive de udCompParam, iSample kaj qSample. Sekva sekcio PRB-kampoj estas kunligitaj al antaŭa sekcio PRB-kampo. |
| tx_avst_source_startofpacket | 1 | Eligo | Indikas la unuan bajton de kadro. |
| tx_avst_source_endofpacket | 1 | Eligo | Indikas la lastan bajton de kadro. |
| tx_avst_source_preta | 1 | Enigo | Kiam asertita, indikas ke la transporttavolo estas preta akcepti datumojn. readyLatency = 0 por ĉi tiu interfaco. |
| tx_avst_source_empty | 3 | Eligo | Specifas la nombron da malplenaj bajtoj sur avst_source_data kiam avst_source_endofpacket estas asertita. |
| tx_udcomphdr_o | 8 | Eligo | Uzanto-kunprema kapliniokampo. Sinkrona kun tx_avst_source_valid. Difinas la kunpreman metodon kaj IQ-bitlarĝon por la uzantdatenoj en datumsekcio. • [7:4] : udIqWidth • 16 por udIqWidth=0, alie egalas udIqWidth e,g,: — 0000b signifas, ke I kaj Q estas ĉiu 16 bitoj larĝaj; — 0001b signifas, ke I kaj Q estas ĉiu 1 bito larĝa; — 1111b signifas, ke I kaj Q estas ĉiu 15 bitojn larĝaj • [3:0] : udCompMeth — 0000b – neniu kunpremo — 0001b – bloko-flotpunkto — 0011b – µ-leĝo — aliaj — rezervitaj por estontaj metodoj. |
| tx_metadata_o | METADATA_WIDTH | Eligo | Kondutsignaloj trapasas kaj ne estas kunpremitaj. Sinkrona kun tx_avst_source_valid. Agordebla bitlarĝo METADATA_WIDTH. Kiam vi ŝaltas O-RAN konforma, referenci al Tabelo 13 sur paĝo 17.Kiam vi malŝaltas O-RAN konforma, ĉi tiu signalo validas nur kiam tx_avst_source_startofpacket estas 1. tx_metadata_o ne havas validan signalon kaj uzas tx_avst_source_valid por indiki validan ciklon. Ne havebla kiam vi elektas 0 Malebligu Metadatumojn por Larĝo de metadatumoj. |
Ricevu Transportajn Interfacajn Signalojn
Tablo 10. Ricevu Signalojn de Transporta Interfaco
Neniu kontraŭpremo ĉe ĉi tiu interfaco. Avalon fluanta malplena signalo ne estas necesa en ĉi tiu interfaco ĉar ĝi ĉiam estas nulo.
| Signala Nomo | Bitolarĝo | Direkto |
Priskribo |
| rx_avst_sink_valid | 1 | Enigo | Kiam asertita, indikas validajn datumojn disponeblajn ĉe avst_sink_data. Neniu avst_sink_ready-signalo ĉe ĉi tiu interfaco. |
| rx_avst_sink_data | 64 | Enigo | PRB-kampoj inkluzive de udCompParam, iSample kaj qSample. Sekva sekcio PRB-kampoj estas kunligitaj al antaŭa sekcio PRB-kampo. |
| rx_avst_sink_startofpacket | 1 | Enigo | Indikas la unuan bajton de kadro. |
| rx_avst_sink_endofpacket | 1 | Enigo | Indikas la lastan bajton de kadro. |
| rx_avst_sink_error | 1 | Enigo | Se asertita en la sama ciklo kiel avst_sink_endofpacket, indikas, ke la nuna pako estas erara pako. |
| rx_udcomphdr_i | 8 | Enigo | Uzanto-kunprema kapliniokampo. Sinkrona kun rx_metadata_valid_i. Difinas la kunpreman metodon kaj IQ-bitlarĝon por la uzantdatenoj en datumsekcio. • [7:4] : udIqWidth • 16 por udIqWidth=0, alie egalas udIqWidth. ekz — 0000b signifas, ke I kaj Q estas ĉiu 16 bitoj larĝaj; — 0001b signifas, ke I kaj Q estas ĉiu 1 bito larĝa; — 1111b signifas, ke I kaj Q estas ĉiu 15 bitojn larĝaj • [3:0] : udCompMeth — 0000b – neniu kunpremo — 0001b – bloko glitpunkto — 0011b – µ-leĝo — aliaj — rezervitaj por estontaj metodoj. |
| rx_metadata_i | METADATA_WIDTH | Enigo | Nekunpremita kanalo signalas trapason. rx_metadata_i-signaloj validas kiam rx_metadata_valid_i estas asertita, sinkrona kun rx_avst_sink_valid. Agordebla bitlarĝo METADATA_WIDTH. Kiam vi ŝaltas O-RAN konforma, referenci al Tablo 15 sur paĝo 18. Kiam vi malŝaltas O-RAN konforma, ĉi tiu signalo rx_metadata_i validas nur kiam kaj rx_metadata_valid_i kaj rx_avst_sink_startofpacket egalas al 1. Ne disponeblas kiam vi elektas 0 Malebligu Metadatumojn por Larĝo de metadatumoj. |
| rx_metadata_valid_i | 1 | Enigo | Indikas ke la kaplinioj (rx_udcomphdr_i kaj rx_metadata_i) validas. Sinkrona kun rx_avst_sink_valid. Deviga signalo. Por O-RAN malantaŭen kongruo, asertu rx_metadata_valid_i se la IP havas validajn komunajn titolojn IE-ojn kaj ripetajn sekciajn IE-ojn. Provizante novajn sekciojn de fizikaj rimeda bloko (PRB) kampoj en rx_avst_sink_data, provizi novajn sekciajn IEojn en rx_metadata_i-enigo kune kun rx_metadata_valid_i. |
Transsendu Apliko-Interfaco-Signalojn
Tabelo 11. Transdonaj Aplikaj Interfaco-Signaloj
|
Signala Nomo |
Bitolarĝo | Direkto |
Priskribo |
| tx_avst_sink_valid | 1 | Enigo | Se asertita, indikas validajn PRB-kampojn haveblajn en ĉi tiu interfaco. Kiam vi funkcias en streaming-reĝimo, certigu neniun validan signalon de asertado inter komenco de pako kaj fino de pako La nura escepto estas kiam la preta signalo malaktivigita. |
| tx_avst_sink_data | 128 | Enigo | Datumoj de aplika tavolo en reto-bajta ordo. |
| tx_avst_sink_startofpacket | 1 | Enigo | Indiku la unuan PRB-bajton de pako |
| tx_avst_sink_endofpacket | 1 | Enigo | Indiku la lastan PRB-bajton de pako |
| tx_avst_sink_preta | 1 | Eligo | Se asertita, indikas, ke la O-RAN IP estas preta akcepti datumojn de aplika interfaco. readyLatency = 0 por ĉi tiu interfaco |
| tx_udcomphdr_i | 8 | Enigo | Uzanto-kunprema kapliniokampo. Sinkrona kun tx_avst_sink_valid. Difinas la kunpreman metodon kaj IQ-bitlarĝon por la uzantdatenoj en datumsekcio. • [7:4] : udIqWidth • 16 por udIqWidth=0, alie egalas udIqWidth. ekz — 0000b signifas, ke I kaj Q estas ĉiu 16 bitoj larĝaj; — 0001b signifas, ke I kaj Q estas ĉiu 1 bito larĝa; — 1111b signifas, ke I kaj Q estas ĉiu 15 bitojn larĝaj • [3:0] : udCompMeth — 0000b – neniu kunpremo — 0001b – bloko-flotpunkto — 0011b – µ-leĝo — aliaj — rezervitaj por estontaj metodoj. |
| tx_metadata_i | METADATA_WIDTH | Enigo | Kondutsignaloj trapasas kaj ne estas kunpremitaj. Sinkrona kun tx_avst_sink_valid. Agordebla bitlarĝo METADATA_WIDTH. Kiam vi ŝaltas O-RAN konforma, referenci al Tablo 13 sur paĝo 17. Kiam vi malŝaltas O-RAN konforma, ĉi tiu signalo validas nur kiam tx_avst_sink_startofpacket egalas al 1. tx_metadata_i ne havas validan signalon kaj uzojn tx_avst_sink_valid por indiki validan ciklon. Ne havebla kiam vi elektas 0 Malebligu Metadatumojn por Larĝo de metadatumoj. |
Ricevu Aplikajn Interfacajn Signalojn
Tablo 12. Ricevu Signalojn de Aplikaj Interfaco
|
Signala Nomo |
Bitolarĝo | Direkto |
Priskribo |
| rx_avst_source_valid | 1 | Eligo | Se asertita, indikas validajn PRB-kampojn haveblajn en ĉi tiu interfaco. Neniu avst_source_ready-signalo ĉe ĉi tiu interfaco. |
| rx_avst_fontaj_datumoj | 128 | Eligo | Datumoj al aplika tavolo en reto-bajta ordo. |
| rx_avst_source_startofpacket | 1 | Eligo | Indikas la unuan PRB-bajton de pako |
| rx_avst_source_endofpacket | 1 | Eligo | Indikas la lastan PRB-bajton de pako |
| rx_avst_source_error | 1 | Eligo | Indikas, ke la pakaĵoj enhavas eraron |
| rx_udcomphdr_o | 8 | Eligo | Uzanto-kunprema kapliniokampo. Sinkrona kun rx_avst_source_valid. Difinas la kunpreman metodon kaj IQ-bitlarĝon por la uzantdatenoj en datumsekcio. • [7:4] : udIqWidth • 16 por udIqWidth=0, alie egalas udIqWidth. ekz — 0000b signifas, ke I kaj Q estas ĉiu 16 bitoj larĝaj; — 0001b signifas, ke I kaj Q estas ĉiu 1 bito larĝa; — 1111b signifas, ke I kaj Q estas ĉiu 15 bitojn larĝaj • [3:0] : udCompMeth — 0000b – neniu kunpremo — 0001b - bloka glitkoma (BFP) — 0011b – µ-leĝo — aliaj — rezervitaj por estontaj metodoj. |
| rx_metadata_o | METADATA_WIDTH | Eligo | Nekunpremita kanalo signalas trapason. rx_metadata_o-signaloj validas kiam rx_metadata_valid_o estas asertita, sinkrona kun rx_avst_source_valid. Agordebla bitlarĝo METADATA_WIDTH. Kiam vi ŝaltas O-RAN konforma, referenci al Tabelo 14 sur paĝo 18. Kiam vi malŝaltas O-RAN konforma, rx_metadata_o validas nur kiam rx_metadata_valid_o estas 1. Ne havebla kiam vi elektas 0 Malebligu Metadatumojn por Larĝo de metadatumoj. |
| rx_metadata_valid_o | 1 | Eligo | Indikas ke la kaplinioj (rx_udcomphdr_o kaj rx_metadata_o) validas. rx_metadata_valid_o estas asertita kiam rx_metadata_o validas, sinkrona kun rx_avst_source_valid. |
Metadatenoj-Mapado por O-RAN Malantaŭen Kongruo
Tabelo 13. tx_metadata_i 128-bita enigo
|
Signala Nomo |
Bitolarĝo | Direkto | Priskribo |
Metadatuma Mapado |
| Rezervita | 16 | Enigo | Rezervita. | tx_metadata_i[127:112] |
| tx_u_size | 16 | Enigo | Paka grandeco de U-aviadilo en bajtoj por fluanta reĝimo. | tx_metadata_i[111:96] |
| tx_u_seq_id | 16 | Enigo | SeqID de la pakaĵeto, kiu estas ĉerpita de eCPRI-transportkapo. | tx_metadata_i[95:80] |
| tx_u_pc_id | 16 | Enigo | PCID por eCPRI-transporto kaj RoEflowId por radio super eternet (RoE) transporto. |
tx_metadata_i[79:64] |
| Rezervita | 4 | Enigo | Rezervita. | tx_metadata_i[63:60] |
| tx_u_dataDirection | 1 | Enigo | direkto de datumoj de gNB. Valorintervalo: {0b=Rx (t.e. alŝuto), 1b=Tx (t.e. elŝuto)} |
tx_metadatumoj_i[59] |
| tx_u_filterIndex | 4 | Enigo | Difinas indekson al la kanalfiltrilo por esti uzata inter IQ-datumoj kaj aerinterfaco. Valorintervalo: {0000b-1111b} |
tx_metadata_i[58:55] |
| tx_u_frameId | 8 | Enigo | Nombrilo por 10 ms kadroj (envolvita periodo 2.56 sekundoj), specife frameId = framnombro modulo 256. Valorintervalo: {0000 0000b-1111 1111b} |
tx_metadata_i[54:47] |
| tx_u_subframeId | 4 | Enigo | Nombrilo por 1 ms subkadro ene de 10 ms kadro. Valorintervalo: {0000b-1111b} | tx_metadata_i[46:43] |
| tx_u_slotID | 6 | Enigo | Ĉi tiu parametro estas la fendonumero ene de 1 ms subkadro. Ĉiuj fendoj en unu subkadro estas kalkulitaj per ĉi tiu parametro. Valorintervalo: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Rezervita} |
tx_metadata_i[42:37] |
| tx_u_symbolid | 6 | Enigo | Identigas simbolnumeron ene de fendo. Valorintervalo: {00 0000b-11 1111b} | tx_metadata_i[36:31] |
| tx_u_sekcioId | 12 | Enigo | La sectionID mapas U-ebenajn datensekciojn al la ekvivalenta C-ebena mesaĝo (kaj Section Type) asociita kun la datenoj. Valorintervalo: {0000 0000 0000b-11111111 1111b} |
tx_metadata_i[30:19] |
| tx_u_rb | 1 | Enigo | Rimeda bloko indikilo. Indiku ĉu ĉiu rimedbloko estas uzata aŭ ĉiu alia rimedbloko estas uzata. Valorintervalo: {0b=ĉiu rimedbloko uzata; 1b=ĉiu alia rimedbloko uzata} |
tx_metadatumoj_i[18] |
| tx_u_startPrb | 10 | Enigo | La komenca PRB de uzantaviadilo datensekcio. Valorintervalo: {00 0000 0000b-11 1111 1111b} |
tx_metadata_i[17:8] |
| tx_u_numPrb | 8 | Enigo | Difinu la PRB-ojn kie la uzantaviadilo datensekcio estas valida. | tx_metadata_i[7:0] |
| Valorintervalo: {0000 0001b-1111 1111b, 0000 0000b = ĉiuj PRB-oj en la specifita subportanta interspaco (SCS) kaj portanta bendolarĝo } | ||||
| tx_u_udCompHdr | 8 | Enigo | Difinu la kunpreman metodon kaj IQ-bitlarĝon de la uzantdatenoj en datumsekcio. Valorintervalo: {0000 0000b-1111 1111b} | N/A (tx_udcomphdr_i) |
Tabelo 14. rx_metadata_valid_i/o
|
Signala Nomo |
Bitolarĝo | Direkto | Priskribo |
Metadatuma Mapado |
| rx_sec_hdr_valid | 1 | Eligo | Kiam rx_sec_hdr_valid estas 1, la U-ebenaj sekcio-datumkampoj validas. Komunaj kaplinioj validas kiam rx_sec_hdr_valid estas asertita, sinkrona kun avst_sink_u_startofpacket kaj avst_sink_u_valid. Ripetaj sekciaj IEoj validas kiam rx_sec_hdr_valid estas asertita, sinkrona kun avst_sink_u_valid. Provizante novajn sekciajn PRB-kampojn en avst_sink_u_data, provizi novajn sekciajn IEojn kun rx_sec_hdr_valid asertita. |
rx_metadata_valid_o |
Tablo 15. rx_metadata_o 128-bita eligo
| Signala Nomo | Bitolarĝo | Direkto | Priskribo |
Metadatuma Mapado |
| Rezervita | 32 | Eligo | Rezervita. | rx_metadata_o[127:96] |
| rx_u_seq_id | 16 | Eligo | SeqID de la pakaĵeto, kiu estas ĉerpita de eCPRI-transportkapo. | rx_metadata_o[95:80] |
| rx_u_pc_id | 16 | Eligo | PCID por eCPRI-transporto kaj RoEflowId por RoE-transporto | rx_metadata_o[79:64] |
| rezervita | 4 | Eligo | Rezervita. | rx_metadata_o[63:60] |
| rx_u_dataDirection | 1 | Eligo | direkto de datumoj de gNB. Valorintervalo: {0b=Rx (t.e. alŝuto), 1b=Tx (t.e. elŝuto)} | rx_metadatumoj_o[59] |
| rx_u_filterIndex | 4 | Eligo | Difinas indekson al la kanalfiltrilo por uzi inter IQ-datumoj kaj aerinterfaco. Valorintervalo: {0000b-1111b} |
rx_metadata_o[58:55] |
| rx_u_frameId | 8 | Eligo | Nombrilo por 10 ms kadroj (envolvita periodo 2.56 sekundoj), specife frameId= framnombro modulo 256. Valorintervalo: {0000 0000b-1111 1111b} | rx_metadata_o[54:47] |
| rx_u_subframeId | 4 | Eligo | Nombrilo por 1ms subkadro ene de 10 ms kadro. Valorintervalo: {0000b-1111b} | rx_metadata_o[46:43] |
| rx_u_slotID | 6 | Eligo | La fendonumero ene de 1ms-subkadro. Ĉiuj fendoj en unu subkadro estas kalkulitaj per ĉi tiu parametro. Valorintervalo: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Rezervita} | rx_metadata_o[42:37] |
| rx_u_symbolid | 6 | Eligo | Identigas simbolnumeron ene de fendo. Valorintervalo: {00 0000b-11 1111b} |
rx_metadata_o[36:31] |
| rx_u_sekcioId | 12 | Eligo | La sectionID mapas U-ebenajn datensekciojn al la ekvivalenta C-ebena mesaĝo (kaj Section Type) asociita kun la datenoj. Valorintervalo: {0000 0000 0000b-1111 1111 1111b} |
rx_metadata_o[30:19] |
| rx_u_rb | 1 | Eligo | Rimeda bloko indikilo. Indikas ĉu ĉiu rimedbloko estas uzata aŭ ĉiu alia rimedo estas uzata. Valorintervalo: {0b=ĉiu rimedbloko uzata; 1b=ĉiu alia rimedbloko uzata} |
rx_metadatumoj_o[18] |
| rx_u_startPrb | 10 | Eligo | La komenca PRB de uzantaviadilo datensekcio. Valorintervalo: {00 0000 0000b-11 1111 1111b} |
rx_metadata_o[17:8] |
| rx_u_numPrb | 8 | Eligo | Difinas la PRB-ojn kie la uzantaviadilo datensekcio estas valida. Valorintervalo: {0000 0001b-1111 1111b, 0000 0000b = ĉiuj PRB-oj en la specifita SCS kaj portanta bendolarĝo} |
rx_metadata_o[7:0] |
| rx_u_udCompHdr | 8 | Eligo | Difinas la kunpreman metodon kaj IQ-bitlarĝon de la uzantdatenoj en datumsekcio. Valorintervalo: {0000 0000b-1111 1111b} |
N/A (rx_udcomphdr_o) |
CSR Interfaco-Signaloj
Tabelo 16. CSR-Interfaco-Signaloj
| Signala Nomo | Bita Larĝo | Direkto |
Priskribo |
| csr_adreso | 16 | Enigo | Agordo registra adreso. |
| csr_skribi | 1 | Enigo | Ebligas skribi registron de agordo. |
| csr_writedata | 32 | Enigo | Agorda registro skribas datumojn. |
| csr_readdata | 32 | Eligo | Agorda registro legi datumojn. |
| csr_read | 1 | Enigo | Ebliga legado de registro de agordo. |
| csr_readdatavalid | 1 | Eligo | Agorda registro legis datumoj validaj. |
| csr_waitrequest | 1 | Eligo | Agordo-registra atendopeto. |
Fronthaul Compression IP-Registroj
Kontrolu kaj kontrolu fronthaul-kunpreman funkcion per la kontrolo kaj statusa interfaco.
Tabelo 17. Registru Mapo
| CSR_ADDRESS (Vorta Ofseto) | Registri Nomon |
| 0x0 | kunprema_modo |
| 0x1 | tx_eraro |
| 0x2 | rx_eraro |
Tabelo 18. compression_mode Registro
| Bita Larĝo | Priskribo | Aliro |
HW Restarigi Valoron |
| 31:9 | Rezervita | RO | 0x0 |
| 8:8 | Funkcia reĝimo: • 1'b0 estas statika kunprema reĝimo • 1'b1 estas dinamika kunprema reĝimo |
RW | 0x0 |
| 7:0 | Senmova uzant-kunprema kaplinio: • 7:4 estas udIqWidth — 4'b0000 estas 16 bitoj — 4'b1111 estas 15 bitoj -: — 4'b0001 estas 1 bito • 3:0 estas udCompMeth — 4'b0000 estas neniu kunpremo — 4'b0001 estas bloka glitpunkto — 4'b0011 estas µ-leĝo • Aliaj estas rezervitaj |
RW | 0x0 |
Tabelo 19. Registro de eraroj tx
| Bita Larĝo | Priskribo | Aliro |
HW Restarigi Valoron |
| 31:2 | Rezervita | RO | 0x0 |
| 1:1 | Nevalida IqWidth. La IP fiksas Iqwidth al 0 (16-bita Iqwidth) se ĝi detektas nevalidan aŭ nesubtenan Iqwidth. | RW1C | 0x0 |
| 0:0 | Nevalida kunprema metodo. La IP faligas la pakaĵon. | RW1C | 0x0 |
Tabelo 20. Registro de Eraro de rx
| Bita Larĝo | Priskribo | Aliro |
HW Restarigi Valoron |
| 31:8 | Rezervita | RO | 0x0 |
| 1:1 | Nevalida IqWidth. La IP faligas la pakaĵon. | RW1C | 0x0 |
| 0:0 | Nevalida kunprema metodo. La IP fiksas la kunpreman metodon al la sekva defaŭlta subtenata kunprema metodo: • Ebligita nur bloko-flotpunkto: defaŭlte al blok-flotpunkto. • Ebligita nur μ-leĝo: defaŭlte al μ-leĝo. • Ebligis ambaŭ bloko-flotpunkton kaj μ-leĝon: defaŭlte al bloko-flotpunkto. |
RW1C | 0x0 |
Fronthaul Compression Intel FPGA IPs User Guide Archive
Por la plej novaj kaj antaŭaj versioj de ĉi tiu dokumento, referu al: Fronthaul Compression Intel FPGA IP User Guide. Se IP aŭ programara versio ne estas listigita, validas la uzantgvidilo por la antaŭa IP aŭ programara versio.
Dokumenta Revizia Historio por la Fronthaul Compression Intel FPGA IP Uzantgvidilo
|
Dokumenta Versio |
Intel Quartus Prime Version | IP-Versio |
Ŝanĝoj |
| 2022.08.08 | 21.4 | 1.0.1 | Korektita metadatuma larĝo 0 ĝis 0 (Malŝalti Metadatumajn Portojn). |
| 2022.03.22 | 21.4 | 1.0.1 | • Interŝanĝitaj signalaj priskriboj: — tx_avst_sink_data kaj tx_avst_source_data — rx_avst_sink_data kaj rx_avst_source_data • Aldonita Aparato Subtenataj Rapidaj Gradoj tablo • Aldonita Agado kaj Uzado de Rimedoj |
| 2021.12.07 | 21.3 | 1.0.0 | Ĝisdatigita mendkodo. |
| 2021.11.23 | 21.3 | 1.0.0 | Komenca eldono. |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
Enreta versio
Sendu Rimarkojn
ID: 709301
UG-20346
Versio: 2022.08.08
ISO 9001:2015 Registrita
Dokumentoj/Rimedoj
 |
intel Fronthaul Compression FPGA IP [pdf] Uzantogvidilo Fronthaul Kunpremado FPGA IP, Fronthaul, Kunpremado FPGA IP, FPGA IP |
 |
intel Fronthaul Compression FPGA IP [pdf] Uzantogvidilo UG-20346, 709301, Fronthaul Kunpremado FPGA IP, Fronthaul FPGA IP, Kunpremado FPGA IP, FPGA IP |
