IP FPGA Kompresi Fronthaul
Panduan Pengguna

IP FPGA Kompresi Fronthaul

Panduan Pengguna Intel® FPGA IP Kompresi Fronthaul
Diperbarui untuk Intel® Quartus® Prime
Rangkaian Desain: 21.4 IP
Versi: 1.0.1

Tentang IP Intel® FPGA Kompresi Fronthaul

IP Kompresi Fronthaul terdiri dari kompresi dan dekompresi untuk data IQ U-plane. Mesin kompresi menghitung hukum µ atau blok kompresi floating-point berdasarkan header kompresi data pengguna (udCompHdr). IP ini menggunakan antarmuka streaming Avalon untuk data IQ, sinyal saluran, dan untuk metadata dan sinyal sideband, serta antarmuka yang dipetakan memori Avalon untuk register kontrol dan status (CSR).
IP memetakan IQ terkompresi dan parameter kompresi data pengguna (udCompParam) sesuai dengan format bingkai muatan bagian yang ditentukan dalam spesifikasi O-RAN Kontrol Fronthaul O-RAN, Bidang Pengguna dan Sinkronisasi Versi 3.0 April 2020 (O-RAN-WG4.CUS .0-v03.00). Lebar data wastafel streaming Avalon dan antarmuka sumber adalah 128-bit untuk antarmuka aplikasi dan 64 bit untuk antarmuka transport guna mendukung rasio kompresi maksimum 2:1.
Informasi Terkait
ORAN (Organisasi Ranting) weblokasi
1.1. Fitur IP Intel® FPGA Kompresi Fronthaul

• -hukum dan blok kompresi dan dekompresi floating-point
• Lebar IQ 8-bit hingga 16-bit
• Konfigurasi statis dan dinamis format U-plane IQ dan header kompresi
• Paket multibagian (jika O-RAN Compliant aktif)

1.2. Dukungan Rangkaian Perangkat IP Intel® FPGA Kompresi Fronthaul
Intel menawarkan tingkat dukungan perangkat berikut untuk Intel FPGA IP:

• Dukungan lanjutan–IP tersedia untuk simulasi dan kompilasi untuk rangkaian perangkat ini. Pemrograman FPGA file (.pof) dukungan tidak tersedia untuk perangkat lunak Quartus Prime Pro Stratix 10 Edition Beta dan karena itu penutupan waktu IP tidak dapat dijamin. Model pengaturan waktu mencakup perkiraan rekayasa awal penundaan berdasarkan informasi pasca-tata letak awal. Model waktu dapat berubah karena pengujian silikon meningkatkan korelasi antara silikon yang sebenarnya dan model waktu. Anda dapat menggunakan inti IP ini untuk arsitektur sistem dan studi pemanfaatan sumber daya, simulasi, pinout, penilaian latensi sistem, penilaian waktu dasar (penganggaran pipa), dan strategi transfer I/O (lebar jalur data, kedalaman burst, pertukaran standar I/O ).
• Dukungan awal–Intel memverifikasi inti IP dengan model pengaturan waktu awal untuk rangkaian perangkat ini. Inti IP memenuhi semua persyaratan fungsional, namun mungkin masih menjalani analisis waktu untuk rangkaian perangkat. Anda dapat menggunakannya dalam desain produksi dengan hati-hati.
• Dukungan akhir–Intel memverifikasi IP dengan model pengaturan waktu akhir untuk rangkaian perangkat ini. IP memenuhi semua persyaratan fungsional dan pengaturan waktu untuk rangkaian perangkat. Anda dapat menggunakannya dalam desain produksi.

Tabel 1. Dukungan Rangkaian Perangkat IP Kompresi Fronthaul

Keluarga Perangkat	Mendukung
Intel® Agilex™ (E-tile)	Pendahuluan
Intel Agilex (F-tile)	Maju
Intel Arria® 10	Terakhir
Intel Stratix® 10 (hanya perangkat H-, dan E-tile)	Terakhir
Keluarga perangkat lain	Tidak ada dukungan

Tabel 2. Tingkat Kecepatan yang Didukung Perangkat

Keluarga Perangkat	Kelas Kecepatan Kain FPGA
Intel Agilex	3
Intel Arria 10	2
Intel Stratix 10	2

1.3. Informasi Rilis untuk IP Intel FPGA Kompresi Fronthaul
Versi Intel FPGA IP cocok dengan versi perangkat lunak Intel Quartus® Prime Design Suite hingga v19.1. Dimulai pada perangkat lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP memiliki skema versi baru.
Nomor versi Intel FPGA IP (XYZ) dapat berubah dengan setiap versi perangkat lunak Intel Quartus Prime. Perubahan dalam:

• X menunjukkan revisi besar dari IP. Jika Anda memperbarui perangkat lunak Intel Quartus Prime, Anda harus membuat ulang IP.
• Y menunjukkan IP menyertakan fitur baru. Regenerasi IP Anda untuk memasukkan fitur-fitur baru ini.
• Z menunjukkan IP mencakup perubahan kecil. Regenerasi IP Anda untuk menyertakan perubahan ini.

Tabel 3. Informasi Rilis IP Kompresi Fronthaul

Barang	Keterangan
Versi	1.0.1
Tanggal rilis	Februari 2022
Kode pemesanan	IP-FH-COMP

1.4. Performa Kompresi Fronthaul dan Penggunaan Sumber Daya
Sumber daya IP yang menargetkan perangkat Intel Agilex, perangkat Intel Arria 10, dan perangkat Intel Stratix 10
Tabel 4. Performa Kompresi Fronthaul dan Penggunaan Sumber Daya
Semua entri ditujukan untuk IP arah data kompresi dan dekompresi

Perangkat	IP	Sedekah	Register logika		M20K
			Utama	Sekunder
Intel Agilex	Titik mengambang blok	14,969	25,689	6,093	0
	hukum μ	22,704	39,078	7,896	0
	Blok-floating point dan hukum µ	23,739	41,447	8,722	0
	Titik mengambang blok, hukum µ, dan lebar IQ yang diperluas	23,928	41,438	8,633	0
Intel Arria 10	Titik mengambang blok	12,403	16,156	5,228	0
	hukum μ	18,606	23,617	5,886	0
	Blok-floating point dan hukum µ	19,538	24,650	6,140	0
	Titik mengambang blok, hukum µ, dan lebar IQ yang diperluas	19,675	24,668	6,141	0
Intel Stratix 10	Titik mengambang blok	16,852	30,548	7,265	0
	hukum μ	24,528	44,325	8,080	0
	Blok-floating point dan hukum µ	25,690	47,357	8,858	0
	Titik mengambang blok, hukum µ, dan lebar IQ yang diperluas	25,897	47,289	8,559	0

Memulai dengan IP FPGA Intel Kompresi Fronthaul

Menjelaskan pemasangan, parameterisasi, simulasi, dan inisialisasi IP Kompresi Fronthaul.
2.1. Memperoleh, Menginstal, dan Melisensikan IP Kompresi Fronthaul
IP Kompresi Fronthaul adalah IP FPGA Intel yang diperluas yang tidak disertakan dengan rilis Intel Quartus Prime.

1. Buat akun Intel Saya jika Anda belum memilikinya.
2. Masuk untuk mengakses Pusat Lisensi Layanan Mandiri (SSLC).
3. Beli IP Kompresi Fronthaul.
4. Di halaman SSLC, klik Jalankan untuk IP. SSLC menyediakan kotak dialog instalasi untuk memandu instalasi IP Anda.
5. Instal ke lokasi yang sama dengan folder Intel Quartus Prime.

Tabel 5. Lokasi Pemasangan Kompresi Fronthaul

Lokasi	Perangkat lunak	Platform
:\intelFPGA_pro\\quartus\ip \altera_cloud	Edisi Intel Quartus Prime Pro	Jendela*
:/intelFPGA_pro//quartus/ip/altera_cloud	Edisi Intel Quartus Prime Pro	Linux *

Gambar 1. Struktur Direktori Instalasi IP Kompresi Fronthaul Direktori instalasi Intel Quartus Prime

IP Intel FPGA Kompresi Fronthaul sekarang muncul di Katalog IP.
Informasi Terkait

• FPGA Intel weblokasi
  
• Pusat Lisensi Swalayan (SSLC)

2.2. Parameterisasi IP Kompresi Fronthaul
Konfigurasikan variasi IP khusus Anda dengan cepat di Editor Parameter IP.

1. Buat proyek Intel Quartus Prime Pro Edition untuk mengintegrasikan inti IP Anda.
   A. Di Intel Quartus Prime Pro Edition, klik File Project Wizard Baru untuk membuat proyek Intel Quartus Prime baru, atau File Buka Proyek untuk membuka proyek Quartus Prime yang sudah ada. Wizard meminta Anda untuk menentukan perangkat.
   B. Tentukan rangkaian perangkat yang memenuhi persyaratan tingkat kecepatan untuk IP.
   C. Klik Selesai.
2. Di Katalog IP, pilih Fronthaul Compression Intel FPGA IP. Jendela Variasi IP Baru muncul.
3. Tentukan nama tingkat atas untuk variasi IP khusus baru Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
4. Klik Oke. Editor parameter muncul.
   Gambar 2. Editor Parameter IP Kompresi Fronthaul
5. Tentukan parameter untuk variasi IP Anda. Lihat Parameter untuk informasi tentang parameter IP tertentu.
6. Klik Desain Example tab dan tentukan parameter untuk desain Anda misalnyaampsaya.
   Gambar 3. Desain Kelample Editor Parameter
7. Klik Hasilkan HDL. Kotak dialog Generasi muncul.
8. Tentukan keluaran file opsi pembuatan, lalu klik Hasilkan. Variasi IP files menghasilkan sesuai dengan spesifikasi Anda.
9. Klik Selesai. Editor parameter menambahkan .ip tingkat atas file ke proyek saat ini secara otomatis. Jika Anda diminta untuk menambahkan .ip secara manual file ke proyek, klik Tambah/Hapus Proyek Files di Proyek untuk menambahkan file.
10. Setelah membuat dan membuat instance variasi IP Anda, buat penetapan pin yang sesuai untuk menghubungkan port dan atur parameter RTL per instans yang sesuai.

2.2.1. Parameter IP Kompresi Fronthaul
Tabel 6. Parameter IP Kompresi Fronthaul

Nama	Nilai yang Valid	Keterangan
Arah data	TX dan RX, TX saja, RX saja	Pilih TX untuk kompresi; RX untuk dekompresi.
Metode kompresi	BFP, mu-Law, atau BFP dan mu-Law	Pilih blok floating-point, hukum µ, atau keduanya.

Lebar metadata	0 (Nonaktifkan Port Metadata), 32, 64, 96, 128 (bit)	Tentukan lebar bit bus metadata (data tidak terkompresi).
Aktifkan lebar IQ yang diperluas	Hidup atau mati	Aktifkan untuk IqWidth yang didukung 8-bit hingga 16-bit. Matikan untuk IqWidth yang didukung 9, 12, 14 dan 16-bit.
Sesuai dengan O-RAN	Hidup atau mati	Aktifkan untuk mengikuti pemetaan IP ORAN untuk port metadata dan tegaskan sinyal metadata yang valid untuk setiap header bagian. IP hanya mendukung metadata dengan lebar 128-bit. IP mendukung satu bagian dan beberapa bagian per paket. Metadata valid di setiap bagian dengan pernyataan metadata yang valid. Matikan sehingga IP menggunakan metadata sebagai sinyal saluran passthrough tanpa persyaratan pemetaan (misalnya: U-plane numPrb diasumsikan 0). IP mendukung lebar metadata 0 (Nonaktifkan Port Metadata), 32, 64, 96, 128 bit. IP mendukung satu bagian per paket. Metadata hanya valid satu kali pada pernyataan metadata yang valid untuk setiap paket.

2.3. IP yang dihasilkan File Struktur
Perangkat lunak Intel Quartus Prime Pro Edition menghasilkan output inti IP berikut file struktur.
Tabel 7. IP yang dihasilkan Files

File Nama	Keterangan
<ip_Anda>.ip	Sistem Perancang Platform atau variasi IP tingkat atas file.ip_Anda> adalah nama yang Anda berikan variasi IP Anda.
<ip_Anda>.cmp	Deklarasi Komponen VHDL (.cmp) file adalah sebuah teks file yang berisi definisi generik dan port lokal yang dapat Anda gunakan dalam desain VHDL files.
<ip_Anda>.html	Laporan yang berisi informasi koneksi, peta memori yang menunjukkan alamat setiap budak sehubungan dengan setiap master yang terhubung, dan penetapan parameter.
<ip_Anda>_generasi.rpt	Log pembuatan IP atau Platform Designer file. Ringkasan pesan selama pembuatan IP.
<ip_Anda>.qgsimc	Daftar parameter simulasi untuk mendukung regenerasi inkremental.
<ip_Anda>.qgsynthc	Daftar parameter sintesis untuk mendukung regenerasi inkremental.
<ip_Anda>.qip	Berisi semua informasi yang diperlukan tentang komponen IP untuk mengintegrasikan dan menyusun komponen IP dalam perangkat lunak Intel Quartus Prime.
<ip_Anda>.sopcinfo	Menjelaskan parameterisasi koneksi dan komponen IP di sistem Platform Designer Anda. Anda dapat menguraikan isinya untuk mendapatkan persyaratan saat Anda mengembangkan driver perangkat lunak untuk komponen IP. Alat hilir seperti rantai alat Nios® II menggunakan ini file. .sopcinfo file dan sistem.h file dihasilkan untuk rantai alat Nios II termasuk informasi peta alamat untuk setiap budak relatif terhadap setiap master yang mengakses budak. Master yang berbeda mungkin memiliki peta alamat yang berbeda untuk mengakses komponen slave tertentu.
<ip_Anda>.csv	Berisi informasi tentang status upgrade komponen IP.
<ip_Anda>.bsf	Simbol Blok File (.bsf) representasi variasi IP untuk digunakan dalam Diagram Blok Intel Quartus Prime Files (.bdf).
<ip_Anda>.spd	Masukan yang diperlukan file untuk ip-make-simscript untuk menghasilkan skrip simulasi untuk simulator yang didukung. .spd file berisi daftar filedihasilkan untuk simulasi, bersama dengan informasi tentang memori yang dapat Anda inisialisasi.

<ip_Anda>.ppf	Perencana Pin File (.ppf) menyimpan penetapan port dan node untuk komponen IP yang dibuat untuk digunakan dengan Pin Planner.
<ip_Anda>_bb.v	Anda dapat menggunakan kotak hitam Verilog (_bb.v) file sebagai deklarasi modul kosong untuk digunakan sebagai kotak hitam.
<ip_Anda>_inst.v atau _inst.vhd	mantan hdlampfile instantiation template. Anda dapat menyalin dan menempelkan konten ini file ke dalam HDL Anda file untuk menginstansiasi variasi IP.
<ip_Anda>.v atauip_Anda>.vhd	HDL files yang memberi contoh setiap submodul atau inti IP anak untuk sintesis atau simulasi.
pembimbing/	Berisi skrip ModelSim* msim_setup.tcl untuk menyiapkan dan menjalankan simulasi.
sinopsis/vcs/ sinopsis/vcsmx/	Berisi skrip shell vcs_setup.sh untuk menyiapkan dan menjalankan simulasi VCS*. Berisi skrip shell vcsmx_setup.sh dan synopsys_ sim.setup file untuk menyiapkan dan menjalankan simulasi VCS MX*.
irama/	Berisi skrip shell ncsim_setup.sh dan pengaturan lainnya files untuk menyiapkan dan menjalankan simulasi NCSIM*.
aldek/	Berisi skrip shell rivierapro_setup.sh untuk menyiapkan dan menjalankan simulasi Aldec*.
xselium/	Berisi skrip shell xcelium_setup.sh dan pengaturan lainnya files untuk menyiapkan dan menjalankan simulasi Xcelium*.
submodul/	Mengandung HDL files untuk submodul inti IP.
<inti IP anak>/	Untuk setiap direktori inti IP anak yang dihasilkan, Perancang Platform menghasilkan subdirektori synth/ dan sim/.

Deskripsi Fungsional IP Kompresi Fronthaul

Gambar 4. IP Kompresi Fronthaul terdiri dari kompresi dan dekompresi. Diagram Blok IP Kompresi Fronthaul

Kompresi dan Dekompresi
Blok pergeseran bit berbasis blok prapemrosesan menghasilkan pergeseran bit optimal untuk blok sumber daya yang terdiri dari 12 elemen sumber daya (RE). Blok ini mengurangi kebisingan kuantisasi, terutama untuk frekuensi rendah.amplitude samples. Oleh karena itu, ini mengurangi besaran vektor kesalahan (EVM) yang ditimbulkan oleh kompresi. Algoritma kompresi hampir tidak bergantung pada nilai daya. Dengan asumsi input kompleks samples adalah x = x1 + jxQ, nilai absolut maksimum komponen real dan imajiner untuk blok sumber daya adalah:
Memiliki nilai absolut maksimum untuk blok sumber daya, persamaan berikut menentukan nilai pergeseran kiri yang ditetapkan ke blok sumber daya tersebut:Dimana bitWidth adalah lebar bit masukan.
IP mendukung rasio kompresi 8, 9, 10, 11, 12, 13, 14, 15, 16.
Kompresi dan Dekompresi Mu-Law
Algoritme ini menggunakan teknik companding Mu-law, yang banyak digunakan dalam kompresi ucapan. Teknik ini meneruskan sinyal masukan yang tidak terkompresi, x, melalui kompresor dengan fungsi, f(x), sebelum pembulatan dan pemotongan bit. Teknik ini mengirimkan data terkompresi, y, melalui antarmuka. Data yang diterima melewati fungsi perluasan (yang merupakan kebalikan dari kompresor, F-1(y). Teknik ini mereproduksi data yang tidak terkompresi dengan kesalahan kuantisasi minimal.
Persamaan 1. Fungsi kompresor dan dekompresor
Algoritma kompresi Mu-law IQ mengikuti spesifikasi O-RAN.
Informasi Terkait
ORAN (Organisasi Ranting) weblokasi
3.1. Sinyal IP Kompresi Fronthaul
Hubungkan dan kendalikan IP.
Jam dan Reset Sinyal Antarmuka=
Tabel 8. Sinyal Antarmuka Jam dan Reset

Nama Sinyal	lebar bit	Arah	Keterangan
tx_clk	1	Masukan	Jam pemancar. Frekuensi clocknya adalah 390.625 MHz untuk 25 Gbps dan 156.25MHz untuk 10 Gbps. Semua sinyal antarmuka pemancar sinkron dengan jam ini.
rx_clk	1	Masukan	Jam penerima. Frekuensi clocknya adalah 390.625 MHz untuk 25 Gbps dan 156.25MHz untuk 10 Gbps. Semua sinyal antarmuka penerima sinkron dengan jam ini.
csr_clk	1	Masukan	Jam untuk antarmuka CSR. Frekuensi jam adalah 100 MHz.

tx_pertama_n	1	Masukan	Reset rendah aktif untuk antarmuka pemancar yang sinkron ke tx_clk.
rx_pertama_n	1	Masukan	Reset rendah aktif untuk antarmuka penerima yang disinkronkan ke rx_clk.
csr_pertama_n	1	Masukan	Reset rendah aktif untuk antarmuka CSR yang disinkronkan ke csr_clk.

Mengirimkan Sinyal Antarmuka Transportasi
Tabel 9. Mengirimkan Sinyal Antarmuka Transportasi
Semua jenis sinyal adalah bilangan bulat tidak bertanda.

Nama Sinyal	lebar bit	Arah	Keterangan
tx_avst_source_valid	1	Keluaran	Jika ditegaskan, menunjukkan data valid tersedia di avst_source_data.
tx_avst_source_data	64	Keluaran	Bidang PRB termasuk udCompParam, iSample dan qSample. Bidang PRB bagian selanjutnya digabungkan dengan bidang PRB bagian sebelumnya.
tx_avst_source_startofpacket	1	Keluaran	Menunjukkan byte pertama dari sebuah frame.
tx_avst_source_endofpacket	1	Keluaran	Menunjukkan byte terakhir dari sebuah frame.
tx_avst_source_ready	1	Masukan	Jika ditegaskan, menandakan lapisan transport siap menerima data. readyLatency = 0 untuk antarmuka ini.
tx_avst_source_empty	3	Keluaran	Menentukan jumlah byte kosong pada avst_source_data ketika avst_source_endofpacket ditegaskan.
tx_udcomphdr_o	8	Keluaran	Bidang header kompresi data pengguna. Sinkron dengan tx_avst_source_valid. Mendefinisikan metode kompresi dan lebar bit IQ untuk data pengguna di bagian data. • [7:4] : udIqLebar • 16 untuk udIqWidth=0, jika tidak sama dengan udIqWidth e,g,: — 0000b berarti I dan Q masing-masing lebarnya 16 bit; — 0001b berarti I dan Q masing-masing lebarnya 1 bit; — 1111b berarti I dan Q masing-masing lebarnya 15 bit • [3:0] : udCompMeth — 0000b – tanpa kompresi — 0001b – titik mengambang blok — 0011b – hukum µ — lainnya – disediakan untuk metode masa depan.
tx_metadata_o	METADATA_WIDTH	Keluaran	Sinyal saluran melewati dan tidak dikompresi. Sinkron dengan tx_avst_source_valid. Bitwidth yang dapat dikonfigurasi METADATA_WIDTH. Saat Anda menghidupkan Sesuai dengan O-RAN, mengacu pada Tabel 13 di halaman 17.Saat Anda mematikan Sesuai dengan O-RAN, sinyal ini hanya valid jika tx_avst_source_startofpacket adalah 1. tx_metadata_o tidak memiliki sinyal yang valid dan menggunakan tx_avst_source_valid untuk menunjukkan siklus yang valid. Tidak tersedia bila Anda memilih 0 Nonaktifkan Port Metadata untuk Lebar metadata.

Menerima Sinyal Antarmuka Transportasi
Tabel 10. Penerimaan Sinyal Antarmuka Transportasi
Tidak ada tekanan balik pada antarmuka ini. Sinyal kosong streaming Avalon tidak diperlukan di antarmuka ini karena selalu nol.

Nama Sinyal	lebar bit	Arah	Keterangan
rx_avst_sink_valid	1	Masukan	Jika ditegaskan, menunjukkan data valid tersedia di avst_sink_data. Tidak ada sinyal avst_sink_ready di antarmuka ini.
rx_avst_sink_data	64	Masukan	Bidang PRB termasuk udCompParam, iSample dan qSample. Bidang PRB bagian selanjutnya digabungkan dengan bidang PRB bagian sebelumnya.
rx_avst_sink_startofpacket	1	Masukan	Menunjukkan byte pertama dari sebuah frame.
rx_avst_sink_endofpacket	1	Masukan	Menunjukkan byte terakhir dari sebuah frame.
rx_avst_sink_error	1	Masukan	Ketika ditegaskan dalam siklus yang sama dengan avst_sink_endofpacket, menunjukkan paket saat ini adalah paket kesalahan
rx_udcomphdr_i	8	Masukan	Bidang header kompresi data pengguna. Sinkron dengan rx_metadata_valid_i. Menentukan metode kompresi dan lebar bit IQ untuk data pengguna di bagian data. • [7:4] : udIqLebar • 16 untuk udIqWidth=0, jika tidak sama dengan udIqWidth. misalnya — 0000b berarti I dan Q masing-masing lebarnya 16 bit; — 0001b berarti I dan Q masing-masing lebarnya 1 bit; — 1111b berarti I dan Q masing-masing lebarnya 15 bit • [3:0] : udCompMeth — 0000b – tanpa kompresi — 0001b – blok titik mengambang — 0011b – hukum µ — lainnya – disediakan untuk metode masa depan.
rx_metadata_i	METADATA_WIDTH	Masukan	Sinyal saluran yang tidak terkompresi melewatinya. Sinyal rx_metadata_i valid ketika rx_metadata_valid_i ditegaskan, sinkron dengan rx_avst_sink_valid. Bitwidth yang dapat dikonfigurasi METADATA_WIDTH. Saat Anda menghidupkan Sesuai dengan O-RAN, mengacu pada Meja 15 di halaman 18. Saat Anda mematikan Sesuai dengan O-RAN, sinyal rx_metadata_i ini hanya valid bila rx_metadata_valid_i dan rx_avst_sink_startofpacket sama dengan 1. Tidak tersedia bila Anda memilih 0 Nonaktifkan Port Metadata untuk Lebar metadata.
rx_metadata_valid_i	1	Masukan	Menunjukkan bahwa header (rx_udcomphdr_i dan rx_metadata_i) valid. Sinkron dengan rx_avst_sink_valid. Sinyal wajib. Untuk kompatibilitas mundur O-RAN, tegaskan rx_metadata_valid_i jika IP memiliki IE header umum yang valid dan IE bagian berulang. Saat menyediakan bidang blok sumber daya fisik (PRB) bagian baru di rx_avst_sink_data, berikan IE bagian baru di input rx_metadata_i bersama dengan rx_metadata_valid_i.

Mengirimkan Sinyal Antarmuka Aplikasi
Tabel 11. Mengirimkan Sinyal Antarmuka Aplikasi

Nama Sinyal	lebar bit	Arah	Keterangan
tx_avst_sink_valid	1	Masukan	Jika ditegaskan, menunjukkan bidang PRB yang valid tersedia di antarmuka ini. Saat beroperasi dalam mode streaming, pastikan tidak ada pembatalan sinyal yang valid antara awal paket dan akhir paket. Satu-satunya pengecualian adalah ketika sinyal siap dibatalkan.
tx_avst_sink_data	128	Masukan	Data dari lapisan aplikasi dalam urutan byte jaringan.
tx_avst_sink_startofpacket	1	Masukan	Tunjukkan byte PRB pertama dari sebuah paket
tx_avst_sink_endofpacket	1	Masukan	Tunjukkan byte PRB terakhir dari sebuah paket
tx_avst_sink_ready	1	Keluaran	Jika ditegaskan, menandakan IP O-RAN siap menerima data dari antarmuka aplikasi. readyLatency = 0 untuk antarmuka ini
tx_udcomphdr_i	8	Masukan	Bidang header kompresi data pengguna. Sinkron dengan tx_avst_sink_valid. Menentukan metode kompresi dan lebar bit IQ untuk data pengguna di bagian data. • [7:4] : udIqLebar • 16 untuk udIqWidth=0, jika tidak sama dengan udIqWidth. misalnya — 0000b berarti I dan Q masing-masing lebarnya 16 bit; — 0001b berarti I dan Q masing-masing lebarnya 1 bit; — 1111b berarti I dan Q masing-masing lebarnya 15 bit • [3:0] : udCompMeth — 0000b – tanpa kompresi — 0001b – titik mengambang blok — 0011b – hukum µ — lainnya – disediakan untuk metode masa depan.
tx_metadata_i	METADATA_WIDTH	Masukan	Sinyal saluran melewati dan tidak dikompresi. Sinkron dengan tx_avst_sink_valid. Bitwidth yang dapat dikonfigurasi METADATA_WIDTH. Saat Anda menghidupkan Sesuai dengan O-RAN, mengacu pada Meja 13 di halaman 17. Saat Anda mematikan Sesuai dengan O-RAN, sinyal ini hanya valid jika tx_avst_sink_startofpacket sama dengan 1. tx_metadata_i tidak memiliki sinyal dan kegunaan yang valid tx_avst_sink_valid untuk menunjukkan siklus yang valid. Tidak tersedia bila Anda memilih 0 Nonaktifkan Port Metadata untuk Lebar metadata.

Menerima Sinyal Antarmuka Aplikasi
Tabel 12. Menerima Sinyal Antarmuka Aplikasi

Nama Sinyal	lebar bit	Arah	Keterangan
rx_avst_source_valid	1	Keluaran	Jika ditegaskan, menunjukkan bidang PRB yang valid tersedia di antarmuka ini. Tidak ada sinyal avst_source_ready di antarmuka ini.
rx_avst_source_data	128	Keluaran	Data ke lapisan aplikasi dalam urutan byte jaringan.
rx_avst_source_startofpacket	1	Keluaran	Menunjukkan byte PRB pertama dari sebuah paket
rx_avst_source_endofpacket	1	Keluaran	Menunjukkan byte PRB terakhir dari sebuah paket
rx_avst_source_error	1	Keluaran	Menunjukkan paket berisi kesalahan
rx_udcomphdr_o	8	Keluaran	Bidang header kompresi data pengguna. Sinkron dengan rx_avst_source_valid. Menentukan metode kompresi dan lebar bit IQ untuk data pengguna di bagian data. • [7:4] : udIqLebar • 16 untuk udIqWidth=0, jika tidak sama dengan udIqWidth. misalnya — 0000b berarti I dan Q masing-masing lebarnya 16 bit; — 0001b berarti I dan Q masing-masing lebarnya 1 bit; — 1111b berarti I dan Q masing-masing lebarnya 15 bit • [3:0] : udCompMeth — 0000b – tanpa kompresi — 0001b – blok floating point (BFP) — 0011b – hukum µ — lainnya – disediakan untuk metode masa depan.
rx_metadata_o	METADATA_WIDTH	Keluaran	Sinyal saluran yang tidak terkompresi melewatinya. Sinyal rx_metadata_o valid ketika rx_metadata_valid_o ditegaskan, sinkron dengan rx_avst_source_valid. Bitwidth yang dapat dikonfigurasi METADATA_WIDTH. Saat Anda menghidupkan Sesuai dengan O-RAN, mengacu pada Tabel 14 di halaman 18. Saat Anda mematikan Sesuai dengan O-RAN, rx_metadata_o hanya valid jika rx_metadata_valid_o sama dengan 1. Tidak tersedia bila Anda memilih 0 Nonaktifkan Port Metadata untuk Lebar metadata.
rx_metadata_valid_o	1	Keluaran	Menunjukkan bahwa header (rx_udcomphdr_o dan rx_metadata_o) valid. rx_metadata_valid_o ditegaskan ketika rx_metadata_o valid, sinkron dengan rx_avst_source_valid.

Pemetaan Metadata untuk Kompatibilitas Mundur O-RAN
Tabel 13.tx_metadata_i masukan 128-bit

Nama Sinyal	lebar bit	Arah	Keterangan	Pemetaan Metadata
Disimpan	16	Masukan	Disimpan.	tx_metadata_i[127:112]
tx_u_size	16	Masukan	Ukuran paket U-plane dalam byte untuk mode streaming.	tx_metadata_i[111:96]
tx_u_seq_id	16	Masukan	SeqID paket, yang diekstraksi dari header transport eCPRI.	tx_metadata_i[95:80]
tx_u_pc_id	16	Masukan	PCID untuk transportasi eCPRI dan RoEflowId untuk transportasi radio melalui ethernet (RoE).	tx_metadata_i[79:64]
Disimpan	4	Masukan	Disimpan.	tx_metadata_i[63:60]
tx_u_dataArah	1	Masukan	arah data gNB. Rentang nilai: {0b=Rx (yaitu mengunggah), 1b=Tx (yaitu mengunduh)}	tx_metadata_i[59]
tx_u_filterIndex	4	Masukan	Mendefinisikan indeks ke filter saluran yang akan digunakan antara data IQ dan antarmuka udara. Rentang nilai: {0000b-1111b}	tx_metadata_i[58:55]
tx_u_frameId	8	Masukan	Penghitung untuk frame 10 ms (periode pembungkusan 2.56 detik), khususnya frameId= nomor frame modulo 256. Rentang nilai: {0000 0000b-1111 1111b}	tx_metadata_i[54:47]
tx_u_subframeId	4	Masukan	Penghitung untuk subframe 1 ms dalam bingkai 10 ms. Rentang nilai: {0000b-1111b}	tx_metadata_i[46:43]
tx_u_slotID	6	Masukan	Parameter ini adalah nomor slot dalam subframe 1 ms. Semua slot dalam satu subframe dihitung berdasarkan parameter ini. Rentang nilai: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reserved}	tx_metadata_i[42:37]
tx_u_simbolid	6	Masukan	Mengidentifikasi nomor simbol dalam slot. Rentang nilai: {00 0000b-11 1111b}	tx_metadata_i[36:31]
tx_u_sectionId	12	Masukan	SectionID memetakan bagian data bidang U ke pesan bidang C yang sesuai (dan Tipe Bagian) yang terkait dengan data tersebut. Rentang nilai: {0000 0000 0000b-11111111 1111b}	tx_metadata_i[30:19]
tx_u_rb	1	Masukan	Indikator blok sumber daya. Tunjukkan apakah setiap blok sumber daya digunakan atau setiap blok sumber daya lainnya digunakan. Rentang nilai: {0b=setiap blok sumber daya yang digunakan; 1b=setiap blok sumber daya lainnya digunakan}	tx_metadata_i[18]
tx_u_startPrb	10	Masukan	PRB awal dari bagian data bidang pengguna. Rentang nilai: {00 0000 0000b-11 1111 1111b}	tx_metadata_i[17:8]
tx_u_numPrb	8	Masukan	Tentukan PRB tempat bagian data bidang pengguna valid.	tx_metadata_i[7:0]

			Rentang nilai: {0000 0001b-1111 1111b, 0000 0000b = semua PRB dalam jarak subcarrier (SCS) dan bandwidth operator yang ditentukan }
tx_u_udCompHdr	8	Masukan	Tentukan metode kompresi dan lebar bit IQ data pengguna di bagian data. Rentang nilai: {0000 0000b-1111 1111b}	T/A (tx_udcomphdr_i)

Tabel 14.rx_metadata_valid_i/o

Nama Sinyal	lebar bit	Arah	Keterangan	Pemetaan Metadata
rx_sec_hdr_valid	1	Keluaran	Ketika rx_sec_hdr_valid adalah 1, bidang data bagian bidang U valid. IE header umum valid ketika rx_sec_hdr_valid ditegaskan, sinkron dengan avst_sink_u_startofpacket dan avst_sink_u_valid. Bagian IE yang berulang valid ketika rx_sec_hdr_valid ditegaskan, sinkron dengan avst_sink_u_valid. Saat menyediakan bidang PRB bagian baru di avst_sink_u_data, berikan IE bagian baru dengan rx_sec_hdr_valid yang ditegaskan.	rx_metadata_valid_o

Tabel 15. rx_metadata_o keluaran 128-bit

Nama Sinyal	lebar bit	Arah	Keterangan	Pemetaan Metadata
Disimpan	32	Keluaran	Disimpan.	rx_metadata_o[127:96]
rx_u_seq_id	16	Keluaran	SeqID paket, yang diekstraksi dari header transport eCPRI.	rx_metadata_o[95:80]
rx_u_pc_id	16	Keluaran	PCID untuk transportasi eCPRI dan RoEflowId untuk transportasi RoE	rx_metadata_o[79:64]
disimpan	4	Keluaran	Disimpan.	rx_metadata_o[63:60]
rx_u_dataArah	1	Keluaran	arah data gNB. Rentang nilai: {0b=Rx (yaitu mengunggah), 1b=Tx (yaitu mengunduh)}	rx_metadata_o[59]
rx_u_filterIndex	4	Keluaran	Mendefinisikan indeks ke filter saluran untuk digunakan antara data IQ dan antarmuka udara. Rentang nilai: {0000b-1111b}	rx_metadata_o[58:55]
rx_u_frameId	8	Keluaran	Penghitung untuk frame 10 ms (periode pembungkusan 2.56 detik), khususnya frameId= nomor frame modulo 256. Rentang nilai: {0000 0000b-1111 1111b}	rx_metadata_o[54:47]
rx_u_subframeId	4	Keluaran	Penghitung untuk subframe 1 md dalam bingkai 10 md. Rentang nilai: {0000b-1111b}	rx_metadata_o[46:43]
rx_u_slotID	6	Keluaran	Nomor slot dalam subframe 1 ms. Semua slot dalam satu subframe dihitung berdasarkan parameter ini. Rentang nilai: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reserved}	rx_metadata_o[42:37]
rx_u_simbolid	6	Keluaran	Mengidentifikasi nomor simbol dalam slot. Rentang nilai: {00 0000b-11 1111b}	rx_metadata_o[36:31]

rx_u_sectionId	12	Keluaran	SectionID memetakan bagian data bidang U ke pesan bidang C yang sesuai (dan Tipe Bagian) yang terkait dengan data tersebut. Rentang nilai: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o[30:19]
rx_u_rb	1	Keluaran	Indikator blok sumber daya. Menunjukkan apakah setiap blok sumber daya digunakan atau setiap sumber daya lainnya digunakan. Rentang nilai: {0b=setiap blok sumber daya yang digunakan; 1b=setiap blok sumber daya lainnya digunakan}	rx_metadata_o[18]
rx_u_startPrb	10	Keluaran	PRB awal dari bagian data bidang pengguna. Rentang nilai: {00 0000 0000b-11 1111 1111b}	rx_metadata_o[17:8]
rx_u_numPrb	8	Keluaran	Menentukan PRB tempat bagian data bidang pengguna valid. Rentang nilai: {0000 0001b-1111 1111b, 0000 0000b = semua PRB dalam SCS dan bandwidth operator yang ditentukan }	rx_metadata_o[7:0]
rx_u_udCompHdr	8	Keluaran	Menentukan metode kompresi dan lebar bit IQ data pengguna di bagian data. Rentang nilai: {0000 0000b-1111 1111b}	T/A (rx_udcomphdr_o)

Sinyal Antarmuka CSR
Tabel 16. Sinyal Antarmuka CSR

Nama Sinyal	Sedikit Lebar	Arah	Keterangan
csr_address	16	Masukan	Alamat register konfigurasi.
csr_write	1	Masukan	Konfigurasi penulisan register diaktifkan.
csr_writedata	32	Masukan	Konfigurasi register menulis data.
csr_readdata	32	Keluaran	Konfigurasi register membaca data.
csr_baca	1	Masukan	Konfigurasi register baca diaktifkan.
csr_readdatavalid	1	Keluaran	Konfigurasi register membaca data yang valid.
csr_waitrequest	1	Keluaran	Permintaan tunggu register konfigurasi.

Register IP Kompresi Fronthaul

Kontrol dan pantau fungsionalitas kompresi fronthaul melalui antarmuka kontrol dan status.
Tabel 17. Daftar Peta

CSR_ADDRESS (Offset Kata)	Daftar Nama
ukuran 0x0	mode_kompresi
ukuran 0x1	tx_error
ukuran 0x2	rx_error

Tabel 18. Daftar mode_kompresi

Sedikit Lebar	Keterangan	Mengakses	Nilai Reset HW
31:9	Disimpan	RO	ukuran 0x0
8:8	Modus fungsional: • 1'b0 adalah mode kompresi statis • 1'b1 adalah mode kompresi dinamis	RW	ukuran 0x0
7:0	Header kompresi data pengguna statis: • 7:4 adalah udIqWidth — 4'b0000 adalah 16 bit — 4'b1111 adalah 15 bit -: — 4'b0001 adalah 1 bit • 3:0 adalah udCompMeth — 4'b0000 tanpa kompresi — 4'b0001 adalah blok floating point — 4'b0011 adalah hukum µ • Lainnya dilindungi undang-undang	RW	ukuran 0x0

Tabel 19. tx Error Register

Sedikit Lebar	Keterangan	Mengakses	Nilai Reset HW
31:2	Disimpan	RO	ukuran 0x0
1:1	Lebar Iq tidak valid. IP menetapkan Iqwidth ke 0 (Iqwidth 16-bit) jika mendeteksi Iqwidth tidak valid atau tidak didukung.	RW1C	ukuran 0x0
0:0	Metode kompresi tidak valid. IP menjatuhkan paket.	RW1C	ukuran 0x0

Tabel 20. Daftar Kesalahan rx

Sedikit Lebar	Keterangan	Mengakses	Nilai Reset HW
31:8	Disimpan	RO	ukuran 0x0
1:1	Lebar Iq tidak valid. IP menjatuhkan paket.	RW1C	ukuran 0x0
0:0	Metode kompresi tidak valid. IP menetapkan metode kompresi ke metode kompresi default yang didukung berikut ini: • Hanya mengaktifkan titik mengambang blok: default ke titik mengambang blok. • Hanya hukum μ yang diaktifkan: default ke hukum μ. • Mengaktifkan block-floating point dan μ-law: default untuk block-floating point.	RW1C	ukuran 0x0

Arsip Panduan Pengguna IP Intel FPGA Kompresi Fronthaul

Untuk versi terbaru dan sebelumnya dari dokumen ini, lihat: Panduan Pengguna Intel FPGA IP Kompresi Fronthaul. Jika IP atau versi perangkat lunak tidak tercantum, panduan pengguna untuk IP atau versi perangkat lunak sebelumnya akan berlaku.

Riwayat Revisi Dokumen untuk Panduan Pengguna Intel FPGA IP Kompresi Fronthaul

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2022.08.08	21.4	1.0.1	Lebar metadata dikoreksi 0 hingga 0 (Nonaktifkan Port Metadata).
2022.03.22	21.4	1.0.1	• Deskripsi sinyal yang ditukar: — tx_avst_sink_data dan tx_avst_source_data — rx_avst_sink_data dan rx_avst_source_data • Ditambahkan Tingkat Kecepatan yang Didukung Perangkat meja • Ditambahkan Kinerja dan Penggunaan Sumber Daya
2021.12.07	21.3	1.0.0	Kode pemesanan diperbarui.
2021.11.23	21.3	1.0.0	Rilis awal.

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.

Versi Online
Kirim Masukan
ID: 709301
UG-20346
Versi: 2022.08.08
ISO 9001: 2015 Terdaftar

Dokumen / Sumber Daya

	IP FPGA Kompresi Intel Fronthaul [Bahasa Indonesia:] Panduan Pengguna IP FPGA Kompresi Fronthaul, IP FPGA Kompresi Fronthaul, IP FPGA
	IP FPGA Kompresi Intel Fronthaul [Bahasa Indonesia:] Panduan Pengguna UG-20346, 709301, IP FPGA Kompresi Fronthaul, IP FPGA Fronthaul, IP FPGA Kompresi, IP FPGA

Referensi

• Panduan Pengguna