Содржини скриј

1 FPGA-IPUG-02043-1.6 FIR филтер IP-јадро

2.2 Упатство за употреба на производот:

2.2.1 1. Вовед:

2.2.2 2. Брзи факти:

2.2.2.1 LatticeXP2 уреди:

2.2.2.2 LatticeECP3 уреди:

2.2.2.3 LatticeECP5 уреди:

2.3 ЧПП:

2.3.1 П: Која е целта на IP-јадрото на FIR филтерот?

2.3.2 П: Кои фамилии FPGA се поддржани од јадрото на IP-филтерот FIR?

2.3.3 П: Кои алатки за дизајн се компатибилни со IP-јадрото за филтер FIR?

2.3.4 П: Кои се барањата за користење ресурси за IP-јадрото на FIR филтерот на уредите LatticeECP5?

2.3.5 Документи / ресурси

2.3.5.1 Референци

FPGA-IPUG-02043-1.6 FIR филтер IP-јадро

Информации за производот:

Спецификации:

IP-јадрото на FIR филтерот е дизајнирано за употреба со LatticeXP2,
LatticeECP3 и LatticeECP5 FPGA уреди. Тој нуди конфигурации
за различни канали и допири, заедно со различни множители
врз основа на типот на уредот.

Упатство за употреба на производот:

1. Вовед:

FIR Filter IP Core е моќна алатка за филтрирање сигнали
во FPGA апликации. Обезбедува филтрирање со конечен импулсен одговор
способности за подобрување на задачите за обработка на сигналот.

2. Брзи факти:

LatticeXP2 уреди:

1 канал 64 допири, 16 множители

1 канал 24 допири, 6 множители
1 канал 48 допири, 12 множители

Потребен е минимален уред: LFXP2-5E
Искористување на ресурсите: LUTs – 211, sysMEM – 4, EBRs – 250,
Регистри - 1

Поддршка за алатки за дизајн: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 решетка
Издание

LatticeECP3 уреди:

4 канали 64 допири, 1 мултипликатор

1 канал 32 допири, 32 множители
1 канал 32 допири, 8 множители

Потребен е минимален уред: LFE3-35EA
Искористување на ресурсите: LUTs – 866, sysMEM – 32, EBRs – 2041,
Регистри - 64

Поддршка за алатки за дизајн: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 решетка
Издание

LatticeECP5 уреди:

4 канали 64 допири, 1 мултипликатор

1 канал 32 допири, 32 множители
1 канал 32 допири, 8 множители

Потребен е минимален уред: LFE5UM-85FEA
Искористување на ресурсите: LUTs – 248, sysMEM – 202, EBRs – 201,
Регистри - 2

Поддршка на алатки за дизајн: решеткаст дијамант 3.10

ЧПП:

П: Која е целта на IP-јадрото на FIR филтерот?

О: IP-јадрото на филтерот FIR е дизајнирано да обезбеди конечен импулс
Способности за филтрирање на одговор за задачи за обработка на сигнали во FPGA
апликации.

П: Кои фамилии FPGA се поддржани од IP филтерот FIR
Јадро?

О: IP-јадрото на FIR филтерот поддржува LatticeXP2, LatticeECP3 и
LatticeECP5 FPGA семејства.

П: Кои алатки за дизајн се компатибилни со IP филтерот FIR
Јадро?

О: Филтерот FIR IP Core може да се користи со алатки за дизајн како што се
Lattice Diamond, Synplify Pro, Modelsim SE и Active-HDL Lattice
Издание.

П: Кои се барањата за искористување на ресурсите за FIR
Да се филтрира IP-јадрото на уредите LatticeECP5?

О: На уредите LatticeECP5, искористувањето на ресурсите вклучува
LUTs – 248, sysMEM – 202, EBRs – 201 и регистри – 2.

View Fullscreen

FIR филтер IP-јадро
Упатство за употреба
FPGA-IPUG-02043-1.6
јуни 2021 година
Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR

Содржини
Акроними во овој документ ………………………………………………………………………………………………………………………………… …….5 1. Вовед …………………………………………………………………………………………………………………………… …………………………………6 2. Брзи факти……………………………………………………………………………………………………… …………………………………………………………..7 3. Карактеристики ………………………………………………………………………… …………………………………………………………………………………………… 9 4. Функционален опис……………………………………… ………………………………………………………………………………………………… 10
4.1. Дијаграм на интерфејс……………………………………………………………………………………………………………………………………… 10 4.2. Архитектура на FIR филтер …………………………………………………………………………………………………………………………………………………………………………………………………………
4.2.1. Имплементација во директна форма………………………………………………………………………………………………………….10 4.2.2. Симетрична имплементација ……………………………………………………………………………………………………………..11 4.2.3. Полифазна интерполација FIR филтер………………………………………………………………………………………………………..11 4.2.4. Полифазен филтер за десеткување FIR …………………………………………………………………………………………………………….12 4.2.5. Повеќеканални FIR филтри …………………………………………………………………………………………………………………….12 4.3 . Детали за имплементација…………………………………………………………………………………………………………………………….12 4.4. Конфигурирање на јадрото на FIR филтерот ……………………………………………………………………………………………………………………..13 4.4.1. 13. Опции за архитектура……………………………………………………………………………………………………………………………………………………………………………………………………………….XNUMX
4.4.1.1. Спецификација на коефициенти …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………13 4.4.1.2. Фактор на мултиплексирање на множител ……………………………………………………………………………………………………….14 4.4.2. Опции за спецификација на I/O ……………………………………………………………………………………………………………………………15 4.4.2.1. 15. Заокружување ……………………………………………………………………………………………………………………………….4.4.3 15. Опции за имплементација………………………………………………………………………………………………………………….4.4.3.1 15. Тип на меморија …………………………………………………………………………………………………………………………………4.5 16. Опис на сигналите ………………………………………………………………………………………………………………………………… 4.6 17. Интерфејс со IP-јадрото на филтерот FIR …………………………………………………………………………………………………………4.6.1 17. Интерфејс со податоци …………………………………………………………………………………………………………………………………………… .4.6.2 17. Повеќе канали ……………………………………………………………………………………………………………………..4.6.3 17. Променлива интерполација/фактор на десеткување…………………………………………………………………………………………….4.6.4 17. Коефициенти за повторно вчитување ………………………………………………………………………………………………………………………..4.7 18. Временски спецификации………………………………………………………………………………………………………………………..4.7.1 18. Временски спецификации применливи за сите уреди ……………………………………………………………………………………..4.7.2 2. Временски спецификации применливи за имплементации на LatticeXP3, LatticeECP5 и LatticeECP19 …………….4.7.3 3. Временски спецификации применливи за имплементации на LatticeECP5 и LatticeECP20 ………………………………..5 21. Поставки на параметри ………………………………………………………………………… ……………………………………………………………………..5.1 22. Табела Архитектура……………………………………………………………………………………………………………………………… 5.2 24. Табела за спецификации на I/O …………………………………………………………………………………………………………………………………… ..5.3 26. Табела за имплементација…………………………………………………………………………………………………………………………………6 27 . Генерирање и евалуација на јадрото на IP…………………………………………………………………………………..6.1 27. Лиценцирање на јадрото на IP ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………. .6.2 27. Започнување ……………………………………………………………………………………………………………………………………… ..6.3 XNUMX. IPexpress-Created Files и Структура на директориумот на највисоко ниво ……………………………………………………………………………31 6.4. Инстантирање на јадрото………………………………………………………………………………………………………………………….32 6.5. Вклучување на функционална симулација …………………………………………………………………………………………………………………….32 6.6. Синтетизирање и имплементирање на јадрото во дизајн на највисоко ниво ………………………………………………………………….32 6.7. Евалуација на хардвер …………………………………………………………………………………………………………………………..33 6.7.1. Овозможување евалуација на хардвер во дијамант……………………………………………………………………………………………………………33 6.8. Ажурирање/регенерирање на IP-јадрото……………………………………………………………………………………………………………….33 6.8.1. Регенерирање на IP-јадро во дијамант …………………………………………………………………………………………………………33 6.9. Регенерирање на IP-јадро во алатката за дизајнерска јасност………………………………………………………………………………………….34 6.10. Повторно креирање на IP-јадро во алатката за дизајнер на јасност …………………………………………………………………………………………………………………………………………………………………………………………………………………… ……………………………………………………………………………………………………………………………………………… ..34 Помош за техничка поддршка …………………………………………………………………………………………………………………………… ………35 Додаток А. Искористување на ресурсите ………………………………………………………………………………………………………………………… ……………36 LatticeECP37 уреди …………………………………………………………………………………………………………………………… …………………..3

© 2008-2021 Lattice Semiconductor Corp. Сите решетки заштитни знаци, регистрирани трговски марки, патенти и одрекувања од одговорност се наведени на www.latticesemi.com/legal. Сите други имиња на брендови или производи се заштитни знаци или регистрирани заштитни знаци на нивните соодветни сопственици. Спецификациите и информациите овде се предмет на промена без претходна најава.

2 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
LatticeXP2 уреди…………………………………………………………………………………………………………………………………… ……….37 ECP5 уреди………………………………………………………………………………………………………………………… ……………………………….37 Историја на ревизии …………………………………………………………………………………………………………… ………………………………………………… 38

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
Фигури
Слика 4.1. Интерфејс од највисоко ниво за IP-јадрото на филтерот FIR………………………………………………………………………………………………….10 Слика 4.2. FIR филтер од директна форма ……………………………………………………………………………………………………………………………… .11 Слика 4.3. Симетрични коефициенти Имплементација на FIR филтер ……………………………………………………………………………………………….11 Слика 4.4. Полифазен интерполатор ……………………………………………………………………………………………………………………….11 Слика 4.5 . Полифазен десеткувач ……………………………………………………………………………………………………………………………………….12 Слика 4.6. Функционален блок дијаграм ………………………………………………………………………………………………………………………12 Слика 4.7. Управување со меморијата на допрете и коефициентот за Sample FIR Филтер …………………………………………………………..13 Слика 4.8. Едноканален, FIR филтер со една брзина со континуирани влезови …………………………………………………………………….18 Слика 4.9. Едноканален, FIR филтер со единечна брзина со празнини во влезот ……………………………………………………………………………18 Слика 4.10. Сигнали на множество на фактори………………………………………………………………………………………………………………………………………………………………………………………………………………………… Слика 18. Коефициент на повторно вчитување………………………………………………………………………………………………………………………..4.11 Слика 18. Повеќеканален FIR филтер со единечна брзина (4.12 канали) ………………………………………………………………………………………3 Слика 19. Повеќеканален (4.13 канали) интерполатор (фактор од 3) ………………………………………………………………………………..3 Слика 19. Повеќеканален (4.14 канали) Дециматор (Фактор од 3) ………………………………………………………………………………………..3 Слика 19. Повеќеканален FIR филтер со единечна брзина (4.15 канали) …………………………………………………………………………………………3 Слика 20. Повеќеканален (4.16 канали) интерполатор (фактор од 3) ………………………………………………………………………………..3 Слика 20. Дециматор на повеќе канали (4.17 канали) (фактор од 3) ………………………………………………………………………………………..3 Слика 20. Картичка за архитектура на интерфејсот на IP филтерот FIR …………………………………………………………………………………………5.1 Слика 22. Јазиче за спецификации за влез/излез на интерфејсот на IP филтерот FIR ………………………………………………………………………………..5.2 Слика 24. Картичка за имплементација на интерфејсот на IP-јадрениот IP филтер FIR …………………………………………………………………………………5.3 Слика 26. IPexpress дијалог-кутија ………………………………………………………………………………………………………………………………… 6.1 Слика 27. Дијалог за конфигурација …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….6.2 Слика 28 . Clarity Designer Tool Dialog Box ………………………………………………………………………………………………………………..6.3 Слика 28. Табела Каталог за дизајнери на јасност …………………………………………………………………………………………………………………………..6.4 Слика 29 . Дијалог за филтер од ела ……………………………………………………………………………………………………………………………… .6.5 Слика 29. Интерфејс за конфигурација на IP……………………………………………………………………………………………………………………………6.6 Слика 30. Структура на директориумот генериран IP-јадро на FIR филтер…………………………………………………………………………………….6.7
Табели
Табела 2.1. ИП-јадро на FIR филтер за LatticeXP2 уреди Брзи факти ………………………………………………………………………………………….7 Табела 2.2. ИП-јадро на FIR филтер за LatticeECP3 уреди Брзи факти ……………………………………………………………………………………..7 Табела 2.3. FIR филтер IP-јадро за LatticeECP5 уреди Брзи факти …………………………………………………………………………………………..8 Табела 4.1. Максимален фактор на мултиплексирање на множител за различни конфигурации*……………………………………………………..15 Табела 4.2. Дефиниции на пристаништето од највисоко ниво……………………………………………………………………………………………………………………….16 Табела 5.1. Спецификации на параметрите за IP-јадрото на филтерот FIR ………………………………………………………………………………………..21 Табела 5.2. Табела Архитектура……………………………………………………………………………………………………………………………… .23 Табела 5.3. Табела за спецификации на I/O …………………………………………………………………………………………………………………………………… …25 Табела 5.4. Табела за имплементација…………………………………………………………………………………………………………………………………….26 Табела 6.1. File Список ………………………………………………………………………………………………………………………………………… …………31 Табела А.1. Перформанси и искористување на ресурсите (LatticeECP3)* ………………………………………………………………………………..37 Табела А.2. Перформанси и искористување на ресурсите (LatticeXP2)* ………………………………………………………………………………….37 Табела А.3. Перформанси и искористување на ресурсите (LFE5U)* ………………………………………………………………………………………………………………………………………………………………………………………………..37

4 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Акроними во овој документ

Список на акроними користени во овој документ.

Акроним

Дефиниција

ЕЛА

Конечен импулсен одговор

FPGA

Поле-програмабилна порта низа

LED

диода што емитува светлина

МЛЕ

Мотор за машинско учење

SDHC

Безбеден дигитален висок капацитет

SDXC

Безбеден дигитален проширен капацитет

СПИ

Сериски периферен интерфејс

ВИП

Платформа за видео интерфејс

USB

Универзален сериски автобус

Невро мрежа

Упатство за корисникот на јадрото на IP филтер FIR

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
1. Вовед
Јадрото на IP-филтерот Lattice FIR (Finite Impulse Response) е широко конфигуриран, повеќеканален FIR филтер, имплементиран со користење на блокови sysDSPTM со високи перформанси достапни во решетки уреди. Покрај филтрите со единечна брзина, IP-јадрото поддржува и низа филтри за полифазно уништување и интерполација. Размената на искористеноста и пропусната моќ може да се контролира со одредување на мултипликаторскиот мултиплексен фактор што се користи за имплементација на филтерот. IP-јадрото FIR Filter поддржува дури 256 канали, при што секој има до 2048 допири. Ширината на влезните податоци, коефициентот и излезните податоци може да се конфигурираат во широк опсег. IP-јадрото користи целосна внатрешна прецизност додека дозволува променлива излезна прецизност со неколку избори за заситеност и заокружување. Коефициентите на филтерот може да се наведат во времето на генерирање и/или повторно да се вчитаат за време на извршувањето преку влезните порти. IP-јадрото на FIR Filter може да се генерира и со помош на моделот Lattice FIR Filter Simulink®. За информации за протокот на Simulink, погледнете го упатството FPGA Design with ispLEVER.

6 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR

2. Брзи факти

Табелата 2.1 до табела 2.3 дава брзи факти за IP-јадрото на FIR филтерот за уредите LatticeXP2TM, LatticeECP3TM и LatticeECP5TM.

Табела 2.1. FIR филтер IP-јадро за LatticeXP2 уреди Брзи факти

FIR IP конфигурација

1 Канали 64 Допрете
16 Мултипликатори

1 Канал 24 Допрете 6 Мултипликатори

1 Канал 48 Допрете 12 Мултипликатори

Основни барања Искористување на ресурсите
Поддршка за алатки за дизајн

Поддржани FPGA фамилии Потребен е минимален уред Целен уред LUTs sysMEM EBRs Регистрира DSP Slice Lattice имплементација Симулација на синтеза

LFXP2-5E
211 4
250 1

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241 4
272 1
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246 4
281 1

Табела 2.2. FIR филтер IP-јадро за LatticeECP3 уреди Брзи факти

Основни барања Искористување на ресурсите
Поддршка за алатки за дизајн

FPGA фамилии со поддршка на минимален уред Потребен е насочен уред LUTs sysMEM EBRs Регистри MULT18X18 Решетка за имплементација на синтеза симулација

4 Канали 64 Допрете
1 Мултипликатор
866 32 2041 64

FIR IP конфигурација
1 Канал 32 Допрете 32 Мултипликатори
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212 2
199 4
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 Канал 32 Допрете 8 Мултипликатори
200 4
303 6

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR

Табела 2.3. FIR филтер IP-јадро за LatticeECP5 уреди Брзи факти

FIR IP конфигурација

4 Канали 64 Допрете
1 Мултипликатор

1 Канал 32 Допрете 32 Мултипликатори

1 Канал 32 Допрете 8 Мултипликатори

Основни барања Искористување на ресурсите
Поддршка за алатки за дизајн

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Решеткаст дијамант 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

ModelSim SE 10.2c

8 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
3. Карактеристики
· Променлив број на допири до 2048 · Влезни и коефициенти широчина од 4 до 32 бита · Повеќеканална поддршка за до 256 канали · Односи на десеткување и интерполација од 2 до 256 · Поддршка за филтер со полупојас · Конфигурирачки паралелизам од целосно паралелно до сериски · Потпишани или непотпишани податоци и коефициенти · Симетрија на коефициенти и оптимизација на негативна симетрија · Поддршка за коефициенти што може повторно да се вчитаат · Целосна прецизна аритметика · Изборна ширина и прецизност на излезот · Може да се избере прелевање: обвиткување или заситеност · Изборно заокружување: скратување, заокружено кон нула , заокружете се од нула, заоблени до најблиските и конвергентни
заокружување · Специфична ширина и прецизност со ознаки со фиксна точка · Сигнали за ракување за да се олесни непреченото поврзување

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
4. Функционален опис
Ова поглавје дава функционален опис на IP-јадрото на филтерот FIR.
4.1. Дијаграм за интерфејс
Дијаграмот за интерфејс на највисоко ниво за IP-јадрото на филтерот FIR е прикажан на Слика 4.1.

Слика 4.1. Интерфејс од највисоко ниво за IP-јадрото на филтерот FIR
4.2. Архитектура на филтер FIR
Работа на FIR филтер на податоци samples може да се опише како операција збир на производи. За филтер со N-tap FIR, тековниот влез sample и (N-1) претходен влез samples се множат со N коефициенти на филтерот и добиените N производи се додаваат за да се добие еден излез sampкако што е прикажано подолу.
(1)
Во горната равенка, hn , n=0,1,…, N-1 е одговорот на импулсот; xn, n=0,1,…, е влезот; и yn, n=0,1,…, е
излез. Бројот на елементи за одложување (N-1) го претставува редоследот на филтерот. Бројот на влезни податоци samples (тековни и претходни) кои се користат при пресметката на еден излез sample го претставува бројот на филтер славини (N).
4.2.1. Имплементација во директна форма
Во имплементацијата со директна форма прикажана на слика 4.2, влезот samples ќе се префрлат во редица на шифт регистер и секој поместувачки регистар е поврзан со множител. Производите од множителите се сумираат за да се добие излезот на FIR филтерот sampле.

10 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
Слика 4.2. FIR филтер во директна форма
4.2.2. Симетрична имплементација
Одговорот на импулсот за повеќето FIR филтри е симетричен. Оваа симетрија генерално може да се искористи за да се намалат аритметичките барања и да се произведат реализациите на филтерот за ефикасно подрачје. Можно е да се користи само една половина од множителите за симетрични коефициенти во споредба со оној што се користи за сличен филтер со несиметрични коефициенти. Имплементација за симетрични коефициенти е прикажана на слика 4.3.

Слика 4.3. Симетрични коефициенти FIR филтер имплементација
4.2.3. Полифазна интерполација FIR филтер
Опцијата за полифазен филтер за интерполација го имплементира пресметковно ефикасниот филтер за интерполација од 1 до P прикажан подолу, каде што P е цел број поголем од 1. Слика 4.4 покажува полифазен интерполатор, каде што секоја гранка се нарекува полифаза.

Слика 4.4. Полифазен интерполатор

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
Во оваа структура, влезните податоци ќе се вчитаат во секоја полифаза во исто време, а излезните податоци од секоја полифаза ќе се истоварат како излез sampле од FIR. Бројот на полифази е еднаков на факторот на интерполација. Коефициентите се доделуваат на сите полифази рамномерно.
4.2.4. Полифазен филтер за десеткување FIR
Опцијата за полифазен филтер за десеткување го имплементира пресметковно ефикасниот филтер за десеткување P-to-1 прикажан на слика 4.5, каде што P е цел број поголем од 1.

Слика 4.5. Полифазен Дециматор
Во оваа структура, влезот sample се вчитува последователно во секоја од полифазите со само една полифаза напоена во исто време. Кога сите полифази се оптоварени со какоampле, резултатот од полифазите се сумира и се растоварува како излез на FIR филтерот. Во оваа шема, P внесете samples генерира еден излез sample, каде што P е факторот на десеткување.
4.2.5. Повеќеканални FIR филтри
Многу е вообичаено да се видат FIR филтри кои се користат во сценарија за повеќеканална обработка. Максималната можна пропусност на имплементација на FIR филтер често е многу повисока од пропусната моќ потребна за еден канал што се обработува. За такви апликации, пожелно е да се користат истите ресурси на временски мултиплексиран начин за реализација на повеќеканални FIR филтри. Освен во целосно паралелни имплементации, каде што се користат доволно множители за извршување на сите потребни пресметки во еден такт, филтерот FIR користи независни мемории за допир и коефициент за да го нахрани секој множител. Оттука, повеќеканалните имплементации резултираат со помала употреба на меморија во споредба со повеќекратните примероци на FIR филтри. За случаи кога сите канали користат ист сет коефициенти, користењето на повеќеканален FIR филтер има јасна предностtage на барање помали коефициентни мемории.

4.3. Детали за имплементација
Слика 4.6 го прикажува функционалниот блок дијаграм на IP-јадрото FIR Filter.

coeffin coeffwe коефициент

Коефициентна меморија

дин

Влезни регистри

Допрете Меморија

Содавач на симетрија

Множечка низа

Адер дрво

Излезна обработка

даут

невалиден ибстарт ifactor dfactor
множество фактори

Контролна логика
Слика 4.6. Функционален блок дијаграм

надвалиден obstart rfi

12 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
Податоците и коефициентите се зачувани во различни мемории прикажани како меморија на допир и меморија на коефициентите на горната шема. Собирачот на симетрија се користи ако коефициентите се симетрични. Мултипликаторната низа содржи еден или повеќе множители во зависност од спецификацијата на корисникот. Дрвото на собирачот го изведува збирот на производите. Во зависност од конфигурацијата, стеблото за собирање или дел од него се имплементира во DSP блоковите. Блокот за обработка на излезот врши намалување на излезната ширина и прецизна контрола. Овој блок содржи логика за поддршка на различни видови заокружување и прелевање. Блокот со ознака Control Logic управува со распоредот на податоци и аритметички операции врз основа на типот на филтерот (интерполација, десеткување или повеќеканален) и мултипликаторско мултиплексирање.
Мемориите за допир и коефициент се управуваат различно за различни конфигурации на FIR филтерот. Слика 4.7 ги прикажува мемориските задачи за 16-тап, 3-канален, симетричен FIR филтер со два множители.

Слика 4.7. Управување со меморијата на допрете и коефициентот за Sampфилтер за FIR
На дијаграмот има две мемории за допир и меморија за коефициент за секој множител. Длабочината на секоја меморија е ceil(taps/2/multiplier) *канал, што е 12 во овој ексample, каде што операторот ceil(x) го враќа следниот повисок цел број, ако аргументот x е фракционо.

4.4. Конфигурирање на јадрото на филтерот FIR
4.4.1. Опции за архитектура
Опциите за број на канали, број на допири и тип на филтер се независни и директно се наведени во табулаторот Архитектура на интерфејсот на јадрото на IP (видете Поставки за параметри за детали). Ако е потребен полифазен дециматор или интерполатор, факторот на десеткување или интерполација може директно да се специфицира во интерфејсот. Факторот на десеткување или интерполација може да се определи и преку влезните порти за време на работата со избирање на соодветната опција Variable. Ако е избрана опцијата Фактор на променлива десеткање (или променлива интерполација), факторот на десеткување (или интерполација) може да варира од два до фактор на десеткување (или фактор на интерполација) преку влезната порта.
4.4.1.1. Спецификација на коефициенти Коефициентите на филтерот се специфицирани со помош на коефициенти file. Коефициентите file е текст file со еден коефициент по линија. Ако коефициентите се симетрични, полето за избор Симетрични коефициенти мора да се штиклира за да IP-јадрото користи собирачи на симетрија за да го намали бројот на употребени множители. Ако е означено полето Симетрични коефициенти, само половина од коефициентите се читаат од коефициентот file. За филтер за симетрични коефициенти n-тап, бројот на

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
коефициенти прочитани од коефициентите file е еднаква на таванот (n/2). За повеќеканални филтри, прво се одредуваат коефициентите за каналот 0, потоа оние за каналот 1 итн. За повеќеканални филтри, постои опција да одредите дали коефициентите се различни за секој канал или исти (заеднички) за сите канали. Ако коефициентите се заеднички, само еден сет на коефициенти треба да биде наведен во коефициентите file. Вредностите на коефициентот во file може да биде во кој било радикс (децимален, хексадецимален или бинарен) избран од корисникот. Унарен негативен оператор се користи само ако коефициентите се наведени во децимален радикс. За хексадецимални и бинарни радици, броевите мора да бидат претставени во форма на комплемент со два. Еден поранешенample коефициенти file во децимален формат за 11-тап, 16-битни коефициенти е даден подолу. Во овој ексample, коефициентите бинарна точка е 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 Ексample коефициенти file во формат со подвижна запирка за горенаведениот случај кога позицијата на бинарна точка на коефициентите е 8, е дадена подолу. Коефициентите ќе се квантизираат за да се усогласат со 16.8 фракционите податоци во кои 16 е целосната ширина на коефициентите, а 8 е ширината на фракциониот дел. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 Ако полето за штиклирање Коефициенти за повторно вчитување, може да се провери коефициентот за повторно вчитување на коефициентот F за време на операцијата. Со оваа опција, саканите коефициенти мора да се вчитаат пред работата на филтерот. Коефициентите мора да се вчитаат по специфичен редослед што е одреден од програмата испорачана со IP-јадрото. IP-јадрото, исто така, може опционално да го изврши прередувањето внатрешно, иако користи повеќе ресурси. Ако е посакувана оваа опција, може да се штиклира полето Коефициенти на редослед внатре. Со оваа опција, коефициентите може да се вчитаат во нормален секвенцијален редослед до јадрото.
4.4.1.2. Фактор на мултиплексирање на мултипликатор Пропусната моќ и искористеноста на ресурсите може да се контролираат со доделување соодветна вредност на параметарот Фактор на мултиплексирање на мултипликаторот. Целосно паралелно работење (еден излезен податок по часовник) може да се постигне со поставување на факторот на мултиплексирање на множител на 1. Ако факторот на мултиплексирање на множител е поставен на максималната вредност прикажана во интерфејсот, операцијата со целосна серија е поддржана и трае до n часовници за пресметување на еден излезен податок sample, каде што n е бројот на славини за несиметричен FIR филтер и половина од бројот на чешми за симетричен FIR филтер. Максималната вредност на факторот на мултиплексирање на мултипликатор за различни конфигурации на n-tap FIR филтер е дадена во Табела 4.1.

14 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR

Табела 4.1. Фактор за мултиплексирање на максимален мултипликатор за различни конфигурации*

Тип FIR Несиметрична симетрична полупојас

Единечна стапка n Таван (n/2) кат ((n+1)/4)+1

Интерполатор со фактор=i Плафон(n/i) Плафон(n/2i) кат((n+1)/4)

*Забелешка: Операторот кат (x) го враќа следниот долен цел број, ако x е фракциона вредност.

Дециматор со фактор плафон(n/d) таван(n/2d) кат((n+1)/8)+1

4.4.2. Опции за спецификација на В/И
Контролите во табулаторот за интерфејс Спецификации за влез/излез се користат за дефинирање на различните ширини и прецизни методи во патеката за податоци. Позициите на ширината и бинарната точка на влезните податоци и коефициентите може да се дефинираат независно. Од ширината на влезните податоци, ширината на коефициентот и бројот на допири, целосната прецизна излезна ширина и вистинската локација на излезната бинарна точка автоматски се фиксираат. Целосниот прецизен излез се претвора во ширина на излезот одредена од корисникот со испуштање на некои најмалку значајни (LS) и некои најзначајни (MS) битови и со извршување на наведената обработка на заокружување и прелевање. Излезот е одреден со излезната ширина и параметарот на позицијата на излезната бинарна точка.
4.4.2.1. Заокружување
Следниве пет опции се поддржани за заокружување: · Никој Ги отфрла сите битови десно од излезниот бит најмалку значајни и го остава излезот некоригиран. · Заокружување нагоре Заокружува до најблискиот попозитивен број. · Заокружување од нула Заокружува од нула ако дробниот дел е точно една половина. · Заокружување кон нула Заокружува кон нула ако дробниот дел е точно една половина. · Конвергентно заокружување Заокружува до најблиската парна вредност ако фракциониот дел е точно една половина.

4.4.3. Опции за имплементација
4.4.3.1. Тип на меморија
IP-јадрото FIR Filter користи мемории за складирање на податоци за доцнење, коефициенти и за некои конфигурации, влезни или излезни податоци. Бројот на мемориски единици што се користат зависи од неколку параметри вклучувајќи ширина на податоци, број на допири, тип на филтер, број на канали и коефициент симетрија. Во повеќето случаи, секој множител бара една единица за меморија за податоци и една единица за мемориска единица со коефициент. Филтрите за интерполација или десеткување може дополнително да користат влезни или излезни бафери. Опцијата за интерфејс тип меморија може да се користи за да се одреди дали EBR или дистрибуирана меморија се користи за складирање податоци, коефициент, влезно и излезно. Опцијата наречена Auto го остава тој избор на алатката за генерирање на IP, која користи EBR ако меморијата е подлабока од 128 локации и инаку дистрибуирана меморија.

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR

4.5. Описи на сигнали
Опис на влезно/излез (I/O) портите за IP-јадрото на FIR филтерот е даден во Табела 4.2.

Табела 4.2. Дефиниции на пристаништето од највисоко ниво

Пристаниште

Битови

Генерал I / O

clk

rstn

дин

Ширина на влезни податоци

невалиден

dout надвалиден
rfi

Излезна ширина 1
1

Кога е избрано коефициенти за повторно вчитување

ковчег

Белешки 1*

coeffwe

I/O

Опис

Системски часовник за податоци и контрола на влезови и излези.

Асинхрон асинхрон активен-низок сигнал за ресетирање на широк систем.

Внесени податоци.

Внесете валиден сигнал. Влезните податоци се читаат само кога

inpvalid е висока.

Излезни податоци.

Квалификатор за излезни податоци. Излезните податоци ќе важи само кога

овој сигнал е висок.

Подготвен за влез. Овој излез, кога е висок, покажува дека IP

јадрото е подготвено да ги прими следните влезни податоци. Валидни податоци може

да се применува на din само ако rfi бил висок во текот на претходниот часовник

циклус.

Внесување коефициенти. Коефициентите треба да се вчитаат

преку оваа порта по одреден редослед. Погледнете го делот

Интерфејс со IP-јадрото на филтерот FIR за детали.

Кога ќе се наведе, вредноста на магистралниот ковчег ќе биде запишана во

мемории за коефициент.

коефициент

Овој влез се користи за сигнализирање на филтерот да го користи неодамна

множество на натоварени коефициенти. Овој сигнал мора да биде високо пулсиран за

еден такт циклус по вчитувањето на целиот коефициент сет

користејќи coeffin и coeffwe.

Кога бројот на канали е поголем од 1

ибстарт

Почеток на влезниот блок. За повеќеканални конфигурации, овој влез

го идентификува каналот 0 на влезот.

опстарт

Стартување на излезниот блок. За повеќеканални конфигурации, ова

излезот го идентификува каналот 0.

Кога се проверува Variable interpolation factor или Variable decimation factor

ифактор

ceil(Log2(Интерполација

Вредност на факторот на интерполација

фактор + 1))

dfactor

таванот (Log2 (фактор на децимација+1))

Вредност на факторот на десеткување

множество фактори

Го поставува факторот на интерполација или факторот на десеткување.

Факултативни В/И

Овозможи часовник. Додека овој сигнал е де-потврден, јадрото ќе

игнорирајте ги сите други синхрони влезови и одржувајте ја нејзината струја

држава

Синхроно ресетирање. Кога се наметнува барем еден часовник

циклус, сите регистри во IP јадрото се иницијализираат за да се ресетираат

држава.

Забелешки: 1. Широчината за потпишан тип и симетрична интерполација е Коефициенти ширина +1. 2. Ширината за неозначена и симетрична интерполација е Коефициенти ширина +2. 3. Ширината за сите други случаи е Коефициенти ширина.

16 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR

4.6. Интерфејс со IP-јадрото на филтерот FIR
4.6.1. Интерфејс за податоци
Податоците се внесуваат во јадрото преку динамика и излегуваат од јадрото преку тава.

4.6.2. Повеќе канали
За повеќеканални имплементации, две порти, ibstart и obstart, се достапни во јадрото на IP за да се синхронизираат броевите на каналите. Влезниот ibstart се користи за да се идентификуваат податоците од каналот 0 кои се применуваат на влезовите. Почетокот на излезот оди високо истовремено со излезните податоци на каналот 0.

4.6.3. Променлива интерполација/фактор на десеткување
Кога факторот на интерполација (или децимација) е променлив, портите ifactor (или dfactor) и множеството фактори се додаваат во јадрото на IP. Факторот на интерполација (или десеткување) што се применува на портниот ифактор (или dfactor) се поставува кога множеството фактори на строб сигнал е висок. Кога факторот на интерполација (или десеткување) се менува, излезниот rfi се намалува за неколку циклуси. Кога повторно ќе стане високо, филтерот работи како интерполационен (или десеткуван) филтер што одговара на новата вредност на факторот.

4.6.4. Коефициенти за повторно полнење
Кога се избираат коефициенти за повторно вчитување, двете додадени порти, коефициентот и коефициентот, се користат за повторно вчитување на коефициентите. Сите коефициенти треба да се вчитаат во една серија, притоа одржувајќи го коефициентот на сигналот висок во текот на целото времетраење на вчитувањето. Откако ќе се вчитаат сите коефициенти, коефициентот на влезниот сигнал мора да биде високо пулсиран за еден такт за да стапат на сила новите коефициенти.
Постојат два начини на кои може да се применат коефициенти за повторно вчитување на меморијата на коефициентите, како што е наведено со параметарот Reorder Coefficients Inside.
Кога не е избрано Reorder Coefficients Inside, коефициентите треба да се применат во одредена секвенца за повторно вчитување на меморијата на коефициентите. Необработените коефициенти, како што е наведено во коефициентите file, може да се конвертира во низата што може повторно да се вчита со користење на програмата за генерирање коефициенти coeff_gen.exe (за Windows) достапна во папката gui во директориумот за инсталација IP (на пр.ample, под папката C:LatticeCorefir_core_v6.0gui). Имињата на програмата за генерирање коефициент за UNIX и Linux се coeff_gen_s и coeff_gen_l соодветно. За Windows, програмата се повикува на следниов начин:
coeff_gen.exefile_име>.lpc
Забелешка: Ако во ЛПЦ file, вредноста на параметарот varcoeff= е Да, ве молиме сменете ја во Не пред да генерирате ROM fileе рачно.
Оваа команда ги конвертира коефициентите во влезот file, како што е наведено во коефициентотfile= параметар во ЛПЦ file, до секвенцата на коефициенти што може да се вчитаат file наречен коефи.mem. Имајте на ум дека излезот file може да содржи повеќе коефициенти отколку што првично се должат на вметнати нула коефициенти. Сите коефициенти во излезот file, вклучувајќи ги и нулите, треба да се применуваат последователно преку портата за ковчегот. За да ја добиете низата на примена на коефициентите, уредете ги влезните коефициенти file со секвенцијални броеви (на пр. 1,2) и IP ќе работи на file автоматски. Во режимот на коефициенти што може повторно да се вчитаат, јадрото нема да биде подготвено за работа (излезот rfi нема да биде висок) додека коефициентите не се вчитаат и коефициентот не се потврди висок.
Кога е избран параметарот Reorder Coefficients Inside, коефициентите ќе се реорганизираат внатре во јадрото на IP без да се бара рачно прередување опишано претходно. Со оваа опција, логиката за преуредување се додава во јадрото на IP и корисникот може да ги примени коефициентите во нормална низа.
Во овој режим, ако е избран параметарот Симетрични коефициенти, ќе се користат само половина од дадените коефициенти. За прample, ако низата за внесување на необработени коефициент е: 1 2 3 4 5 6 5 4 3 2 1, коефициентите што ќе се користат ќе бидат 1 2 3 4 5 6.
Слично на тоа, ако се избере Half Band, сите влезни коефициенти на парните локации, освен последната, ќе бидат отфрлени. За прample, ако низата за внесување на необработени коефициент е: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1, коефициентите што ќе се користат ќе бидат 1 2 3 4 5 6.
Забелешка: Ако параметарот varcoeff= во lpc file е поставено на Да, сменете го во Не пред да ги генерирате новите коефициенти file.

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
4.7. Временски спецификации
Дијаграмите за тајминг за IP-јадрото на филтерот FIR се дадени на Слика 4.8 до слика 4.17. Забележете дека постојат различни временски спецификации за одредени апликации за FIR филтри кои користат решетки XP2/ECP3/ECP5 уреди. Слика 4.8 до слика 4.11 се однесува на сите FIR апликации.
4.7.1. Временски спецификации применливи за сите уреди
Слика 4.8. Едноканален, FIR филтер со една стапка со континуирани влезови

Слика 4.9. Едноканален, FIR филтер со една брзина со празнини во влезот Слика 4.10. Сигнали за множество на фактори
Слика 4.11. Коефициент на повторно вчитување

18 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
4.7.2. Временски спецификации применливи за имплементации на LatticeXP2, LatticeECP3 и LatticeECP5
Дополнително на претходните бројки, Слика 4.12 до Слика 4.14 се применува при користење на двата уреди LatticeXP2, LatticeECP3 и LatticeECP5: негативна симетрија, половина опсег, интерполација и десеткување на променливата фактор, и апликации кои користат множители 36×36.
Слика 4.12. Повеќеканален FIR филтер со една стапка (3 канали)

Слика 4.13. Повеќеканален (3 канали) интерполатор (фактор од 3)

Слика 4.14. Дециматор на повеќе канали (3 канали) (фактор од 3)

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
4.7.3. Временски спецификации применливи за имплементации на LatticeECP3 и LatticeECP5
Како што беше наведено претходно, Слика 4.15 до слика 4.17 се однесува на сите LatticeECP3 и Lattice ECP5 уреди, освен оние конкретно наведени во претходниот дел.

Слика 4.15. Повеќеканален FIR филтер со една стапка (3 канали)

Слика 4.16. Повеќеканален (3 канали) интерполатор (фактор од 3)

Слика 4.17. Дециматор на повеќе канали (3 канали) (фактор од 3)

20 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR

5. Поставки на параметри

Алатките IPexpress и Clarity Designer се користат за креирање IP и архитектонски модули во софтверот Diamond. Може да се повикате на делот за генерирање и евалуација на јадрото на IP за тоа како да генерирате IP.
Табелата 5.1 го дава списокот со параметри што може да се конфигурираат од корисникот за IP-јадрото на филтерот FIR. Поставките на параметарот се специфицирани со помош на интерфејсот за конфигурација на јадрото на IP филтер FIR во IPexpress или Clarity Designer. Бројните опции за основни параметри на IP филтерот FIR се поделени на повеќе јазичиња за интерфејс како што е опишано во ова поглавје.

Табела 5.1. Спецификации на параметар за IP-јадрото на филтерот FIR

Параметар

Опсег

Спецификации на филтер

Број на канали

1 до 256

Број на чешми

1 до 2048

Тип на филтер

{Единствена стапка, Интерполатор, Дециматор}

Фактор на интерполација

2 до 256

Променлив фактор на интерполација

{Да, не}

Децимација фактор

2 до 256

Променлив фактор на десеткување

{Да, не}

Коефициенти Спецификации

Коефициенти за повторно полнење

{Да, не}

Преуредете ги коефициентите внатре

{Да, не}

поставени коефициенти

{Заеднички, еден по канал}

Симетрични коефициенти

{Да, не}

Негативна симетрија

{Да, не}

Половина лента

{Да, не}

Коефициент радикс

{Подвижна точка, Децимална, Хексадецимална, Бинарна}

Коефициенти file

Напишете или прелистајте

Напредни опции

Мултипликатор Фактор на мултиплексирање

Забелешка 1, Забелешка 2

Број на блокови SysDSP по ред

5 – Забелешка 3

I/O спецификации

Внесен тип на податоци

{Потпишан, непотпишан}

Ширина на влезни податоци

4 до 32

Позиција на бинарна точка за внесување податоци

-2 до Внеси ширина на податоци + 2

Тип на коефициенти

{Потпишан, непотпишан}

Ширина на коефициенти

4 до 32

Коефициенти бинарна точка позиција

-2 до коефициенти ширина + 2

Излезна ширина

4 до максимална излезна ширина

Излезна позиција на бинарна точка

(4+Влезни податоци позиција на бинарна точка + коефициент позиција на бинарна точка Максимална излезна ширина) до (Излезна ширина + Влезни податоци бинарни
позиција на точка + Коефициент позиција на бинарна точка – 4)

Прецизна контрола

Прелевање Заокружување

{Заситеност, обвиткување}
{Никој, Заокружување нагоре, Заокружено подалеку од нула, Заокружено кон нула, Конвергентно заокружување}

Стандардно
4 64 Единечна стапка 2 Не 2 Бр
Да Не Заеднички Не Не Не Децимални -
Забелешка 2 Забелешка 3
Потпишан на 16 0
Потпишан на 16 0 38 0
Заситеност Нема

Тип на меморија Тип на податочна меморија Тип на коефициент на меморија Тип на влезен бафер

{EBR, дистрибуирано, автоматски}

ЕБР

{EBR, дистрибуирано, автоматски}

ЕБР

{EBR, дистрибуирано, автоматски}

ЕБР

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR

Параметар

Опсег

Стандардно

Тип на излезен тампон

{EBR, дистрибуирано, автоматски}

ЕБР

Оптимизација

{Површина, брзина}

{Површина}

Изборни пристаништа

{Да, не}

бр

{Да, не}

бр

Опции за синтеза

Ограничување на фреквенцијата

1 400

300

Забелешки:

1. Факторот на мултиплексирање на мултипликаторот е ограничен со бројот на блокови DSP во уредот (A) и вистинскиот број на блокови DSP a

потреби за дизајн (Б). Кога A>B, факторот на мултиплексирање на множител е поставен на 1; во спротивно вредноста ќе биде поголема од 1.

2. Видете Фактор на мултиплексирање на множител за детали. 3. Максимален број на DSP блокови достапни по ред во избраниот уред.

Стандардните вредности прикажани на следните страници се оние што се користат за референтниот дизајн на филтерот FIR. Опциите за јадрото на IP за секоја картичка се дискутирани подетално.

5.1. Таб „Архитектура“.
Слика 5.1 ја прикажува содржината на табулаторот Architecture.

Слика 5.1. Картичка „Архитектура“ на интерфејсот на IP-јадрениот IP филтер FIR

22 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Табела 5.2. Ставка за интерфејс на јазичето Архитектура
Број на канали Број на чешми Тип на филтер Фактор на интерполација Променлива Фактор на интерполација Фактор на десеткување Променлива Фактор на десеткација Коефициенти што може повторно да се вчитаат Коефициенти на редослед внатре
Поставени коефициенти Симетрични коефициенти
Полубенд со негативна симетрија
Коефициент Радикс

Упатство за корисникот на јадрото на IP филтер FIR
Опис
Оваа опција му овозможува на корисникот да го одреди бројот на канали.
Оваа опција му овозможува на корисникот да го одреди бројот на допири.
Оваа опција му овозможува на корисникот да одреди дали филтерот е единечна стапка, интерполатор или десеткувач.
Оваа опција му овозможува на корисникот да ја одреди вредноста на фиксниот фактор на интерполација. Кога типот FIR е интерполација, вредноста треба да биде од 2 до 256. Во спротивно, автоматски ќе се постави на 1.
Оваа опција му овозможува на корисникот да одреди дали факторот на интерполација е фиксиран во моментот на генерирање на IP или променлив за време на извршувањето. Ако ова е штиклирано, факторот на интерполација се поставува преку ифакторот на влезната порта кога факторот е висок. Оваа опција му овозможува на корисникот да ја одреди вредноста на фиксниот фактор на десеткување. Кога типот FIR е децимација, вредноста треба да биде од 2 до 256. Во спротивно, автоматски ќе се постави на 1.
Оваа опција му овозможува на корисникот да одреди дали факторот на десеткување е фиксиран во моментот на генерирање на IP или променлив за време на извршувањето. Ако ова е штиклирано, факторот на десеткување се поставува преку влезната порта dfactor кога факторот е висок. Оваа опција му овозможува на корисникот да одреди дали коефициентите се фиксни или може повторно да се вчитаат. Ако е означено, коефициентите може повторно да се вчитаат за време на работата на јадрото користејќи го коефинот на влезната порта.
Кога коефициентите може повторно да се вчитаат, тие треба да се внесат по одреден редослед. Повторното подредување може да се направи со помош на испорачана програма заедно со IP-јадрото. Сепак, јадрото обезбедува и опционално прередување на хардверот на сметка на дополнителни хардверски ресурси. Ако е избрана оваа опција, коефициентите може да се внесат во нормална низа до јадрото, а јадрото внатрешно ќе го преуреди полите по потреба. Оваа опција не е достапна кога Типот на филтер е интерполатор, а Симетричните коефициенти се овозможени.
Оваа опција му овозможува на корисникот да одреди дали за сите канали се користи исто множество коефициент или за секој канал се користи независно множество коефициенти.
Оваа опција му овозможува на корисникот да одреди дали коефициентите се симетрични. Ако ова е означено, само една половина од бројот на коефициенти (ако бројот на допири е непарен, половина вредност се заокружува на следниот повисок цел број) се чита од иницијализацијата file.
Ако ова се провери, коефициентите се сметаат за негативни симетрични. Тоа е втората половина од коефициентите се направени еднакви на негативата од соодветните коефициенти во првата половина.
Оваа опција му овозможува на корисникот да одреди дали е реализиран филтер со половина опсег. Ако ова е означено, само една половина од бројот на коефициенти (ако бројот на допири е непарен, половината вредност се заокружува на следниот повисок цел број) се чита од иницијализацијата file.
Оваа опција му овозможува на корисникот да го одреди коренот за коефициентите во коефициентите file. За децимален радикс, негативните вредности имаат претходен униарен знак минус. За хексадецимални (Хекс) и бинарни радика, негативните вредности мора да се запишат во комплементарната форма на 2 користејќи точно онолку цифри колку што е специфицирано со параметарот ширина на коефициенти. Коефициентите на подвижна запирка се наведени во формуларот . , каде цифрите 'n' го означуваат цел број, а цифрите 'd', децимален дел. Вредностите на коефициентите на подвижна запирка мора да бидат конзистентни со параметрите на позицијата на коефициенти ширина и коефициенти на бинарна точка. За прampле, ако . е 8.4 и типот коефициенти е непотпишан, вредноста на коефициентите треба да биде помеѓу 0 и 11111111.1111 (255.9375).

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
Коефициенти на ставки за интерфејс File
Фактор на мултиплексирање на мултипликатор
Број на блокови sysDSP по ред

Опис
Оваа опција му овозможува на корисникот да го одреди името и локацијата на коефициентите file. Доколку коефициентите file не е одредено, филтерот е иницијализиран со стандардно множество коефициент.
Оваа опција му овозможува на корисникот да го одреди факторот на мултиплексирање на мултипликаторот. Овој параметар треба да биде поставен на 1 за целосно паралелни апликации и на максималната вредност поддржана во интерфејсот за апликации од целосна серија.
Овој параметар му овозможува на корисникот да го одреди максималниот број на DSP мултипликатори што треба да се користат во редот DSP за да се постигнат оптимални перформанси. За прampако целниот уред има 20 множители во ред DSP и дизајнот бара 22 множители, корисникот може да избере да ги користи сите 20 множители во еден ред и два множители во друг ред, или помалку од 20 множители во секој ред (на пр. 8 ), што може да даде подобри перформанси. Мултипликаторите распоредени на максимум три DSP редови може да се користат во еден FIR пример. Овој параметар важи само за уредите LatticeECP3 и ECP5.

5.2. Таб за спецификација на I/O
Слика 5.2 ја прикажува содржината на табот I/O Specification.

Слика 5.2. Јазиче за спецификации за влез/излез на интерфејсот на IP-јадрениот IP филтер FIR

24 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Табела 5.3. Ставка за интерфејс на јазичето спецификација на влез/излез
Тип на влезен податок Влезен податок Ширина Влезен податок Коефициенти на позиција на бинарна точка Тип коефициенти Ширина коефициенти Ширина на излезна позиција на бинарна точка
Излезни бинарни точки
Прелевање
Заокружување

Упатство за корисникот на јадрото на IP филтер FIR
Опис
Оваа опција му овозможува на корисникот да го одреди типот на влезните податоци како потпишан или непотпишан. Оваа опција му овозможува на корисникот да наведе влезни податоци twwiod'tsh.број на комплемент.
Оваа опција му овозможува на корисникот да ја одреди локацијата на бинарната точка во влезните податоци. Овој број ја одредува битската позиција на бинарната точка од LSB на влезните податоци. Ако бројот е нула, точката е веднаш по LSB, ако е позитивна, таа е лево од LSB и ако е негативна, таа е десно од LSB.
Оваа опција му овозможува на корисникот да го одреди типот на коефициенти како потпишан или непотпишан. Ако типот е потпишан, податоците за коефициентот се толкуваат како комплемент број 2. Оваа опција му овозможува на корисникот да ја одреди ширината на коефициентите. Оваа опција му овозможува на корисникот да ја одреди локацијата на бинарната точка во коефициентите. Овој број ја одредува битската позиција на бинарната точка од LSB на коефициентите. Ако бројот е нула, точката е веднаш по LSB; ако е позитивен, тоа е лево од LSB, а ако е негативно, тоа е десно од LSB.
Оваа опција му овозможува на корисникот да ја одреди ширината на излезните податоци. Максималната целосна прецизна излезна ширина е дефинирана со Максимална излезна ширина = ширина на влезни податоци + Ширина на коефициенти + плафон (Log2 (Број на чешми/фактор на интерполација)). Излезот на јадрото обично е дел од излезот со целосна прецизност еднаков на ширината на излезот и се извлекува врз основа на различните параметри на позицијата на бинарната точка. Форматот за внатрешниот излез со целосна прецизност се прикажува како статичен текст до контролната ширина на излезот во интерфејсот. Форматот се прикажува како WF, каде што W е целосната прецизна излезна ширина и F е локацијата на бинарната точка од LSB на излезот со целосна прецизност, броен налево. За прample, ако WF е 16.4, тогаш излезната вредност ќе биде yyyyyyyyyyyy.yyyy во бинарен радикс.ampле, 110010010010.0101.
Оваа опција му овозможува на корисникот да ја одреди битската позиција на бинарната точка од LSB на вистинскиот излез на јадрото. Ако бројот е нула, точката е веднаш по LSB, ако е позитивна, таа е лево од LSB и ако е негативна, таа е десно од LSB. Овој број, заедно со параметарот Излезна ширина, одредува како вистинскиот излез на јадрото се извлекува од вистинскиот излез со целосна прецизност. Параметрите за контрола на прецизноста Прелевање и заокружување се применуваат соодветно кога MSB и LSB се отфрлени од вистинскиот излез со целосна прецизност.
Оваа опција му овозможува на корисникот да одреди каков вид на контрола на прелевање ќе се користи. Овој параметар е достапен секогаш кога има потреба да се отфрлат некои од MSB од вистинскиот излез. Ако изборот е Saturation, излезната вредност се намалува до максимум, ако е позитивна или минимална, ако е негативна, додека се отфрлаат MSB-овите. Ако изборот е Wrap- around, MSB-ите едноставно се отфрлаат без да се направи корекција.
Оваа опција му овозможува на корисникот да го одреди методот на заокружување кога има потреба да исфрли еден или повеќе LSB од вистинскиот излез.

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
5.3. Таб за имплементација
Слика 5.3 ја прикажува содржината на јазичето Имплементација.

Слика 5.3. Картичка за имплементација на интерфејсот на IP-јадрениот IP филтер FIR

Табела 5.4. Ставка за интерфејс на картичката за имплементација
Тип на податочна меморија
Коефициент Тип на меморија
Влезен тампон Тип Излезен тип на бафер Синхроно ресетирање (sr) Часовник Овозможи (ce)
Опции за синтеза за оптимизација

Опис
Оваа опција му овозможува на корисникот да го одреди изберете типот на меморија што се користи за складирање на податоците. Ако изборот е EBR, за складирање на податоците се користат решетки Embedded Block RAM-мемории. Ако изборот е Дистрибуиран, за складирање податоци се користат дистрибуирани мемории базирани на табела за пребарување. Ако е избрано „Auto“, мемориите EBR се користат за големини на меморија подлабоки од 128 локации, а дистрибуираните мемории се користат за сите други мемории. Ако типот е потпишан, податоците се толкуваат како комплемент број на два.
Оваа опција му овозможува на корисникот да го одреди типот на меморија што се користи за складирање на коефициентите. Ако изборот е EBR, EBR мемориите се користат за складирање на коефициентите. Ако изборот е Дистрибуиран, дистрибуираните мемории се користат за складирање коефициенти. Ако е избрано Auto, EBR мемориите се користат за големини на меморија подлабоки од 128 локации, а дистрибуираните мемории се користат за сите други мемории.
Оваа опција му овозможува на корисникот да го одреди типот на меморија за влезниот бафер. Оваа опција му овозможува на корисникот да го одреди типот на меморија за излезниот бафер.
Оваа опција му овозможува на корисникот да одреди дали е потребна синхрона порта за ресетирање во IP адресата. Сигналот за синхроно ресетирање ги ресетира сите регистри во јадрото на IP-филтерот FIR.
Оваа опција му овозможува на корисникот да одреди дали е потребна порта за овозможување часовник во IP адресата. Контролата за овозможување часовник може да се користи за заштеда на енергија кога јадрото не се користи. Користењето на портата за овозможување часовник ја зголемува искористеноста на ресурсите и може да влијае на перформансите поради зголемениот метеж на насочувањето.
Оваа опција го одредува методот на оптимизација. Ако е избрано Површина, јадрото е оптимизирано за помало искористување на ресурсите. Ако е избрано Speed, јадрото е оптимизирано за повисоки перформанси, но со малку поголема искористеност на ресурсите.
Lattice LSE или Synplify Pro

26 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
6. Генерирање и евалуација на јадрото на IP
Ова поглавје дава информации за тоа како да се генерира IP-јадрото Lattice FIR Filter со помош на софтверот ispLEVER IPexpress алатка вклучена во софтверот Diamond или ispLEVER и како да се вклучи јадрото во дизајнот на највисоко ниво.
6.1. Лиценцирање на IP Core
Потребна е лиценца специфична за IP-јадрото и уредот за да се овозможи целосна, неограничена употреба на јадрото на IP-филтерот FIR во комплетен дизајн од највисоко ниво. Упатствата за тоа како да се добијат лиценци за решетки IP јадра се дадени на: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm Корисниците може да го преземат и генерираат IP-јадрото на FIR Filter и целосно да го оценат јадрото преку функционални симулација и имплементација (синтеза, карта, место и рута) без IP лиценца. IP-јадрото FIR Filter исто така ја поддржува способноста за евалуација на IP хардверот на Lattice, што овозможува да се создадат верзии на IP-јадрото што работат во хардвер ограничено време (приближно четири часа) без да се бара IP лиценца. Видете за повеќе детали. Сепак, потребна е лиценца за да се овозможи симулација на тајмингот, да се отвори дизајнот во алатката Diamond или ispLEVER EPIC и да се генерираат битстримови кои не го вклучуваат ограничувањето за време на проценката на хардверот.
6.2. Започнување
IP-јадрото FIR Filter е достапно за преземање од IP-серверот на Lattice со помош на IPexpress или алатката Clarity Designer. IP files автоматски се инсталираат со помош на технологијата ispUPDATE во кој било директориум одреден од клиентот. Откако ќе се инсталира IP-јадрото, IP-јадрото ќе биде достапно во интерфејсот IPexpress или алатката Clarity Designer. Дијалошкото поле за интерфејс со алатката IPexpress за IP-јадрото на филтерот FIR е прикажано на Слика 6.1. За да генерира специфична конфигурација на јадрото на IP, корисникот одредува: · Проектна патека Патека до директориумот каде што е генерирана IP адресата files ќе бидат лоцирани. · File Име Означување на корисничко име дадено на генерираното јадро на IP и соодветните папки и fileс. · Излез на модул (Дијамант) Verilog или VHDL. · Семејство на уреди Семејство на уреди на кои треба да се насочи IP (како што се LatticeXP2, LatticeECP3 и други). Само
се наведени семејствата кои го поддржуваат конкретното IP јадро. · Име на дел Специфичен целен дел во избраното семејство на уреди.

Слика 6.1. IPexpress дијалог-кутија

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
Забележете дека ако алатката IPexpress се повика од постоечки проект, патеката на проектот, излезот на модулот, семејството на уредот и името на делот стандардно на наведените параметри на проектот. За повеќе информации, погледнете ја алатката IPexpress преку Интернет. За да создаде приспособена конфигурација, корисникот кликнува на копчето Прилагоди во полето за дијалог IPexpress алатка за да се прикаже интерфејсот за конфигурација на јадрото на IP филтер FIR, како што е прикажано на Слика 6.2. Од овој дијалог прозорец, корисникот може да ги избере опциите за параметарот на IP специфични за неговата апликација. Погледнете во Поставки за параметри за повеќе информации за FIR Filer Поставки за параметрите на јадрото на IP.

Слика 6.2. Дијалог за конфигурација
Дијалошкото поле за интерфејс на алатката Clarity Designer за IP-јадрото на FIR Filter е прикажано на Слика 6.3. · Креирај нов дизајн на Clarity Изберете да креирате нов директориум за проекти на Clarity Design во кој ќе биде јадрото FIR IP
генерирана. · Чистење на локацијата на дизајнот Дизајн на проектен директориум Патека. · Име на дизајн Јасност Име на проект за дизајн. · Опис на хардвер за излез на HDL Излезен формат на јазик (Verilog или VHDL). · Отворен дизајн на јасност Отворете постоечки проект за дизајн на јасност. · Дизајн File Име на постоечки проект Clarity Design file со екстензија .sbx.

Слика 6.3. Поле за дијалог Clarity Designer Tool

28 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
Јазичето Clarity Designer Catalog е прикажано на Слика 6.4. За да генерирате конфигурација на јадрото на FIR IP, кликнете двапати на името на IP во картичката Каталог.

Слика 6.4. Таб. Clarity Designer Catalog Tab
Во полето за дијалог Fir Filter прикажано на Слика 6.5, наведете го следново: · Име на пример Името на модулот за пример на јадрото FIR IP.

Слика 6.5. Дијалог за филтер од ела
Забележете дека ако алатката Clarity Designer е повикана од постоечки проект, Design Location, Device Family и Part Name стандардно на наведените параметри на проектот. За повеќе информации, погледнете ја онлајн помошта за алатката Clarity Designer. За да креирате приспособена конфигурација, кликнете на копчето Customize во полето за дијалог Clarity Designer алатката за да се прикаже интерфејсот за конфигурација на јадрото FIR IP, како што е прикажано на Слика 6.6. Од овој дијалог прозорец, корисникот може да ги избере опциите за параметарот на IP специфични за неговата апликација. Видете во Поставки за параметри за повеќе информации за поставките на параметарот FIR.

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR

Слика 6.6. Интерфејс за конфигурација на IP

30 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR
6.3. IPexpress-Created Files и Структура на директориумот на највисоко ниво
Кога корисникот ќе кликне на копчето Генерирај, јадрото на IP и поддршката files се генерираат во наведениот директориум за патека на проектот. Директориум структура на генерирана files е прикажано на слика 6.7.

Слика 6.7. FIR филтер IP-јадро генериран директориум структура

Дизајнерскиот тек за IP креиран со алатката IPexpress користи пост-синтетизиран модул (НВО) за синтеза и заштитен модел за симулација. Пост-синтетизираниот модул е прилагоден и креиран за време на генерирањето на алатката IPexpress.
Табелата 6.1 дава листа на клучеви files создадена од алатката IPexpress. Имињата на повеќето од создадените files се прилагодени на името на модулот на корисникот наведено во алатката IPexpress. На fileПрикажаните во Табела 6.1 се сите fileНеопходно е да се имплементира и потврди IP-јадрото на FIR Filter во дизајн на највисоко ниво.

Табела 6.1. File Список File

Опис

_инст.в

Ова file обезбедува шаблон за пример за IP.

Ова file обезбедува обвивка за FIR јадрото за симулација.

_beh.v

Ова file обезбедува модел за симулација на однесувањето за FIR јадрото.

_bb.v

Ова file обезбедува синтеза црна кутија за синтеза на корисникот.

.ngo

НВО fileго обезбедуваат синтетизираното IP јадро.

.лПЦ .ipx
pmi_*.ngo *.rom

Ова file ги содржи опциите за алатката IPexpress што се користат за рекреирање или менување на јадрото во алатката IPex-press. IPexpress пакет file (само дијамант). Ова е контејнер што содржи референци за сите елементи на генерираното IP јадро потребни за поддршка на симулација, синтеза и имплементација. Јадрото на IP може да биде вклучено во дизајнот на корисникот со увоз на ова file на поврзаниот проект Дијамант.
Еден или повеќе fileимплементирање на синтетизирани мемориски модули кои се користат во IP-јадрото.
Ова file обезбедува податоци за иницијализација на меморијата за коефициент на филтер.

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR

Следното дополнително fileИ во директориумот Project Path се генерираат и информации за статусот за генерирање на јадрото на IP IP: · _generate.tcl TCL скрипти кои можат да ја регенерираат IP од командната линија. · _generate.log Дневник на синтеза и мапа file. · _gen.log Дневник за генерирање на IPexpress IP file.
6.4. Инстантирање на јадрото
Генерираниот јадро пакет на IP Filter FIR вклучува црна кутија ( _bb.v) и пример ( _inst.v) шаблони што може да се користат за инстантирање на јадрото во дизајн на највисоко ниво. Еден поранешенample RTL референтен извор на највисоко ниво file што може да се користи како инстанциран шаблон за јадрото на IP е обезбеден во fir_eval srcrtltop. Можете исто така да ја користите оваа референца од највисоко ниво како почетен шаблон за највисокото ниво за нивниот целосен дизајн. Со регенерирање на IP-јадро со алатката Clarity Designer, можете да менувате која било од опциите специфични за постоечка инстанца на IP. Со повторно создавање на IP-јадро со алатката Clarity Designer, можете да креирате (и да менувате доколку е потребно) нов примерок на IP со постоечка LPC/IPX конфигурација file.
6.5. Вклучување на функционална симулација
Поддршка за симулација за IP-јадрото FIR Filter е обезбедена за симулатор Aldec Active-HDL (Verilog и VHDL), симулатор Mentor Graphics ModelSim. Функционалната симулација вклучува модел на однесување специфичен за конфигурацијата на IP-јадрото на FIR Filter. Тест клупата извори на стимул до јадрото и го следи излезот од јадрото. Генерираниот јадро IP пакет вклучува модел на однесување специфичен за конфигурацијата ( _beh.v) за функционална симулација во root директориумот Project Path. Во fir_eval simmodelsimscripts. Во fir_eval simaldeccripts. И Modelsim и Aldec симулацијата е поддржана преку тест клупата files предвидени во fir_evaltestbench. Моделите потребни за симулација се дадени во соодветната папка со модели. За да ја извршите симулацијата за евалуација на Aldec: 1. Отворете Active-HDL. 2. Под картичката Алатки, изберете Изврши макро. 3. Прелистајте во папката fir_eval simaldecscripts и извршете една од прикажаните do скрипти. За да ја извршите симулацијата за евалуација на Modelsim: 1. Отворете ModelSim. 2. Под File табот, изберете Промени директориум и изберете ја папката
fir_eval simmodelsimscripts. 3. Под табулаторот Tools, изберете Execute Macro и извршете ја прикажаната скрипта ModelSim do. Забелешка: Кога ќе заврши симулацијата, се појавува скокачки прозорец со прашање Дали сте сигурни дека сакате да завршите? Изберете Не за да ги анализирате резултатите. Со избирање Да се затвора ModelSim.
6.6. Синтетизирање и имплементирање на јадрото во дизајн на највисоко ниво
Самото IP-јадро на FIR Filter се синтетизира и се обезбедува во формат на НВО кога јадрото се генерира преку IPexpress. Можете да го комбинирате јадрото во вашиот сопствен дизајн на највисоко ниво со инстантирање на јадрото во вашето највисоко ниво file како што е опишано во Instantiating the Core и потоа синтетизирање на целиот дизајн со Synplify или Precision RTL Synthesis. Следниот текст го опишува текот на имплементацијата на евалуацијата за платформите на Windows. Протокот за Linux и UNIX платформи е опишан во Readme file вклучени со IP-јадрото. Највисоко ниво file _top.v е предвидено во fir_eval srcrtltop. Имплементацијата на референтниот дизајн со копче е поддржана преку проектот file .ldf се наоѓа во fir_eval имплицираат. За да го искористите овој проект file во дијамант:

32 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR

1. Изберете File > Отвори > Проект. 2. Прелистајте до fir_eval имплицирајте во полето за дијалог Отвори проект. 3. Изберете и отворете _.ldf. Во овој момент, сите од fileпотребни за поддршка на синтезата на највисоко ниво и
имплементацијата ќе биде увезена во проектот. 4. Изберете го табот Процес во левиот прозорец на интерфејсот. 5. Имплементирајте го целосниот дизајн преку стандардниот проток на интерфејс Дијамант.
6.7. Хардверска евалуација
IP-јадрото FIR Filter ја поддржува способноста за проценка на IP хардверот на Lattice, што овозможува создавање верзии на IP-јадрото што работат во хардвер за ограничен временски период (приближно четири часа) без да се бара купување на IP лиценца. Може да се користи и за оценување на јадрото во хардверот во дизајни дефинирани од корисникот. Способноста за проценка на хардверот може да биде овозможена/оневозможена во менито Својства на поставувањето Build Database во Diamond Project Navigator.
6.7.1. Овозможување евалуација на хардвер во дијамант
За да овозможите оценување на хардверот во Diamond, изберете Project > Active Strategy > Translate Design Settings. Способноста за проценка на хардверот може да биде овозможена/оневозможена во полето за дијалог Стратегија. Стандардно е овозможено.

6.8. Ажурирање/регенерирање на IP-јадрото
Со регенерирање на IP-јадрото со алатката IPexpress, можете да измените кои било од неговите поставки, вклучувајќи: тип на уред, метод за внесување дизајн и која било од опциите специфични за IP-јадрото. Регенерирањето може да се направи за да се измени постоечкото IP-јадро или да се создаде ново, но слично.

6.8.1. Регенерирање на IP јадро во дијамант
За да регенерирате IP-јадро во Diamond:
1. Во IPexpress, кликнете на копчето Регенерирај. 2. Во Regenerate view на IPexpress, изберете IPX извор file на модулот или IP адресата што сакате да ја регенерирате. 3. IPexpress ги прикажува тековните поставки за модулот или IP во полето Source. Направете ги вашите нови поставки во Целта
кутија. 4. Ако сакате да генерирате нов сет на files на нова локација, поставете ја новата локација во IPX Target File кутија. Основата
на file името ќе биде основа на сите нови file имиња. Целта IPX File мора да заврши со екстензија .ipx. 5. Кликнете Регенерирај. Се отвора дијалог прозорецот на модулот што ги прикажува тековните поставки за опцијата. 6. Во полето за дијалог модул, изберете ги саканите опции.
За повеќе информации за опциите, кликнете Помош. Исто така, проверете го табот За во IPexpress за врски до технички белешки и упатства за корисникот. IP може да дојде со дополнителни информации.
Како што се менуваат опциите, шематски дијаграм на модулот се менува за да ги прикаже I/O и ресурсите на уредот што му се потребни на модулот.
7. За да го увезете модулот во вашиот проект, ако веќе не е таму, изберете Import IPX to Diamond Project (не е достапен во самостоен режим).
8. Кликнете Generate. 9. Проверете го табулаторот Generate Log за да проверите дали има предупредувања и пораки за грешки. 10. Кликнете Затвори. Пакетот IPexpress file (.ipx) поддржан од Diamond содржи референци за сите елементи на генерираното IP јадро потребни за поддршка на симулација, синтеза и имплементација. IP-јадрото може да биде вклучено во дизајнот на корисникот со увоз на .ipx file на поврзаниот проект Дијамант. За да ги промените поставките за опции на модул или IP адреса што е веќе во проект за дизајн, кликнете двапати на .ipx на модулот file во File Список view. Ова го отвора IPexpress и полето за дијалог на модулот што ги прикажува тековните поставки за опцијата. Потоа одете на чекор 6 погоре.

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
6.9. Регенерирање на IP-јадро во алатката за дизајнер на јасност
За да го регенерирате јадрото на IP во Clarity Designer: 1. Во картичката Clarity Designer Builder, кликнете со десното копче на постоечката инстанца на IP и изберете Config. 2. Во полето за дијалог модул, изберете ги саканите опции.
За повеќе информации за опциите, кликнете Помош. Можете исто така да кликнете на картичката За во прозорецот Clarity Designer за линкови до технички белешки и упатства за корисникот. IP може да дојде со дополнителни информации. Како што се менуваат опциите, шематски дијаграм на модулот се менува за да ги прикаже I/O и ресурсите на уредот што му се потребни на модулот. 3. Кликнете Конфигурирај.
6.10. Повторно создавање на IP-јадро во алатката Clarity Designer
За повторно создавање на IP-јадро во Clarity Designer: 1. Во Clarity Designer кликнете на табот Catalog. 2. Кликнете на картичката Увоз IP (на дното на view). 3. Кликнете на Преглед. 4. Во Open IPX File дијалог прозорецот, прелистајте до .ipx или .lpc file на модулот. Користете го .ipx доколку е достапно. 5. Кликнете Отвори. 6. Внесете име за Target Instance. Имајте предвид дека ова име на пример не треба да биде исто како било кој од постоечките 7. IP примери во тековниот проект Clarity Designer. 8. Кликнете Import. Се отвора дијалог прозорецот на модулот. 9. Во полето за дијалог, изберете ги саканите опции.
За повеќе информации за опциите, кликнете Помош. Можете исто така да го проверите јазичето За во прозорецот Clarity Designer за врски до технички белешки и упатства за корисникот. IP може да дојде со дополнителни информации. Како што се менуваат опциите, шематски дијаграм на модулот се менува за да ги прикаже портите и ресурсите на уредот што му се потребни на модулот. 10. Кликнете Конфигурирај.

34 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Референци
· Семеен лист со податоци LatticeXP2TM (DS1009) · Семеен лист со податоци LatticeECP3TM (DS1021) · Семеен лист со податоци ECP5TM и ECP5-5GTM (FPGA-DS-12012)

Упатство за корисникот на јадрото на IP филтер FIR

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR
Помош за техничка поддршка
Поднесете случај за техничка поддршка преку www.latticesemi.com/techsupport.

36 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Упатство за корисникот на јадрото на IP филтер FIR

Додаток А. Искористување на ресурсите
Овој додаток обезбедува информации за искористување на ресурсите за решетки FPGA кои користат FIR IP јадро. IP конфигурациите прикажани во ова поглавје беа генерирани со помош на софтверската алатка IPexpress и алатката Clarity Designer. IPexpress и Clarity Designer се алатката за конфигурација на IP на решетка и се вклучени како стандардна карактеристика на алатката за дизајнирање Diamond. Детали за користењето на IPexpress и Clarity Designer може да се најдат во системите за помош IPexpress, Clarity Designer и Diamond. За повеќе информации за алатката за дизајн на дијаманти, посетете ја решетката web сајт на: www.latticesemi.com/software.

LatticeECP3 уреди

Табела А.1. Перформанси и искористување на ресурсите (LatticeECP3)*

IPexpress режим што може да се конфигурира од корисникот 4 канали, 64 допири, мултипликаторско мултиплексирање 64

Парчиња 134

LUTs 254

Регистри 222

Парчиња DSP 4

sysMEM EBRs
2

fMAX (MHz) 227

1 канал, 32 чешми, мултипликатор мултиплексирање 1

155

148

207

1 канал, 32 чешми, мултипликатор мултиплексирање 4

260

238

482

153

*Забелешка: Карактеристиките на изведба и користење се генерираат насочени кон уред LFE3-150EA-6FN672C со помош на софтверот Lattice Diamond 3.10.2 и Synplify Pro D-2013.09L бета. Перформансите може да се разликуваат кога се користи ова IP-јадро со различна густина, брзина или степен во рамките на семејството LatticeECP3 или во различна верзија на софтверот.

Број на дел за нарачка

Бројот на дел за нарачка (OPN) за уредите со таргетирање LatticeECP3 со IP филтер FIR е FIR-COMP-E3-U4.

LatticeXP2 уреди

Табела А.2. Перформанси и искористување на ресурсите (LatticeXP2)*

IPexpress режим што може да се конфигурира од корисникот 4 канали, 64 допири, мултипликаторско мултиплексирање 64

Парчиња 105

LUTs 204

Регистри 165

18×18 Мултипликатори
1

sysMEM EBRs
1

fMAX (MHz) 197

1 канал, 32 чешми, мултипликатор мултиплексирање 1

211

418

372

189

1 канал, 32 чешми, мултипликатор мултиплексирање 4

159

272

304

207

*Забелешка: Карактеристиките за изведба и користење се генерираат насочени кон уред LFXP2-40E-7F672C со користење на Lattice Diamond 3.10.2 и Synplify Pro D-2013.09L бета софтвер. Перформансите може да се разликуваат кога се користи ова IP-јадро со различна густина, брзина или степен во рамките на семејството LatticeXP2 или во различна верзија на софтверот.

Број на дел за нарачка

Нарачаниот број на дел (OPN) за уредите со IP Core на FIR филтер кој таргетира LatticeXP2 е FIR-COMP-X2-U4.

ECP5 уреди

Табела А.3. Перформанси и искористување ресурси (LFE5U)*

Clarity Режим што може да се конфигурира од корисникот 4 канали, 64 допири, мултипликаторско мултиплексирање 64

Парчиња 129

LUTs 248

Регистри

Парчиња DSP

sysMEM EBRs

222

fMAX (MHz)
211

1 канал, 32 чешми, мултипликатор мултиплексирање 1

151

148

264

1 канал, 32 чешми, мултипликатор мултиплексирање 4

260

239

482

177

*Забелешка: Карактеристиките на изведба и користење се генерираат насочени кон LFE5UM-85F-8MG756I користејќи Lattice Diamond 3.10.2 и Synplify Pro F-2013.09L бета софтвер. Кога го користите ова IP-јадро со различна густина, брзина или степен во семејството на уреди ECP5 или во различна верзија на софтверот, перформансите може да се разликуваат.

Број на дел за нарачка

Бројот на дел за нарачка (OPN) за уредите со IP Core со FIR филтер што таргетира ECP5 е FIR-COMP-E5-U.

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

Упатство за корисникот на јадрото на IP филтер FIR

Историја на ревизии
Ревизија 1.6, јуни 2021 година Дел функционален опис

Променете го резимето Ажурирана содржина во делот Коефициенти за повторно вчитување.

Ревизија 1.5, јуни 2018 година Дел Сите вовед Брзи факти Карактеристики Функционален опис
Поставки за параметри
Генерирање и евалуација на јадрото на IP
Додаток А. Помош за техничка поддршка за искористување на ресурсите

Променете го резимето
· Променет број на документ од IPUG79 во FPGA-IPUG-02043.
· Ажурирана содржина.
· Општо ажурирање на табелите Брзи факти.
· Отстранета линијата „Во ECP5, поддржете голема брзина. За мала брзина, поддршка за филтер со полупојас“.
· Ажурирана Слика 4.1. Интерфејс од највисоко ниво за IP-јадрото на филтерот FIR. · Ажурирана равенка во FIR Filter Architecture. · Ажурирано титл на Слика 4.7. · Ажуриран дел за спецификација на коефициенти. · Ажурирана табела 4.2 во делот Описи на сигнали. · Ажурирано интерфејс со FIR Filter IP Core секцијата. · Додадени решетки ECP3 и ECP5 во делот Временски спецификации.
· Ажурирана табела 5.1. Спецификации на параметар за IP-јадрото на филтерот FIR. · Ажурирана Слика 5.1. Картичка „Архитектура“ на интерфејсот на IP-јадрениот IP филтер FIR. · Ажурирана табела 5.2. Таб „Архитектура“. · Ажурирана табела 5.4. Таб за имплементација. Додаден опис на опции за синтеза.
· Ажурирано Слика 6.1. IPexpress дијалог-кутија. · Ажурирана Слика 6.2. Дијалог за конфигурација. · Ажурирано Слика 6.3. Поле за дијалог Clarity Designer Tool. · Ажурирано Слика 6.4. Таб. Clarity Designer Catalog Tab. · Ажурирано Слика 6.5. Дијалог за филтер од ела. · Ажурирано Слика 6.6. Интерфејс за конфигурација на IP. · Ажурирано Слика 6.7. FIR филтер IP-јадро генериран директориум структура.
· Ажурирана табела А.1. Перформанси и искористување на ресурсите (LatticeECP3)*. · Ажурирана табела А.2. Перформанси и искористување на ресурсите (LatticeXP2)*. · Ажурирана табела А.3. Перформанси и искористување на ресурсите (LFE5U)*.
· Општо ажурирање.

Ревизија 1.4, мај 2018 година Дел Сите

Променете го резимето
· Додадена поддршка за ECP5 FPGA семејството. · Ажуриран документ со ново корпоративно лого. · Ажурирани информации за техничка поддршка.

Ревизија 1.3, мај 2011 година Дел Сите

Резиме на промени · Додадена е поддршка за множители во повеќе DSP редови. · Променет тајмингот на интерфејсот за одредени конфигурации во уредите LatticeECP3.

38 Преземено од Arrow.com.

FPGA-IPUG-02043-1.6

Ревизија 1.2, јуни 2010 година Дел Сите
Брзи факти Генерирање и евалуација на јадрото на IP

Резиме на промени · Додадена е поддршка за софтверот Diamond насекаде. · Поделен документ во поглавја. Додадена содржина. · Додадени табели за брзи факти. · Додадена е нова содржина.

Ревизија 1.1, април 2009 година Дел Сите

Резиме на промени · Додадена е поддршка за семејството LatticeECP3 FPGA. · Ажурирани додатоци за ispLEVER 7.2 SP1.

Ревизија 1.0, септември 2008 година Дел Сите

Променете го резимето на почетната верзија.

Упатство за корисникот на јадрото на IP филтер FIR

FPGA-IPUG-02043-1.6

Преземено од Arrow.com.

www.latticesemi.com

Документи / ресурси

LATTICE FPGA-IPUG-02043-1.6 FIR филтер IP-јадро [pdf] Упатство за корисникот
FPGA-IPUG-02043-1.6 FIR филтер IP-јадро, FPGA-IPUG-02043-1.6, FIR филтер IP-јадро, филтер IP-јадро, IP-јадро, јадро

Референци

Упатство за употреба

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core Упатство за употреба

FPGA-IPUG-02043-1.6 FIR филтер IP-јадро

Информации за производот:

Спецификации:

Упатство за употреба на производот:

1. Вовед:

2. Брзи факти:

LatticeXP2 уреди:

LatticeECP3 уреди:

LatticeECP5 уреди:

ЧПП:

П: Која е целта на IP-јадрото на FIR филтерот?

П: Кои фамилии FPGA се поддржани од IP филтерот FIR
Јадро?

П: Кои алатки за дизајн се компатибилни со IP филтерот FIR
Јадро?

П: Кои се барањата за искористување на ресурсите за FIR
Да се филтрира IP-јадрото на уредите LatticeECP5?

Документи / ресурси

Референци

Оставете коментар

FPGA-IPUG-02043-1.6 FIR филтер IP-јадро

Информации за производот:

Спецификации:

Упатство за употреба на производот:

1. Вовед:

2. Брзи факти:

LatticeXP2 уреди:

LatticeECP3 уреди:

LatticeECP5 уреди:

ЧПП:

П: Која е целта на IP-јадрото на FIR филтерот?

П: Кои фамилии FPGA се поддржани од IP филтерот FIR Јадро?

П: Кои алатки за дизајн се компатибилни со IP филтерот FIR Јадро?

П: Кои се барањата за искористување на ресурсите за FIR Да се ​​филтрира IP-јадрото на уредите LatticeECP5?

Документи / ресурси

Референци

Оставете коментар

Откажете го одговорот

П: Кои фамилии FPGA се поддржани од IP филтерот FIR
Јадро?

П: Кои алатки за дизајн се компатибилни со IP филтерот FIR
Јадро?

П: Кои се барањата за искористување на ресурсите за FIR
Да се филтрира IP-јадрото на уредите LatticeECP5?