Inhoud wegsteek

1 FPGA-IPUG-02043-1.6 FIR Filter IP Kern

2.2 Produkgebruiksinstruksies:

2.2.1 1. Inleiding:

2.2.2 2. Vinnige feite:

2.2.2.1 LatticeXP2-toestelle:

2.2.2.2 LatticeECP3-toestelle:

2.2.2.3 LatticeECP5-toestelle:

2.3 Gereelde vrae:

2.3.1 V: Wat is die doel van die FIR Filter IP Core?

2.3.2 V: Watter FPGA-families word deur die FIR Filter IP Core ondersteun?

2.3.3 V: Watter ontwerpinstrumente is versoenbaar met die FIR Filter IP Core?

2.3.4 V: Wat is die hulpbronbenuttingsvereistes vir die FIR Filter IP Core op LatticeECP5-toestelle?

2.3.5 Dokumente / Hulpbronne

2.3.5.1 Verwysings

FPGA-IPUG-02043-1.6 FIR Filter IP Kern

Produkinligting:

Spesifikasies:

Die FIR Filter IP Core is ontwerp vir gebruik met LatticeXP2,
LatticeECP3, en LatticeECP5 FPGA-toestelle. Dit bied konfigurasies
vir verskillende kanale en krane, saam met verskillende vermenigvuldigers
gebaseer op die tipe toestel.

Produkgebruiksinstruksies:

1. Inleiding:

Die FIR Filter IP Core is 'n kragtige instrument om seine te filter
in FPGA-toepassings. Dit bied Finite Impulse Response-filtrering
vermoëns om seinverwerkingstake te verbeter.

2. Vinnige feite:

LatticeXP2-toestelle:

1 kanaal 64 krane, 16 vermenigvuldigers
1 kanaal 24 krane, 6 vermenigvuldigers
1 kanaal 48 krane, 12 vermenigvuldigers
Minimale toestel benodig: LFXP2-5E
Hulpbronbenutting: LUTs – 211, sysMEM – 4, EBRs – 250,
Registers – 1

Ondersteuning vir ontwerpgereedskap: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2-rooster
Uitgawe

LatticeECP3-toestelle:

4 kanale 64 krane, 1 vermenigvuldiger
1 kanaal 32 krane, 32 vermenigvuldigers
1 kanaal 32 krane, 8 vermenigvuldigers
Minimale toestel benodig: LFE3-35EA
Hulpbronbenutting: LUTs – 866, sysMEM – 32, EBRs – 2041,
Registers – 64

Ondersteuning vir ontwerpgereedskap: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2-rooster
Uitgawe

LatticeECP5-toestelle:

4 kanale 64 krane, 1 vermenigvuldiger
1 kanaal 32 krane, 32 vermenigvuldigers
1 kanaal 32 krane, 8 vermenigvuldigers
Minimale toestel benodig: LFE5UM-85FEA
Hulpbronbenutting: LUTs – 248, sysMEM – 202, EBRs – 201,
Registers – 2

Ondersteuning vir ontwerpgereedskap: Lattice Diamond 3.10

Gereelde vrae:

V: Wat is die doel van die FIR Filter IP Core?

A: Die FIR Filter IP Core is ontwerp om eindige impuls te verskaf
Reaksie filter vermoëns vir seinverwerking take in FPGA
toepassings.

V: Watter FPGA-families word deur die FIR Filter IP ondersteun
Kern?

A: Die FIR Filter IP Core ondersteun LatticeXP2, LatticeECP3, en
LatticeECP5 FPGA families.

V: Watter ontwerpinstrumente is versoenbaar met die FIR Filter IP
Kern?

A: Die FIR Filter IP Core kan gebruik word met ontwerpgereedskap soos
Lattice Diamond, Synplify Pro, Modelsim SE, en Active-HDL Lattice
Uitgawe.

V: Wat is die hulpbronbenuttingsvereistes vir die FIR
Filter IP Core op LatticeECP5-toestelle?

A: Op LatticeECP5-toestelle sluit die hulpbronbenutting in
LUTs – 248, sysMEM – 202, EBRs – 201, en registers – 2.

View Fullscreen

FIR Filter IP Core
Gebruikersgids
FPGA-IPUG-02043-1.6
Junie 2021
Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids

Inhoud
Akronieme in hierdie dokument ………………………………………………………………………………………………………………………………………… …….5 1. Inleiding ………………………………………………………………………………………………………………………………… …………………………………6 2. Vinnige feite………………………………………………………………………………………………………… …………………………………………………………..7 3. Kenmerke ………………………………………………………………… …………………………………………………………………………………………………9 4. Funksioneel Beskrywing………………………………………………………………………………………………………………………………………………………………10
4.1. Interface Diagram………………………………………………………………………………………………………………………………………………………………. 10 4.2. FIR-filterargitektuur …………………………………………………………………………………………………………………………………………10
4.2.1. Direkte-vorm Implementering……………………………………………………………………………………………………………………….10 4.2.2. Simmetriese Implementering …………………………………………………………………………………………………………………………..11 4.2.3. Polifase-interpolasie FIR-filter………………………………………………………………………………………………………………..11 4.2.4. Polifase desimasie FIR Filter ………………………………………………………………………………………………………………….12 4.2.5. Multi-kanaal FIR Filters ………………………………………………………………………………………………………………………….12 4.3 . Implementeringsbesonderhede………………………………………………………………………………………………………………………………………….12 4.4. Opstel van die FIR-filterkern …………………………………………………………………………………………………………………………..13 4.4.1. 13. Argitektuuropsies……………………………………………………………………………………………………………………………………………….XNUMX
4.4.1.1. Koëffisiënte Spesifikasie ………………………………………………………………………………………………………………13 4.4.1.2. Vermenigvuldiger Vermenigvuldigingsfaktor ……………………………………………………………………………………………………………….14 4.4.2. I/O-spesifikasie-opsies ………………………………………………………………………………………………………………………………15 4.4.2.1. 15. Afronding ………………………………………………………………………………………………………………………………………………….4.4.3 15. Implementeringsopsies……………………………………………………………………………………………………………………………….4.4.3.1 15. Geheuetipe …………………………………………………………………………………………………………………………………………4.5 16. Seinbeskrywings ………………………………………………………………………………………………………………………………………………….. 4.6 17. Koppeling met die FIR Filter IP Core …………………………………………………………………………………………………………………4.6.1 17. Data-koppelvlak …………………………………………………………………………………………………………………………………………………. .4.6.2 17. Veelvuldige kanale …………………………………………………………………………………………………………………………………………..4.6.3 17. Veranderlike Interpolasie/Desimasiefaktor……………………………………………………………………………………………………….4.6.4 17. Herlaaibare koëffisiënte ………………………………………………………………………………………………………………………………..4.7 18. Tydsberekeningspesifikasies………………………………………………………………………………………………………………………………………………..4.7.1 18. Tydsberekeningspesifikasies van toepassing op alle toestelle ………………………………………………………………………………………………..4.7.2 2. Tydsberekeningspesifikasies van toepassing op LatticeXP3-, LatticeECP5- en LatticeECP19-implementerings ………………….4.7.3 3. Tydsberekeningspesifikasies van toepassing op LatticeECP5- en LatticeECP20-implementerings …………………………………..5 21. Parameterinstellings ………………………………………………………………… …………………………………………………………………………..5.1 22. Argitektuur-oortjie……………………………………………………………………………………………………………………………………………………………… 5.2 24. I/O-spesifikasie-oortjie ………………………………………………………………………………………………………………………………………… ..5.3 26. Implementering-oortjie………………………………………………………………………………………………………………………………………………………6 27 . IP-kerngenerering en -evaluering…………………………………………………………………………………………………………..6.1 27. Lisensiëring van die IP-kern ………………………………………………………………………………………………………………………………………. .6.2 27. Aan die gang ……………………………………………………………………………………………………………………………………………………… ..6.3 XNUMX. IPexpress-geskep Files en Topvlakgidsstruktuur …………………………………………………………………………31 6.4. Instansieering van die kern……………………………………………………………………………………………………………………………………….32 6.5. Begin funksionele simulasie ………………………………………………………………………………………………………………………….32 6.6. Sintetisering en implementering van die kern in 'n topvlakontwerp ………………………………………………………………………….32 6.7. Hardeware-evaluering ………………………………………………………………………………………………………………………………………..33 6.7.1. Aktivering van hardeware-evaluering in Diamond………………………………………………………………………………………………33 6.8. Opdatering/herskepping van die IP-kern……………………………………………………………………………………………………………….33 6.8.1. Hergenereer 'n IP-kern in diamant ………………………………………………………………………………………………………………33 6.9. Hergenerering van 'n IP-kern in Clarity Designer Tool……………………………………………………………………………………………….34 6.10. Herskep 'n IP-kern in Clarity Designer Tool …………………………………………………………………………………………………..34 Verwysings ……………… ………………………………………………………………………………………………………………………………………………………………… ..35 Tegniese Ondersteuning Bystand ………………………………………………………………………………………………………………………………………… ………36 Bylaag A. Hulpbronbenutting ………………………………………………………………………………………………………………………………… …………37 Tralie ECP3 Toestelle ………………………………………………………………………………………………………………………………………………………… …..37

© 2008-2021 Lattice Semiconductor Corp. Alle Lattice-handelsmerke, geregistreerde handelsmerke, patente en vrywarings is soos gelys by www.latticesemi.com/legal. Alle ander handelsmerk- of produkname is handelsmerke of geregistreerde handelsmerke van hul onderskeie houers. Die spesifikasies en inligting hierin is onderhewig aan verandering sonder kennisgewing.

2 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
LatticeXP2-toestelle……………………………………………………………………………………………………………………………………………………… ……….37 ECP5-toestelle……………………………………………………………………………………………………………………………………… ………………………………….37 Hersieningsgeskiedenis ………………………………………………………………………………………………………… …………………………………………………………38

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
Syfers
Figuur 4.1. Topvlak-koppelvlak vir die FIR-filter IP-kern……………………………………………………………………………………………….10 Figuur 4.2. Direktevorm FIR-filter ……………………………………………………………………………………………………………………………………… .11 Figuur 4.3. Simmetriese koëffisiënte FIR Filter Implementering ……………………………………………………………………………………….11 Figuur 4.4. Polifase-interpolator ………………………………………………………………………………………………………………………………………….11 Figuur 4.5 . Polifase decimator ……………………………………………………………………………………………………………………………………….12 Figuur 4.6. Funksionele Blokdiagram …………………………………………………………………………………………………………………………………………………12 Figuur 4.7. Tik- en koëffisiëntgeheuebestuur vir 'n Sample FIR Filter …………………………………………………………..13 Figuur 4.8. Enkelkanaal, enkelkoers FIR-filter met deurlopende insette ……………………………………………………………………….18 Figuur 4.9. Enkelkanaal, enkelkoers FIR-filter met gapings in inset …………………………………………………………………………………18 Figuur 4.10. Faktorstel Seine …………………………………………………………………………………………………………………………………………………18 Figuur 4.11. Koëffisiënt Herlaai………………………………………………………………………………………………………………………………………………..18 Figuur 4.12. Multikanaal Enkelkoers FIR-filter (3 kanale) …………………………………………………………………………………………19 Figuur 4.13. Multi-kanaal (3 kanale) Interpolator (Faktor van 3) ………………………………………………………………………………………..19 Figuur 4.14. Multi-kanaal (3 kanale) Decimator (Faktor van 3) …………………………………………………………………………………………..19 Figuur 4.15. Multikanaal Enkelkoers FIR-filter (3 kanale) …………………………………………………………………………………………20 Figuur 4.16. Multikanaal (3 kanale) Interpolator (Faktor van 3) ………………………………………………………………………………..20 Figuur 4.17. Multi-kanaal (3 kanale) Decimator (Faktor van 3) …………………………………………………………………………………………..20 Figuur 5.1. Argitektuur-oortjie van die FIR-filter IP-kernkoppelvlak …………………………………………………………………………………………22 Figuur 5.2. I/O-spesifikasie-oortjie van die FIR-filter IP-kernkoppelvlak …………………………………………………………………………………..24 Figuur 5.3. Implementering-oortjie van die FIR Filter IP Core Interface …………………………………………………………………………………26 Figuur 6.1. IPexpress dialoogkassie ……………………………………………………………………………………………………………………………………….. 27 Figuur 6.2. Konfigurasie dialoogkassie ………………………………………………………………………………………………………………………………………….28 Figuur 6.3 . Clarity Designer Tool Dialoogkassie ………………………………………………………………………………………………………………………..28 Figuur 6.4. Clarity Designer Catalog Tab …………………………………………………………………………………………………………………………..29 Figuur 6.5 . Fir Filter dialoogkassie ………………………………………………………………………………………………………………………………………… .29 Figuur 6.6. IP-konfigurasie-koppelvlak………………………………………………………………………………………………………………………………………30 Figuur 6.7. FIR-filter IP-kern-gegenereerde gidsstruktuur………………………………………………………………………………………………….31
Tabelle
Tabel 2.1. FIR Filter IP-kern vir LatticeXP2-toestelle Vinnige feite ………………………………………………………………………………………….7 Tabel 2.2. FIR Filter IP-kern vir LatticeECP3-toestelle Vinnige feite …………………………………………………………………………………………..7 Tabel 2.3. FIR Filter IP-kern vir LatticeECP5-toestelle Vinnige feite …………………………………………………………………………………………..8 Tabel 4.1. Maksimum vermenigvuldiger-vermenigvuldigingsfaktor vir verskillende konfigurasies*………………………………………………………………..15 Tabel 4.2. Topvlak-poortdefinisies………………………………………………………………………………………………………………………………….16 Tabel 5.1. Parameterspesifikasies vir die FIR Filter IP Kern ………………………………………………………………………………………..21 Tabel 5.2. Argitektuur-oortjie……………………………………………………………………………………………………………………………………………………………… .23 Tabel 5.3. I/O-spesifikasie-oortjie ………………………………………………………………………………………………………………………………………… …25 Tabel 5.4. Implementering-oortjie……………………………………………………………………………………………………………………………………………….26 Tabel 6.1. File Lys ………………………………………………………………………………………………………………………………………………………… …………31 Tabel A.1. Prestasie en Hulpbronbenutting (LatticeECP3)* …………………………………………………………………………………………..37 Tabel A.2. Prestasie en Hulpbronbenutting (LatticeXP2)* ………………………………………………………………………………………….37 Tabel A.3. Prestasie en Hulpbronbenutting (LFE5U)* …………………………………………………………………………………………………..37

4 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

Akronieme in hierdie dokument

'n Lys van akronieme wat in hierdie dokument gebruik word.

Akroniem

Definisie

FIR

Eindige Impulsreaksie

FPGA

Veldprogrammeerbare hek-skikking

LED

lig-emitterende diode

MLE

Masjienleer-enjin

SDHC

Veilige digitale hoë kapasiteit

SDXC

Veilige digitale uitgebreide kapasiteit

SPI

Seriële perifere koppelvlak

VIP

Video-koppelvlakplatform

USB

Universele reeksbus

Neuro netwerk

FIR Filter IP Core Gebruikersgids

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
1. Inleiding
Die Lattice FIR (Finite Impulse Response) Filter IP kern is 'n wyd konfigureerbare, multi-kanaal FIR filter, geïmplementeer met behulp van hoë werkverrigting sysDSPTM blokke beskikbaar in Lattice toestelle. Benewens enkelkoersfilters, ondersteun die IP-kern ook 'n reeks polifase-desimasie- en interpolasiefilters. Die benutting teenoor deurset-afweging kan beheer word deur die vermenigvuldiger-multipleksfaktor te spesifiseer wat gebruik word vir die implementering van die filter. Die FIR Filter IP-kern ondersteun so hoog as 256 kanale, met elkeen met tot 2048 krane. Die insetdata, koëffisiënt en uitsetdatawydtes is oor 'n wye reeks konfigureerbaar. Die IP-kern gebruik volle interne presisie terwyl dit veranderlike uitsetpresisie toelaat met verskeie keuses vir versadiging en afronding. Die koëffisiënte van die filter kan tydens opwekkingstyd gespesifiseer word en/of herlaaibaar tydens looptyd deur insetpoorte. Die FIR Filter IP-kern kan ook gegenereer word met behulp van die Lattice FIR Filter Simulink® Model. Vir inligting oor die Simulink-vloei, verwys na die FPGA-ontwerp met ispLEVER-tutoriaal.

6 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids

2. Vinnige feite

Tabel 2.1 tot Tabel 2.3 verskaf vinnige feite oor die FIR Filter IP-kern vir LatticeXP2TM-, LatticeECP3TM- en LatticeECP5TM-toestelle.

Tabel 2.1. FIR Filter IP Core vir LatticeXP2-toestelle Vinnige feite

FIR IP-konfigurasie

1 kanale 64 krane
16 Vermenigvuldigers

1 kanaal 24 krane 6 vermenigvuldigers

1 kanaal 48 krane 12 vermenigvuldigers

Kernvereistes Hulpbronbenutting
Ondersteuning vir ontwerpgereedskap

FPGA Families Ondersteun Minimaal Toestel Benodig Geteikende Toestel LUTs sysMEM EBRs Registers DSP Slice Lattice Implementering Sintese Simulasie

LFXP2-5E
211 4
250 1

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241 4
272 1
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246 4
281 1

Tabel 2.2. FIR Filter IP Core vir LatticeECP3-toestelle Vinnige feite

Kernvereistes Hulpbronbenutting
Ondersteuning vir ontwerpgereedskap

FPGA Families Ondersteun Minimale Toestel Benodig Gereikende Toestel LUTs sysMEM EBRs Registers MULT18X18 Lattice Implementering Sintese Simulasie

4 kanale 64 krane
1 Vermenigvuldiger
866 32 2041 64

FIR IP-konfigurasie
1 kanaal 32 krane 32 vermenigvuldigers
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212 2
199 4
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 kanaal 32 krane 8 vermenigvuldigers
200 4
303 6

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids

Tabel 2.3. FIR Filter IP Core vir LatticeECP5-toestelle Vinnige feite

FIR IP-konfigurasie

4 kanale 64 krane
1 Vermenigvuldiger

1 kanaal 32 krane 32 vermenigvuldigers

1 kanaal 32 krane 8 vermenigvuldigers

Kernvereistes Hulpbronbenutting
Ondersteuning vir ontwerpgereedskap

FPGA Families Ondersteun Minimaal Toestel Benodig Geteikende Toestel LUTs sysMEM EBRs Registers DSP Slice Lattice Implementering Sintese Simulasie

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Rooster Diamant 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

ModelSim SE 10.2c

8 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
3. Kenmerke
· Veranderlike aantal taps tot 2048 · Invoer- en koëffisiëntewydtes van 4 tot 32 bisse · Multikanaalondersteuning vir tot 256 kanale · Desimasie- en Interpolasieverhoudings van 2 tot 256 · Ondersteuning vir halfbandfilter · Konfigureerbare parallelisme vanaf ten volle parallel na reeks · Getekende of ongetekende data en koëffisiënte · Koëffisiënt-simmetrie en negatiewe simmetrie-optimering · Herlaaibare koëffisiënte ondersteun · Volle presisie rekenkunde · Kiesbare uitsetwydte en presisie · Kiesbare oorloop: omvou of versadiging · Kiesbare afronding: afkapping, rond na nul, rond weg van nul, rond na naaste en konvergent
afronding · Breedte en akkuraatheid gespesifiseer deur gebruik te maak van vastepuntnotasies · Handdruk seine om gladde koppelvlak te fasiliteer

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
4. Funksionele beskrywing
Hierdie hoofstuk verskaf 'n funksionele beskrywing van die FIR Filter IP-kern.
4.1. Interface Diagram
Die topvlak-koppelvlakdiagram vir die FIR Filter IP-kern word in Figuur 4.1 getoon.

Figuur 4.1. Topvlak-koppelvlak vir die FIR-filter IP-kern
4.2. FIR-filterargitektuur
FIR filter werking op data samples kan beskryf word as 'n som-van-produkte-bewerking. Vir 'n N-tap FIR filter, die huidige invoer sample en (N-1) vorige invoer samplese word vermenigvuldig met N filterkoëffisiënte en die resulterende N produkte word bygevoeg om een uitset s te geeample soos hieronder getoon.
(1)
In die bogenoemde vergelyking is hn , n=0,1,..., N-1 die impulsrespons; xn, n=0,1,…, is die invoer; en yn, n=0,1,…, is die
uitset. Die aantal vertragingselemente (N-1) verteenwoordig die volgorde van die filter. Die aantal invoerdata samplese (huidige en vorige) wat gebruik word in die berekening van een uitset sample verteenwoordig die aantal filterkrane (N).
4.2.1. Direkte-vorm Implementering
In die direkte-vorm-implementering wat in Figuur 4.2 getoon word, is die invoer samples sal na 'n skuifregister-tou verskuif word en elke skuifregister word aan 'n vermenigvuldiger gekoppel. Die produkte van die vermenigvuldigers word opgetel om die FIR-filter se uitset s te kryample.

10 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
Figuur 4.2. Direkte-vorm FIR Filter
4.2.2. Simmetriese implementering
Die impulsrespons vir die meeste FIR-filters is simmetries. Hierdie simmetrie kan oor die algemeen ontgin word om die rekenkundige vereistes te verminder en area-doeltreffende filterverwesenlikings te produseer. Dit is moontlik om slegs een helfte van die vermenigvuldigers vir simmetriese koëffisiënte te gebruik in vergelyking met dié wat gebruik word vir 'n soortgelyke filter met nie-simmetriese koëffisiënte. 'n Implementering vir simmetriese koëffisiënte word in Figuur 4.3 getoon.

Figuur 4.3. Simmetriese koëffisiënte FIR Filter Implementering
4.2.3. Polifase-interpolasie FIR-filter
Die polifase-interpolasiefilter-opsie implementeer die berekeningsdoeltreffende 1-tot-P-interpolasiefilter wat hieronder getoon word, waar P 'n heelgetal groter as 1 is. Figuur 4.4 toon 'n polifase-interpolator, waar na elke tak verwys word as 'n polifase.

Figuur 4.4. Polifase interpolator

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
In hierdie struktuur sal die insetdata op dieselfde tyd in elke polifase gelaai word en die uitsetdata van elke polifase sal as 'n uitset s afgelaai wordample van die FIR. Die aantal polifases is gelyk aan die interpolasiefaktor. Die koëffisiënte word eweredig aan alle polifases toegeken.
4.2.4. Polifase desimasie FIR Filter
Die polifase-desimasiefilter-opsie implementeer die berekeningsdoeltreffende P-tot-1-desimasiefilter wat in Figuur 4.5 getoon word, waar P 'n heelgetal groter as 1 is.

Figuur 4.5. Polifase decimator
In hierdie struktuur is die inset sample word opeenvolgend in elk van die polifases gelaai met slegs een polifase wat op 'n slag gevoer word. Wanneer al die polifases gelaai is met asample, die resultaat van die polifases word opgetel en afgelaai as die FIR-filter se uitset. In hierdie skema, P invoer samples genereer een uitset sample, waar P die desimasiefaktor is.
4.2.5. Multi-kanaal FIR filters
Dit is baie algemeen om FIR-filters te sien wat in multikanaalverwerkingscenario's gebruik word. Die maksimum moontlike deurset van 'n FIR filter implementering is dikwels baie hoër as die deurset wat benodig word vir 'n enkele kanaal wat verwerk word. Vir sulke toepassings is dit wenslik om dieselfde hulpbronne op 'n tydgemultiplekse manier te gebruik om multikanaal FIR-filters te realiseer. Behalwe in ten volle parallelle implementerings, waar genoeg vermenigvuldigers gebruik word om al die nodige berekeninge in een kloksiklus uit te voer, gebruik die FIR-filter onafhanklike tap- en koëffisiëntgeheue om elke vermenigvuldiger te voed. Gevolglik lei multikanaal-implementerings tot laer geheuegebruik in vergelyking met veelvuldige instansiasies van FIR-filters. In gevalle waar al die kanale dieselfde koëffisiëntstel gebruik, het die gebruik van 'n multi-kanaal FIR filter die duidelike voordeeltage van die vereiste van kleiner koëffisiënt-herinneringe.

4.3. Implementering besonderhede
Figuur 4.6 toon die funksionele blokdiagram van die FIR Filter IP-kern.

coeffin coeffwe coeffset

Koëffisiënt Geheue

din

Invoerregisters

Tik Geheue

Simmetrie-opteller

Vermenigvuldiger Skikking

Adderboom

Uitsetverwerking

dout

ongeldige ibstart ifactor dfactor
faktorstel

Beheerlogika
Figuur 4.6. Funksionele Blokdiagram

ongeldige obstart rfi

12 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
Die data en koëffisiënte word gestoor in verskillende geheues wat as tapgeheue en koëffisiëntgeheue in die bostaande diagram getoon word. Die simmetrie-opteller word gebruik as die koëffisiënte simmetries is. Die vermenigvuldiger skikking bevat een of meer vermenigvuldigers, afhangende van die gebruiker spesifikasie. Die optelboom voer die som van produkte uit. Afhangende van die konfigurasie, word die optelboom, of 'n deel daarvan, binne DSP-blokke geïmplementeer. Die uitsetverwerkingsblok voer die uitsetwydtevermindering en presisiebeheer uit. Hierdie blok bevat logika om verskillende tipes afronding en oorloop te ondersteun. Die blok gemerk Control Logic bestuur die skedulering van data en rekenkundige bewerkings gebaseer op die tipe filter (interpolasie, desimasie of multi-kanaal) en vermenigvuldiger multipleksing.
Die tap- en koëffisiëntgeheue word verskillend bestuur vir verskillende konfigurasies van die FIR-filter. Figuur 4.7 toon die geheuetoewysings vir 'n 16-kraan, 3-kanaal, simmetriese FIR-filter met twee vermenigvuldigers.

Figuur 4.7. Tik- en koëffisiëntgeheuebestuur vir 'n Sampdie FIR-filter
In die diagram is daar twee tapherinneringe en 'n koëffisiëntgeheue vir elke vermenigvuldiger. Die diepte van elke geheue is ceil(taps/2/multiplier) *kanaal, wat 12 is in hierdie example, waar die operateur ceil(x) die volgende hoër heelgetal gee, as die argument x breuk is.

4.4. Konfigureer die FIR-filterkern
4.4.1. Argitektuur Opsies
Die opsies vir aantal kanale, aantal krane en filtertipe is onafhanklik en direk gespesifiseer in die Argitektuur-oortjie van die IP-kernkoppelvlak (sien Parameterinstellings vir besonderhede). As 'n polifase desimator of interpolator vereis word, kan die desimasie of interpolasie faktor direk in die koppelvlak gespesifiseer word. Die desimasie- of interpolasiefaktor kan ook gespesifiseer word deur invoerpoorte tydens werking deur die ooreenstemmende Veranderlike opsie te kies. As die Veranderlike desimasie (of Veranderlike interpolasie) faktor opsie gekies is, kan die desimasie (of interpolasie) faktor gewissel word van twee na Desimasie faktor (of Interpolasie faktor) deur die insetpoort.
4.4.1.1. Koëffisiënte Spesifikasie Die koëffisiënte van die filter word gespesifiseer met behulp van 'n koëffisiënte file. Die koëffisiënte file is 'n teks file met een koëffisiënt per lyn. As die koëffisiënte simmetries is, moet die merkblokkie Simmetriese koëffisiënte gemerk word sodat die IP-kern simmetrie-optellers gebruik om die aantal vermenigvuldigers wat gebruik word, te verminder. As die Simmetriese Koëffisiënte-blokkie gemerk is, word slegs die helfte van die koëffisiënte vanaf die koëffisiënt gelees file. Vir 'n n-tap simmetriese koëffisiënte filter, die aantal

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
koëffisiënte gelees uit die koëffisiënte file is gelyk aan plafon(n/2). Vir multi-kanaal filters word die koëffisiënte vir kanaal 0 eerste gespesifiseer, gevolg deur dié vir kanaal 1, ensovoorts. Vir multi-kanaal filters is daar 'n opsie om te spesifiseer of die koëffisiënte vir elke kanaal verskil of dieselfde (algemeen) vir al die kanale. As die koëffisiënte algemeen is, hoef slegs een stel koëffisiënte in die koëffisiënte gespesifiseer te word file. Die koëffisiëntwaardes in die file kan in enige radiks (desimale, heksadesimale of binêre) wees wat deur die gebruiker gekies is. 'n Unêre negatiewe operateur word slegs gebruik as die koëffisiënte in desimale radiks gespesifiseer is. Vir heksadesimale en binêre radise moet die getalle in twee-komplementvorm voorgestel word. 'n eksample koëffisiënte file in desimale formaat vir 'n 11tap, 16-bis-koëffisiëntstel word hieronder gegee. In hierdie example, die koëffisiënte binêre punt is 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 'n example koëffisiënte file in swaaipuntformaat vir die bogenoemde geval wanneer die Koëffisiënte se binêre puntposisie 8 is, word hieronder gegee. Die koëffisiënte sal gekwantiseer word om te voldoen aan die 16.8 breukdata waarin 16 die volle breedte van koëffisiënte is, en 8 die breedte van breukdeel is. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 As die merkblokkie Herlaaibare koëffisiënte gemerk is, kan die koëffisiënte van die filter na die FIR herlaai word gemerk word. Met hierdie opsie moet die verlangde koëffisiënte gelaai word voor die werking van die filter. Die koëffisiënte moet in 'n spesifieke volgorde gelaai word wat bepaal word deur die program wat met die IP-kern voorsien word. Die IP-kern kan ook opsioneel die herrangskikking intern doen, alhoewel meer hulpbronne gebruik word. As hierdie opsie verlang word, kan die merkblokkie Herrangskik koëffisiënte binne gemerk word. Met hierdie opsie kan die koëffisiënte in die normale opeenvolgende volgorde na die kern gelaai word.
4.4.1.2. Vermenigvuldiger Vermenigvuldigingsfaktor Die deurset en die hulpbronbenutting kan beheer word deur 'n behoorlike waarde aan die Vermenigvuldiger Vermenigvuldigingsfaktor parameter toe te ken. Volle parallelle werking (een uitsetdata per kloksiklus) kan bereik word deur die Vermenigvuldiger Vermenigvuldigingsfaktor op 1 te stel. As die Vermenigvuldiger Vermenigvuldigingsfaktor gestel is op die maksimum waarde wat in die koppelvlak vertoon word, word volledige reekswerking ondersteun en dit neem tot n horlosies om een uitsetdata s te berekenample, waar n die aantal krane vir 'n nie-simmetriese FIR-filter is en die helfte van die aantal krane vir 'n simmetriese FIR-filter. Die maksimum waarde van die Multiplier Multiplexing Faktor vir verskillende konfigurasies van 'n n-tap FIR filter word in Tabel 4.1 gegee.

14 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids

Tabel 4.1. Maksimum vermenigvuldiger-vermenigvuldigingsfaktor vir verskillende konfigurasies*

FIR Tipe Nie-simmetriese Simmetriese Halfband

Enkeltarief n Plafon(n/2) vloer((n+1)/4)+1

Interpolator met Faktor=i Plafon(n/i) Plafon(n/2i) vloer((n+1)/4)

*Let wel: Die operateurvloer (x) gee die volgende laer heelgetal terug, as x 'n breukwaarde is.

Decimator met Faktor Plafon(n/d) Plafon(n/2d) vloer((n+1)/8)+1

4.4.2. I/O-spesifikasie-opsies
Die kontroles in die I/O Spesifikasies-koppelvlak-oortjie word gebruik om die verskillende breedtes en presisiemetodes in die datapad te definieer. Die breedte en binêre puntposisies van die insetdata en koëffisiënte kan onafhanklik gedefinieer word. Van die insetdatabreedte, koëffisiëntwydte en die aantal krane, word die volle presisie-uitsetwydte en ware ligging van die uitset-binêre punt outomaties vasgestel. Die volle presisie-uitset word omgeskakel na gebruikergespesifiseerde uitsetwydte deur 'n paar minste betekenisvolle (LS) en 'n paar mees betekenisvolle (MS) stukkies te laat val en deur die gespesifiseerde afronding en oorloop verwerking uit te voer. Die uitset word gespesifiseer deur die uitset breedte en die uitset binêre punt posisie parameter.
4.4.2.1. Afronding
Die volgende vyf opsies word vir afronding ondersteun: · Geen Gooi alle bisse regs van die uitvoer minste betekenisvolle bis weg en laat die uitvoer ongekorrigeer. · Afronding na bo Rond af tot naaste meer positiewe getal. · Afronding weg van nul Rond af vanaf nul as die breukdeel presies die helfte is. · Afronding na nul Rond af na nul as die breukdeel presies die helfte is. · Konvergente afronding Rond af tot die naaste ewe waarde as die breukdeel presies die helfte is.

4.4.3. Implementeringsopsies
4.4.3.1. Tipe geheue
Die FIR Filter IP-kern gebruik herinneringe vir die stoor van vertragingskraandata, koëffisiënte en vir sommige konfigurasies, invoer- of uitvoerdata. Die aantal geheue-eenhede wat gebruik word, hang af van verskeie parameters, insluitend datawydte, aantal krane, filtertipe, aantal kanale en koëffisiënt-simmetrie. In die meeste gevalle vereis elke vermenigvuldiger een datageheue-eenheid en een koëffisiëntgeheue-eenheid. Interpolasie- of desimasiefilters kan addisioneel inset- of uitsetbuffers gebruik. Die geheue tipe koppelvlak opsie kan gebruik word om te spesifiseer of EBR of verspreide geheue gebruik word vir data, koëffisiënt, inset en uitset berging. Die opsie genaamd Auto laat daardie keuse oor aan die IP-generatorinstrument, wat EBR gebruik as die geheue dieper as 128 liggings is en andersins verspreide geheue.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids

4.5. Seinbeskrywings
'n Beskrywing van die Invoer/Uitvoer (I/O) poorte vir die FIR Filter IP kern word in Tabel 4.2 verskaf.

Tabel 4.2. Top-vlak hawe definisies

Port

Stukkies

Algemene I / O

klk

rstn

din

Invoer data breedte

ongeldig

dout ongeldig
rfi

Uitsetwydte 1
1

Wanneer Herlaaibare koëffisiënte gekies is

koeffin

Notas 1*

koeffwe

I/O

Beskrywing

Stelselklok vir data en beheer insette en uitsette.

Stelselwye asynchrone aktief-lae-terugstellingsein.

Voer data in.

Voer geldige sein in. Die invoerdata word slegs ingelees wanneer

ongeldig is hoog.

Uitvoer data.

Uitsetdatakwalifiseerder. Uitsetdata-dout is slegs geldig wanneer

hierdie sein is hoog.

Gereed vir insette. Hierdie uitset, wanneer hoog, dui aan dat die IP

kern is gereed om die volgende invoerdata te ontvang. 'n Geldige data kan

word slegs by din toegepas as rfi gedurende die vorige klok hoog was

siklus.

Koëffisiënte-invoer. Die koëffisiënte moet gelaai word

deur hierdie poort in 'n spesifieke volgorde. Verwys na die afdeling

Koppel met die FIR Filter IP-kern vir besonderhede.

Wanneer dit beweer word, sal die waarde op bus koeffin ingeskryf word

koëffisiënt herinneringe.

koeffset

Hierdie inset word gebruik om die filter te sein om die onlangse te gebruik

gelaaide koëffisiënt stel. Hierdie sein moet hoog gepuls word vir

een klok siklus na die laai van die hele koëffisiënt stel

met behulp van koeffin en koeffwe.

Wanneer die aantal kanale groter as 1 is

begin

Invoerblok begin. Vir multi-kanaal konfigurasies, hierdie invoer

identifiseer kanaal 0 van die inset.

belemmer

Uitsetblok begin. Vir multi-kanaal konfigurasies, hierdie

uitset identifiseer kanaal 0.

Wanneer Veranderlike interpolasiefaktor of Veranderlike desimasiefaktor nagegaan word

ifaktor

ceil(Log2(Interpolasie

Interpolasie faktor waarde

faktor+1))

dfaktor

plafon(Log2(Desimasiefaktor+1))

Desimasiefaktorwaarde

faktorstel

Stel die interpolasiefaktor of die desimasiefaktor.

Opsionele I/O's

Klok aktiveer. Terwyl hierdie sein gedeaktiveer word, sal die kern

ignoreer alle ander sinchrone insette en behou die stroom daarvan

staat

Sinchroniese terugstelling. Wanneer beweer word vir ten minste een horlosie

siklus word al die registers in die IP-kern geïnisialiseer om terug te stel

staat.

Notas: 1. Breedte vir getekende tipe en simmetriese interpolasie is Koëffisiënte breedte +1. 2. Breedte vir ongetekende en simmetriese interpolasie is Koëffisiënte breedte +2. 3. Breedte vir alle ander gevalle is Koëffisiëntwydte.

16 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids

4.6. Koppeling met die FIR Filter IP Core
4.6.1. Data-koppelvlak
Data word in die kern ingevoer deur din en uit die kern deur dout.

4.6.2. Veelvuldige kanale
Vir multi-kanaal implementering is twee poorte, ibstart en obstart, beskikbaar in die IP-kern om die kanaalnommers te sinchroniseer. Die invoer ibstart word gebruik om kanaal 0-data wat by die insette toegepas word, te identifiseer. Die uitset obstart gaan hoog gelyktydig met kanaal 0 uitset data.

4.6.3. Veranderlike Interpolasie/Desimasiefaktor
Wanneer die interpolasie (of desimasie) faktor veranderlik is, word die poorte ifactor (of dfactor) en factorset by die IP-kern gevoeg. Die interpolasie (of desimasie) faktor wat toegepas word op die poort ifactor (of d-faktor) word gestel wanneer die strobe seinfaktorstel hoog is. Wanneer die interpolasie (of desimasie) faktor verander, gaan die uitset rfi vir 'n paar siklusse laag. Wanneer dit weer hoog word, werk die filter as 'n interpolerende (of desimerende) filter wat ooreenstem met die nuwe faktorwaarde.

4.6.4. Herlaaibare koëffisiënte
Wanneer herlaaibare koëffisiënte gekies word, word die twee bygevoegde poorte, koëffisiënt en koëffisiënt, gebruik om die koëffisiënte te herlaai. Al die koëffisiënte moet in een bondel gelaai word, terwyl die seinkoeffwe hoog gehou word gedurende die hele duur van die laai. Nadat al die koëffisiënte gelaai is, moet die insetseinkoeffset hoog gepuls word vir een kloksiklus vir die nuwe koëffisiënte om in werking te tree.
Daar is twee maniere waarop koëffisiënte toegepas kan word vir die herlaai van die koëffisiëntgeheue, soos gespesifiseer deur die Herrangskik Koëffisiënte Binne-parameter.
Wanneer Herrangskik Koëffisiënte Binne nie gekies is nie, moet die koëffisiënte in 'n spesifieke volgorde toegepas word om die koëffisiëntgeheue te herlaai. Die rou koëffisiënte, soos gespesifiseer in die koëffisiënte file, kan omgeskakel word na die herlaaibare volgorde deur die koëffisiëntgenereringsprogram coeff_gen.exe (vir Windows) te gebruik wat beskikbaar is onder die gui-lêergids in die IP-installasiegids (bv.ample, onder die C:LatticeCorefir_core_v6.0gui-lêergids). Die name van die koëffisiëntgenereringsprogram vir UNIX en Linux is onderskeidelik coeff_gen_s en coeff_gen_l. Vir Windows word die program soos volg opgeroep:
coeff_gen.exefile_naam>.lpc
Let wel: Indien in lpc file, die waarde van parameter varcoeff= is Ja, verander dit asseblief na Nee voordat ROM gegenereer word files met die hand.
Hierdie opdrag verander die koëffisiënte in die invoer file, soos verwys deur die koefffile= parameter in die lpc file, na die laaibare koëffisiëntvolgorde file genoem coeff.mem. Let daarop dat die uitset file kan meer koëffisiënte bevat as wat daar oorspronklik was as gevolg van ingevoegde nul koëffisiënte. Al die koëffisiënte in die uitset file, insluitend die nulle, moet opeenvolgend deur die koeffinpoort toegepas word. Om die volgorde van toepassing van koëffisiënte te verkry, wysig die insetkoëffisiënte file met opeenvolgende nommers (bv. 1,2) en die IP sal die file outomaties. In die herlaaibare koëffisiëntemodus sal die kern nie gereed wees vir werking nie (die rfi-uitset sal nie hoog wees nie) totdat die koëffisiënte gelaai is en die koëffisiëntverstelling hoog beweer word.
Wanneer die parameter Herrangskikkoëffisiënte binne gekies word, sal die koëffisiënte binne die IP-kern herrangskik word sonder dat handmatige herrangskikking wat voorheen beskryf is, vereis word. Met hierdie opsie word herordeningslogika by die IP-kern gevoeg en die gebruiker kan die koëffisiënte in die normale volgorde toepas.
In hierdie modus, as die parameter Simmetriese Koëffisiënte gekies word, sal slegs die helfte van die verskafde koëffisiënte gebruik word. Byvoorbeeldample, as die rou koëffisiënt-invoervolgorde: 1 2 3 4 5 6 5 4 3 2 1 is, sal die koëffisiënte wat gebruik sal word 1 2 3 4 5 6 wees.
Net so, as Halfband gekies word, sal al die insetkoëffisiënte in die ewe liggings, behalwe die laaste een, weggegooi word. Byvoorbeeldample, as die rou koëffisiënt-invoervolgorde: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1 is, sal die koëffisiënte wat gebruik sal word 1 2 3 4 5 6 wees.
Let wel: As die parameter varcoeff= in die lpc file is ingestel op Ja, verander dit na Nee voordat die nuwe koëffisiënte genereer word file.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
4.7. Tydsberekening spesifikasies
Tyddiagramme vir die FIR Filter IP-kern word in Figuur 4.8 tot Figuur 4.17 gegee. Let daarop dat daar verskillende tydsberekeningspesifikasies is vir sekere FIR-filtertoepassings wat Lattice XP2/ECP3/ECP5-toestelle gebruik. Figuur 4.8 tot en met Figuur 4.11 is van toepassing op alle FIR-toepassings.
4.7.1. Tydsberekeningspesifikasies van toepassing op alle toestelle
Figuur 4.8. Enkelkanaal, enkelkoers FIR-filter met deurlopende insette

Figuur 4.9. Enkelkanaal, enkelkoers FIR-filter met gapings in invoer Figuur 4.10. Faktorstel Seine
Figuur 4.11. Koëffisiënt Herlaai

18 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
4.7.2. Tydsberekeningspesifikasies van toepassing op LatticeXP2-, LatticeECP3- en LatticeECP5-implementerings
Benewens die vorige figure, is Figuur 4.12 tot Figuur 4.14 van toepassing in die gebruik van beide LatticeXP2-, LatticeECP3- en LatticeECP5-toestelle: negatiewe simmetrie, halfband, faktorveranderlike interpolasie en desimasie, en toepassings wat 36×36 vermenigvuldigers gebruik.
Figuur 4.12. Multi-kanaal enkelkoers FIR-filter (3 kanale)

Figuur 4.13. Multi-kanaal (3 kanale) interpoleerder (faktor van 3)

Figuur 4.14. Multi-kanaal (3 kanale) decimator (faktor van 3)

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
4.7.3. Tydsberekeningspesifikasies van toepassing op LatticeECP3- en LatticeECP5-implementerings
Soos voorheen aangedui, is Figuur 4.15 tot Figuur 4.17 van toepassing op alle LatticeECP3- en Lattice ECP5-toestelle behalwe dié wat spesifiek in die vorige afdeling gelys is.

Figuur 4.15. Multi-kanaal enkelkoers FIR-filter (3 kanale)

Figuur 4.16. Multi-kanaal (3 kanale) interpoleerder (faktor van 3)

Figuur 4.17. Multi-kanaal (3 kanale) decimator (faktor van 3)

20 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids

5. Parameterinstellings

Die IPexpress- en Clarity Designer-nutsgoed word gebruik om IP- en argitektoniese modules in die Diamond-sagteware te skep. U kan verwys na die IP-kerngenerering en -evaluering-afdeling oor hoe om die IP te genereer.
Tabel 5.1 verskaf die lys van gebruikerkonfigureerbare parameters vir die FIR Filter IP-kern. Die parameterinstellings word gespesifiseer deur die FIR Filter IP-kernkonfigurasie-koppelvlak in IPexpress of Clarity Designer te gebruik. Die talle FIR Filter IP-kernparameteropsies word oor verskeie koppelvlakoortjies verdeel soos in hierdie hoofstuk beskryf.

Tabel 5.1. Parameterspesifikasies vir die FIR Filter IP Core

Parameter

Reeks

Filter spesifikasies

Aantal kanale

1 tot 256

Aantal krane

1 tot 2048

Filter tipe

{Enkelkoers, Interpolator, Decimator}

Interpolasie faktor

2 tot 256

Veranderlike interpolasiefaktor

{Ja, Nee}

Desimasie faktor

2 tot 256

Veranderlike desimasiefaktor

{Ja, Nee}

Koëffisiënte Spesifikasies

Herlaaibare koëffisiënte

{Ja, Nee}

Herrangskik koëffisiënte binne

{Ja, Nee}

koëffisiënte gestel

{Algemeen, een per kanaal}

Simmetriese koëffisiënte

{Ja, Nee}

Negatiewe simmetrie

{Ja, Nee}

Halwe band

{Ja, Nee}

Koëffisiënt radix

{Drywende punt, Desimale, Heks, Binêr}

Koëffisiënte file

Tik of blaai

Gevorderde Opsies

Vermenigvuldiger Vermenigvuldigingsfaktor

Nota 1, Nota 2

Aantal SysDSP-blokke in 'n ry

5 – Nota 3

I/O-spesifikasies

Invoer data tipe

{Geteken, ongeteken}

Invoer data breedte

4 tot 32

Invoer data binêre punt posisie

-2 om data breedte in te voer + 2

Tipe koëffisiënte

{Geteken, ongeteken}

Koëffisiënte breedte

4 tot 32

Koëffisiënte binêre punt posisie

-2 tot Koëffisiëntbreedte + 2

Uitset breedte

4 tot maksimum uitsetbreedte

Uitset binêre punt posisie

(4+Invoer data binêre punt posisie + koëffisiënt binêre punt posisie Max uitset breedte) na (Uitvoer breedte + Invoer data binêre
punt posisie + Koëffisiënt binêre punt posisie - 4)

Presisie beheer

Oorloop Afronding

{Saturation, Wrap-around}
{Geen, Afronding, Afronding weg van nul, Rond af na nul, Konvergente afronding}

Verstek
4 64 Enkeltarief 2 No 2 No
Ja Nee Algemeen Nee Nee Nee Desimale –
Nota 2 Nota 3
Geteken 16 0
Geteken 16 0 38 0
Versadiging Geen

Geheue Tipe Data geheue tipe Koëffisiënt geheue tipe Invoer buffer tipe

{EBR, versprei, outo}

EBR

{EBR, versprei, outo}

EBR

{EBR, versprei, outo}

EBR

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids

Parameter

Reeks

Verstek

Uitset buffer tipe

{EBR, versprei, outo}

EBR

Optimalisering

{Area, Spoed}

{Gebied}

Opsionele poorte

{Ja, Nee}

Nee

{Ja, Nee}

Nee

Sintese opsies

Frekwensiebeperking

1 400

300

Notas:

1. Die vermenigvuldiger-vermenigvuldigingsfaktor word beperk deur die aantal DSP-blokke in 'n toestel (A) en die werklike aantal DSP-blokke a

ontwerpbehoeftes (B). Wanneer A>B, is die Vermenigvuldiger Vermenigvuldigingsfaktor op 1 gestel; anders sal die waarde groter as 1 wees.

2. Sien Multiplier Multiplexing Factor vir besonderhede. 3. Maksimum aantal DSP-blokke beskikbaar in 'n ry in die geselekteerde toestel.

Die verstekwaardes wat in die volgende bladsye gewys word, is dié wat gebruik word vir die FIR-filterverwysingsontwerp. IP-kernopsies vir elke oortjie word in meer besonderhede bespreek.

5.1. Argitektuur-oortjie
Figuur 5.1 toon die inhoud van die Argitektuur-oortjie.

Figuur 5.1. Argitektuur-oortjie van die FIR Filter IP Core Interface

22 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

Tabel 5.2. Argitektuur-oortjie-koppelvlak-item
Aantal kanale Aantal krane Filtertipe Interpolasiefaktor Veranderlike Interpolasiefaktor Desimasiefaktor Veranderlike desimasiefaktor Herlaaibare koëffisiënte Herrangskikkoëffisiënte Binne
Koëffisiënte stel Simmetriese koëffisiënte
Negatiewe simmetrie halfband
Koëffisiënt Radix

FIR Filter IP Core Gebruikersgids
Beskrywing
Hierdie opsie laat die gebruiker toe om die aantal kanale te spesifiseer.
Hierdie opsie laat die gebruiker toe om die aantal krane te spesifiseer.
Hierdie opsie laat die gebruiker toe om te spesifiseer of die filter enkelkoers, interpoleerder of desimeerder is.
Hierdie opsie laat die gebruiker toe om die waarde van die vaste interpolasiefaktor te spesifiseer. Wanneer FIR-tipe interpolasie is, moet die waarde 2 tot 256 wees. Andersins sal dit outomaties op 1 gestel word.
Hierdie opsie laat die gebruiker toe om te spesifiseer of die interpolasiefaktor vasgestel is ten tyde van IP-generering, of veranderlik tydens looptyd. As dit gekontroleer word, word die interpolasiefaktor deur die insetpoortifactor gestel wanneer die faktorstel hoog is. Hierdie opsie laat die gebruiker toe om die waarde van die vaste desimasiefaktor te spesifiseer. Wanneer FIR-tipe desimasie is, moet die waarde 2 tot 256 wees. Andersins sal dit outomaties op 1 gestel word.
Hierdie opsie laat die gebruiker toe om te spesifiseer of die desimasiefaktor vasgestel is ten tyde van IP-generering of veranderlik tydens looptyd. As dit gekontroleer is, word die desimasiefaktor deur die insetpoort dfaktor gestel wanneer die faktorstel hoog is. Hierdie opsie laat die gebruiker toe om te spesifiseer of die koëffisiënte vas of herlaaibaar is. As dit gemerk is, kan die koëffisiënte tydens kernbewerking herlaai word deur die insetpoortkoëffisiënt te gebruik.
Wanneer koëffisiënte herlaaibaar is, moet hulle in 'n spesifieke volgorde ingevoer word. Die herrangskikking kan gedoen word met behulp van die program wat saam met die IP-kern verskaf word. Die kern maak egter ook voorsiening vir opsionele hardeware herrangskik ten koste van bykomende hardeware hulpbronne. As hierdie opsie gekies word, kan die koëffisiënte in die normale volgorde na die kern ingevoer word, en die kern sal intern herrangskik soom soos vereis. Hierdie opsie is nie beskikbaar wanneer die filtertipe interpolator is en Simmetriese koëffisiënte geaktiveer is nie.
Hierdie opsie laat die gebruiker toe om te spesifiseer of dieselfde koëffisiëntstel vir alle kanale gebruik word, of 'n onafhanklike koëffisiëntstel word vir elke kanaal gebruik.
Hierdie opsie laat die gebruiker toe om te spesifiseer of die koëffisiënte simmetries is. As dit gemerk is, word slegs die helfte van die aantal koëffisiënte (as die aantal tikke onewe is, word die halwe waarde afgerond tot die volgende hoër heelgetal) vanaf die inisialisering gelees file.
As dit nagegaan word, word die koëffisiënte as negatief simmetries beskou. Dit wil sê die tweede helfte van die koëffisiënte word gelyk gemaak aan die negatiewe van die ooreenstemmende eerste helfte koëffisiënte.
Hierdie opsie laat die gebruiker toe om te spesifiseer of 'n halfbandfilter gerealiseer word. As dit gemerk is, word slegs een helfte van die aantal koëffisiënte (as die aantal tikke onewe is, word die halwe waarde afgerond tot die volgende hoër heelgetal) vanaf die inisialisering gelees file.
Hierdie opsie laat die gebruiker toe om die radiks vir die koëffisiënte in die koëffisiënte te spesifiseer file. Vir desimale radiks het die negatiewe waardes 'n voorafgaande unêre minusteken. Vir heksadesimale (Heks) en binêre radise, moet die negatiewe waardes in 2 se komplementvorm geskryf word deur presies soveel syfers te gebruik soos gespesifiseer deur die koëffisiënte breedte parameter. Die swaaipuntkoëffisiënte word in die vorm gespesifiseer . , waar die syfers 'n' die heelgetaldeel aandui en die syfers 'd', die desimale deel. Die waardes van die swaaipuntkoëffisiënte moet ooreenstem met die Koëffisiënte breedte en Koëffisiënte binêre punt posisie parameters. Byvoorbeeldample, as . is 8.4 en die tipe koëffisiënte is ongeteken, moet die waarde van die koëffisiënte tussen 0 en 11111111.1111 (255.9375) wees.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
Interface Item Koëffisiënte File
Vermenigvuldiger Vermenigvuldigingsfaktor
Aantal sysDSP-blokke in 'n ry

Beskrywing
Hierdie opsie laat die gebruiker toe om die naam en ligging van die koëffisiënte te spesifiseer file. As die koëffisiënte file nie gespesifiseer is nie, word die filter geïnisialiseer met 'n verstekkoëffisiëntstel.
Hierdie opsie laat die gebruiker toe om die Multiplier Multiplexing Faktor te spesifiseer. Hierdie parameter moet op 1 gestel word vir volledige parallelle toepassings en op die maksimum waarde wat in die koppelvlak vir volledige reeks toepassings ondersteun word.
Hierdie parameter laat die gebruiker toe om die maksimum aantal DSP-vermenigvuldigers te spesifiseer wat in 'n DSP-ry gebruik moet word om optimale werkverrigting te behaal. Byvoorbeeldample, as die geteikende toestel 20 vermenigvuldigers in 'n DSP-ry het en die ontwerp vereis 22 vermenigvuldigers, kan die gebruiker kies om al 20 vermenigvuldigers in een ry en twee vermenigvuldigers in 'n ander ry te gebruik, of minder as 20 vermenigvuldigers in elke ry (bv. 8 ), wat beter prestasie kan lewer. Vermenigvuldigers wat oor 'n maksimum van drie DSP-rye versprei is, mag in 'n enkele FIR-geval gebruik word. Hierdie parameter is slegs geldig op LatticeECP3- en ECP5-toestelle.

5.2. I/O-spesifikasie-oortjie
Figuur 5.2 toon die inhoud van die I/O-spesifikasie-oortjie.

Figuur 5.2. I/O-spesifikasie-oortjie van die FIR Filter IP Core Interface

24 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

Tabel 5.3. I/O-spesifikasie-oortjie-koppelvlak-item
Invoer Data Tipe Invoer Data Breedte Invoer Data Binêre Punt Posisie Koëffisiënte Tipe Koëffisiënte Breedte Koëffisiënte Binêre Punt Posisie Uitset Breedte
Uitset Binêre Punte
Oorloop
Afronding

FIR Filter IP Core Gebruikersgids
Beskrywing
Hierdie opsie laat die gebruiker toe om die invoerdatatipe as onderteken of ongeteken te spesifiseer. Hierdie opsie laat die gebruiker toe om invoerdata twwiod'tsh.complement nommer te spesifiseer.
Hierdie opsie laat die gebruiker toe om die ligging van die binêre punt in die invoerdata te spesifiseer. Hierdie nommer spesifiseer die bisposisie van die binêre punt vanaf die LSB van die invoerdata. As die getal nul is, is die punt reg na LSB, indien positief, is dit links van LSB en indien negatief, is dit regs van LSB.
Hierdie opsie laat die gebruiker toe om die koëffisiënttipe te spesifiseer as geteken of ongeteken. As die tipe geteken is, word die koëffisiëntdata geïnterpreteer as 'n 2 se komplementgetal. Hierdie opsie laat die gebruiker toe om die koëffisiëntewydte te spesifiseer. Hierdie opsie laat die gebruiker toe om die ligging van die binêre punt in die koëffisiënte te spesifiseer. Hierdie getal spesifiseer die bisposisie van die binêre punt vanaf die LSB van die koëffisiënte. As die getal nul is, is die punt reg na LSB; indien positief, is dit links van LSB en indien negatief, is dit regs van LSB.
Hierdie opsie laat die gebruiker toe om die uitvoerdatawydte te spesifiseer. Die maksimum volle presisie uitsetwydte word gedefinieer deur Max Uitset Width = Invoer data breedte + Koëffisiënte breedte + plafon (Log2(Aantal krane/Interpolasie faktor)). Die kern se uitset is gewoonlik 'n deel van die volle presisie uitset gelyk aan die Uitset breedte en onttrek gebaseer op die verskillende binêre punt posisie parameters. Die formaat vir die interne volle presisie-uitvoer word as statiese teks langs die Uitsetwydtebeheer in die koppelvlak vertoon. Die formaat word as WF vertoon, waar W die volle presisie-uitsetwydte is en F die ligging is van die binêre punt vanaf die LSB van die volle presisie-uitset, na links getel. Byvoorbeeldample, as WF 16.4 is, dan sal die uitsetwaarde yyyyyyyyyyyy.yyyy in binêre radix wees.ample, 110010010010.0101.
Hierdie opsie laat die gebruiker toe om die bisposisie van die binêre punt van die LSB van die werklike kernuitset te spesifiseer. As die getal nul is, is die punt reg na LSB, indien positief, is dit links van LSB en indien negatief, is dit regs van LSB. Hierdie getal, tesame met die parameter Uitsetwydte, bepaal hoe die werklike kernuitset uit die ware volle presisie-uitset onttrek word. Die presisiebeheerparameters Oorloop en Afronding word onderskeidelik toegepas wanneer MSB's en LSB's van die ware volle presisie-uitset weggegooi word.
Hierdie opsie laat die gebruiker toe om te spesifiseer watter soort oorloopbeheer gebruik gaan word. Hierdie parameter is beskikbaar wanneer daar 'n behoefte is om sommige van die MSB's van die ware uitset te laat val. As die keuse Versadiging is, word die uitsetwaarde geknip tot die maksimum, indien positief of minimum, indien negatief, terwyl die MSB's weggegooi word. As die keuse 'Wrap-round' is, word die MSB's eenvoudig weggegooi sonder om enige regstelling te maak.
Hierdie opsie laat die gebruiker toe om die afrondingsmetode te spesifiseer wanneer daar 'n behoefte is om een of meer LSB'e van die ware uitset te laat val.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
5.3. Implementering Tab
Figuur 5.3 toon die inhoud van die Implementering-oortjie.

Figuur 5.3. Implementering-oortjie van die FIR Filter IP Core Interface

Tabel 5.4. Implementering-oortjie-koppelvlak-item
Data geheue tipe
Koëffisiënt geheue tipe
Invoerbuffertipe Uitsetbuffertipe Sinchroniese terugstel (sr) Klok aktiveer (ce)
Optimalisering Sintese Opsies

Beskrywing
Hierdie opsie laat die gebruiker toe om die tipe geheue te spesifiseer wat gebruik word vir die stoor van die data. As die keuse EBR is, word Lattice Embedded Block RAM-geheue gebruik vir die stoor van die data. As die keuse Verspreid is, word opsoektabelgebaseerde verspreide geheues gebruik vir die stoor van data. As “Outo” gekies word, word EBR-geheue gebruik vir geheuegroottes dieper as 128 plekke en verspreide geheues word vir alle ander geheues gebruik. As die tipe geteken is, word die data geïnterpreteer as 'n twee-komplementnommer.
Hierdie opsie laat die gebruiker toe om die tipe geheue te spesifiseer wat gebruik word vir die stoor van die koëffisiënte. As die keuse EBR is, word EBR-geheue gebruik vir die stoor van die koëffisiënte. As die seleksie Verspreid is, word verspreide geheues gebruik vir die stoor van koëffisiënte. As Outo gekies word, word EBR-geheue gebruik vir geheuegroottes dieper as 128 liggings en verspreide geheues word vir alle ander geheues gebruik.
Hierdie opsie laat die gebruiker toe om die geheuetipe vir die invoerbuffer te spesifiseer. Hierdie opsie laat die gebruiker toe om die geheuetipe vir die uitsetbuffer te spesifiseer.
Hierdie opsie laat die gebruiker toe om te spesifiseer of 'n sinchrone herstelpoort in die IP benodig word. Sinchroniese terugstelsein stel al die registers in die FIR-filter IP-kern terug.
Hierdie opsie laat die gebruiker toe om te spesifiseer of 'n klokaktiveringpoort in die IP benodig word. Klokaktiveerbeheer kan gebruik word vir kragbesparing wanneer die kern nie gebruik word nie. Gebruik van klok-aktiveerpoort verhoog die hulpbronbenutting en kan die werkverrigting beïnvloed as gevolg van die verhoogde roete-opeenhoping.
Hierdie opsie spesifiseer die optimeringsmetode. As Area gekies word, is die kern geoptimaliseer vir laer hulpbronbenutting. As Spoed gekies word, is die kern geoptimaliseer vir hoër werkverrigting, maar met effens hoër hulpbronbenutting.
Tralie LSE of Synplify Pro

26 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
6. IP-kerngenerering en -evaluering
Hierdie hoofstuk verskaf inligting oor hoe om die Lattice FIR Filter IP-kern te genereer deur die ispLEVER-sagteware IPexpress-nutsding wat by die Diamond of ispLEVER-sagteware ingesluit is, te genereer, en hoe om die kern in 'n topvlak-ontwerp in te sluit.
6.1. Lisensiëring van die IP-kern
'n IP-kern- en toestelspesifieke lisensie word vereis om volle, onbeperkte gebruik van die FIR Filter IP-kern in 'n volledige, topvlak-ontwerp moontlik te maak. Instruksies oor hoe om lisensies vir Lattice IP-kerne te verkry, word gegee by: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm Gebruikers kan die FIR Filter IP-kern aflaai en genereer en die kern volledig evalueer deur funksionele simulasie en implementering (sintese, kaart, plek en roete) sonder 'n IP-lisensie. Die FIR Filter IP-kern ondersteun ook Lattice se IP-hardeware-evalueringsvermoë, wat dit moontlik maak om weergawes van die IP-kern te skep wat vir 'n beperkte tyd (ongeveer vier uur) in hardeware werk sonder om 'n IP-lisensie te vereis. Sien vir verdere besonderhede. 'n Lisensie is egter nodig om tydsberekeningsimulasie te aktiveer, om die ontwerp in die Diamond- of ispLEVER EPIC-nutsding oop te maak, en om bitstrome te genereer wat nie die hardeware-evaluasie-tydperkbeperking insluit nie.
6.2. Aan die gang
Die FIR Filter IP-kern is beskikbaar vir aflaai vanaf Lattice se IP-bediener met behulp van die IPexpress of die Clarity Designer-nutsding. Die IP files word outomaties geïnstalleer met behulp van ispUPDATE-tegnologie in enige kliënt-gespesifiseerde gids. Nadat die IP-kern geïnstalleer is, sal die IP-kern beskikbaar wees in die IPexpress-koppelvlak of die Clarity Designer-nutsding. Die IPexpress-gereedskapkoppelvlak-dialoogkassie vir die FIR Filter IP-kern word in Figuur 6.1 getoon. Om 'n spesifieke IP-kernkonfigurasie te genereer, spesifiseer die gebruiker: · Projekpad Pad na die gids waar die gegenereerde IP files geleë sal wees. · File Naam Gebruikersnaam aanwysing gegee aan die gegenereerde IP-kern en ooreenstemmende dopgehou en files. · (Diamond) Module Uitset Verilog of VHDL. · Toestelfamilie Toestelfamilie waarop IP geteiken moet word (soos LatticeXP2, LatticeECP3, en ander). Slegs
gesinne wat die spesifieke IP-kern ondersteun, word gelys. · Onderdeelnaam Spesifieke geteikende deel binne die geselekteerde toestelfamilie.

Figuur 6.1. IPexpress dialoogkassie

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
Let daarop dat as die IPexpress-instrument van binne 'n bestaande projek geroep word, Projekpad, Module-uitvoer, Toestelfamilie en Deelnaam verstek op die gespesifiseerde projekparameters. Verwys na die IPexpress-hulpmiddel se aanlynhulp vir verdere inligting. Om 'n pasgemaakte konfigurasie te skep, klik die gebruiker op die Pasmaak-knoppie in die IPexpress-nutsdingdialoogkassie om die FIR Filter IP-kernkonfigurasie-koppelvlak te vertoon, soos in Figuur 6.2 getoon. Vanuit hierdie dialoogkassie kan die gebruiker die IP-parameteropsies spesifiek vir hul toepassing kies. Verwys na Parameterinstellings vir meer inligting oor die FIR Filer IP kern parameter instellings.

Figuur 6.2. Konfigurasie dialoogkassie
Die Clarity Designer-nutsmiddelkoppelvlak-dialoogkassie vir die FIR Filter IP-kern word in Figuur 6.3 getoon. · Skep nuwe Clarity-ontwerp Kies om 'n nuwe Clarity Design-projekgids te skep waarin die FIR IP-kern sal wees
gegenereer. · Ontwerp Ligging Duidelikheid Ontwerp projek gids Pad. · Ontwerpnaam Duidelikheid Ontwerpprojeknaam. · HDL Uitset Hardeware Beskrywing Taal Uitset Formaat (Verilog of VHDL). · Open Clarity-ontwerp Maak 'n bestaande Clarity-ontwerp-projek oop. · Ontwerp File Naam van bestaande Clarity Design-projek file met .sbx uitbreiding.

Figuur 6.3. Duidelikheidsontwerpernutsding-dialoogkassie

28 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
Die Clarity Designer Catalog-oortjie word in Figuur 6.4 getoon. Om FIR IP-kernkonfigurasie te genereer, dubbelklik op die IP-naam in die Katalogus-oortjie.

Figuur 6.4. Clarity Designer Catalog Tab
In die Fir Filter dialoogkassie wat in Figuur 6.5 gewys word, spesifiseer die volgende: · Instance Name Die instansie module naam van FIR IP kern.

Figuur 6.5. Fir Filter dialoogkassie
Let daarop dat as die Clarity Designer-nutsding van binne 'n bestaande projek geroep word, Ontwerpligging, Toestelfamilie en Deelnaam verstek op die gespesifiseerde projekparameters. Verwys na die Clarity Designer-nutsding aanlyn hulp vir verdere inligting. Om 'n pasgemaakte konfigurasie te skep, klik die Pasmaak-knoppie in die Clarity Designer-nutsding-dialoogkassie om die FIR IP-kernkonfigurasie-koppelvlak te vertoon, soos in Figuur 6.6 getoon. Vanuit hierdie dialoogkassie kan die gebruiker die IP-parameteropsies spesifiek vir hul toepassing kies. Verwys na Parameterinstellings vir meer inligting oor die FIR-parameterinstellings.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids

Figuur 6.6. IP-konfigurasie-koppelvlak

30 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids
6.3. IPexpress-geskep Files en Topvlak-gidsstruktuur
Wanneer die gebruiker op die Genereer-knoppie klik, word die IP-kern en ondersteunende files word in die gespesifiseerde Project Path-gids gegenereer. Die gidsstruktuur van die gegenereerde files word in Figuur 6.7 getoon.

Figuur 6.7. FIR-filter IP-kern-gegenereerde gidsstruktuur

Die ontwerpvloei vir IP wat met die IPexpress-instrument geskep is, gebruik 'n na-gesintetiseerde module (NRO) vir sintese en 'n beskermde model vir simulasie. Die post-gesintetiseerde module word aangepas en geskep tydens die generering van die IPexpress-instrument.
Tabel 6.1 verskaf 'n lys van sleutels files geskep deur die IPexpress-instrument. Die name van die meeste van die geskep files word aangepas by die gebruiker se modulenaam wat in die IPexpress-instrument gespesifiseer word. Die files wat in Tabel 6.1 getoon word, is almal van die files nodig om die FIR Filter IP-kern in 'n topvlak-ontwerp te implementeer en te verifieer.

Tabel 6.1. File Lys File

Beskrywing

_inst.v

Hierdie file verskaf 'n voorbeeld sjabloon vir die IP.

Hierdie file verskaf 'n omhulsel vir die FIR-kern vir simulasie.

_beh.v

Hierdie file verskaf 'n gedragsimulasiemodel vir die FIR-kern.

_bb.v

Hierdie file verskaf die sintese swart boks vir die gebruiker se sintese.

.ngo

Die ngo files verskaf die gesintetiseerde IP-kern.

.lpc .ipx
pmi_*.ngo *.rom

Hierdie file bevat die IPexpress-instrumentopsies wat gebruik word om die kern in die IPexpress-nutsding te herskep of te wysig. IPexpress pakket file (Slegs diamant). Dit is 'n houer wat verwysings bevat na al die elemente van die gegenereerde IP-kern wat nodig is om simulasie, sintese en implementering te ondersteun. Die IP-kern kan by 'n gebruiker se ontwerp ingesluit word deur dit in te voer file aan die gepaardgaande Diamant-projek.
Een of meer files die implementering van gesintetiseerde geheuemodules wat in die IP-kern gebruik word.
Hierdie file verskaf filterkoëffisiëntgeheue-inisialiseringsdata.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids

Die volgende addisionele files verskaffing van IP-kerngenerasiestatusinligting word ook in die Project Path-gids gegenereer: · _generate.tcl 'n TCL-skripte wat die IP vanaf die opdragreël kan herskep. · _generate.log Sintese en kaart log file. · _gen.log IPexpress IP generering log file.
6.4. Die instansieer van die kern
Die gegenereerde FIR Filter IP-kernpakket bevat swartboks ( _bb.v) en instansie ( _inst.v) sjablone wat gebruik kan word om die kern in 'n topvlak-ontwerp te instansieer. 'n example RTL-topvlakverwysingsbron file wat as 'n instansiasie-sjabloon vir die IP-kern gebruik kan word, word voorsien in fir_eval srcrtltop. Jy kan ook hierdie topvlakverwysing gebruik as die beginsjabloon vir die topvlak vir hul volledige ontwerp. Deur 'n IP-kern te herskep met die Clarity Designer-nutsding, kan jy enige van die opsies spesifiek vir 'n bestaande IP-instansie verander. Deur 'n IP-kern met Clarity Designer-nutsding te herskep, kan jy 'n nuwe IP-instansie met 'n bestaande LPC/IPX-konfigurasie skep (en wysig indien nodig) file.
6.5. Loop funksionele simulasie
Simulasie-ondersteuning vir die FIR Filter IP-kern word verskaf vir Aldec Active-HDL (Verilog en VHDL) simulator, Mentor Graphics ModelSim simulator. Die funksionele simulasie sluit 'n konfigurasie-spesifieke gedragsmodel van die FIR Filter IP-kern in. Die toetsbank verskaf stimulus na die kern en monitor uitset vanaf die kern. Die gegenereerde IP-kernpakket bevat die konfigurasie-spesifieke gedragsmodel ( _beh.v) vir funksionele simulasie in die Project Path-hoofgids. Die simulasie skrifte wat ModelSim evaluasie simulasie ondersteun word verskaf in fir_eval simmodelle-afskrifte. Die simulasieskrif wat Aldec-evalueringsimulasie ondersteun, word verskaf in fir_eval simaldekskrifte. Beide Modelsim en Aldec simulasie word ondersteun via toetsbank files voorsien in fir_evaltestbench. Modelle wat vir simulasie benodig word, word in die ooreenstemmende modelle-lêergids verskaf. Om die Aldec-evalueringsimulasie uit te voer: 1. Maak Active-HDL oop. 2. Onder die Tools-oortjie, kies Voer makro uit. 3. Blaai na gids fir_eval simaldecscripts en voer een van die doen-skripte uit. Om die Modelsim-evalueringsimulasie uit te voer: 1. Maak ModelSim oop. 2. Onder die File oortjie, kies Verander gids en kies die gids
fir_eval simmodelle-afskrifte. 3. Onder die Tools-oortjie, kies Voer makro uit en voer die ModelSim do-skrip wat gewys word uit. Let wel: Wanneer die simulasie voltooi is, verskyn 'n opspringvenster wat vra Is jy seker jy wil klaarmaak? Kies Nee om die resultate te ontleed. As jy Ja kies, sluit ModelSim.
6.6. Sintetisering en implementering van die kern in 'n topvlakontwerp
Die FIR Filter IP-kern self word gesintetiseer en in NRO-formaat verskaf wanneer die kern deur IPexpress gegenereer word. Jy kan die kern in jou eie topvlak ontwerp kombineer deur die kern in jou topvlak te instansieer file soos beskryf in Instantiating the Core en sintetiseer dan die hele ontwerp met óf Synplify óf Precision RTL Synthesis. Die volgende teks beskryf die evalueringsimplementeringsvloei vir Windows-platforms. Die vloei vir Linux- en UNIX-platforms word in die Leesmij beskryf file ingesluit by die IP-kern. Die hoogste vlak file _top.v word verskaf in fir_eval srcrtltop. Drukknoppie-implementering van die verwysingsontwerp word deur die projek ondersteun file .ldf geleë in fir_eval implsynpliseer. Om hierdie projek te gebruik file in diamant:

32 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids

1. Kies File > Maak oop > Projek. 2. Blaai na fir_eval implsynplify in die Open Project dialoogkassie. 3. Kies en maak oop _.ldf. Op hierdie punt, al die files nodig om topvlak sintese te ondersteun en
implementering sal na die projek ingevoer word. 4. Kies die Proses-oortjie in die linker-koppelvlakvenster. 5. Implementeer die volledige ontwerp deur die standaard Diamond-koppelvlakvloei.
6.7. Hardeware-evaluering
Die FIR Filter IP-kern ondersteun Lattice se IP-hardeware-evalueringsvermoë, wat dit moontlik maak om weergawes van die IP-kern te skep wat vir 'n beperkte tydperk (ongeveer vier uur) in hardeware werk sonder dat die aankoop van 'n IP-lisensie vereis word. Dit kan ook gebruik word om die kern in hardeware in gebruiker-gedefinieerde ontwerpe te evalueer. Die hardeware-evalueringsvermoë kan geaktiveer/gedeaktiveer word in die Eienskappe-kieslys van die Bou-databasis-opstelling in Diamond Project Navigator.
6.7.1. Aktiveer hardeware-evaluering in Diamond
Om hardeware-evaluering in Diamond te aktiveer, kies Projek > Aktiewe strategie > Vertaal ontwerpinstellings. Die hardeware-evalueringsvermoë kan in die Strategie-dialoogkassie geaktiveer/gedeaktiveer word. Dit is by verstek geaktiveer.

6.8. Opdatering/herstel van die IP-kern
Deur 'n IP-kern met die IPexpress-nutsding te herstel, kan jy enige van sy instellings verander, insluitend: toesteltipe, ontwerpinvoermetode en enige van die opsies spesifiek vir die IP-kern. Regenerasie kan gedoen word om 'n bestaande IP-kern te wysig of om 'n nuwe maar soortgelyke een te skep.

6.8.1. Hergenereer 'n IP-kern in Diamond
Om 'n IP-kern in Diamond te herskep:
1. In IPexpress, klik die Regenerate-knoppie. 2. In die Regenerate view van IPexpress, kies die IPX-bron file van die module of IP wat jy wil herskep. 3. IPexpress wys die huidige instellings vir die module of IP in die Bron-boks. Maak jou nuwe instellings in die Teiken
boks. 4. As jy 'n nuwe stel van te genereer files in 'n nuwe plek, stel die nuwe ligging in die IPX-teiken File boks. Die basis
van die file naam sal die basis van al die nuwe wees file name. Die IPX-teiken File moet eindig met 'n .ipx-uitbreiding. 5. Klik Regenereer. Die module se dialoogkassie maak oop en wys die huidige opsie-instellings. 6. Kies die verlangde opsies in die module dialoogkassie.
Vir meer inligting oor die opsies, klik Help. Kyk ook na die Oor-oortjie in IPexpress vir skakels na tegniese notas en gebruikersgidse. IP kan met bykomende inligting kom.
Soos die opsies verander, verander die skematiese diagram van die module om die I/O en die toestelhulpbronne te wys wat die module benodig.
7. Om die module in jou projek in te voer, as dit nie reeds daar is nie, kies Import IPX to Diamond Project (nie beskikbaar in selfstandige modus nie).
8. Klik Genereer. 9. Gaan die Generate Log-oortjie na om te kyk vir waarskuwings en foutboodskappe. 10. Klik Close. Die IPexpress-pakket file (.ipx) ondersteun deur Diamond bevat verwysings na al die elemente van die gegenereerde IP-kern wat nodig is om simulasie, sintese en implementering te ondersteun. Die IP-kern kan by 'n gebruiker se ontwerp ingesluit word deur die .ipx in te voer file aan die gepaardgaande Diamant-projek. Om die opsie-instellings van 'n module of IP wat reeds in 'n ontwerpprojek is te verander, dubbelklik die module se .ipx file in die File Lys view. Dit maak IPexpress oop en die module se dialoogkassie wat die huidige opsie-instellings wys. Gaan dan na stap 6 hierbo.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
6.9. Hergenereer 'n IP-kern in Clarity Designer Tool
Om 'n IP-kern in Clarity Designer te herskep: 1. In die Clarity Designer Builder-oortjie, regskliek op die bestaande IP-instansie en kies Config. 2. In die module dialoogkassie, kies die verlangde opsies.
Vir meer inligting oor die opsies, klik Help. Jy kan ook op die Oor-oortjie in die Clarity Designer-venster klik vir skakels na tegniese notas en gebruikersgidse. Die IP kan met bykomende inligting kom. Soos die opsies verander, verander die skematiese diagram van die module om die I/O en die toestelhulpbronne te wys wat die module benodig. 3. Klik Konfigureer.
6.10. Herskep 'n IP-kern in Clarity Designer Tool
Om 'n IP-kern in Clarity Designer te herskep: 1. Klik in Clarity Designer op die Katalogus-oortjie. 2. Klik die Invoer IP-oortjie (onderaan die view). 3. Klik Blaai. 4. In die Open IPX File dialoogkassie, blaai na die .ipx of .lpc file van die module. Gebruik die .ipx as dit beskikbaar is. 5. Klik Open. 6. Tik 'n naam vir Target Instance. Let daarop dat hierdie instansienaam nie dieselfde moet wees as enige van die bestaande 7. IP-gevalle in die huidige Clarity Designer-projek nie. 8. Klik Invoer. Die module se dialoogkassie word oopgemaak. 9. Kies die gewenste opsies in die dialoogkassie.
Vir meer inligting oor die opsies, klik Help. Jy kan ook die Meer oor-oortjie in die Clarity Designer-venster nagaan vir skakels na tegniese notas en gebruikersgidse. Die IP kan met bykomende inligting kom. Soos die opsies verander, verander die skematiese diagram van die module om die poorte en die toestelhulpbronne te wys wat die module benodig. 10. Klik Configure.

34 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

Verwysings
· LatticeXP2TM Familiedatablad (DS1009) · LatticeECP3TM Familiedatablad (DS1021) · ECP5TM en ECP5-5GTM Familiedatablad (FPGA-DS-12012)

FIR Filter IP Core Gebruikersgids

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids
Tegniese Ondersteuning Bystand
Dien 'n tegniese ondersteuningsaak in deur www.latticesemi.com/techsupport.

36 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

FIR Filter IP Core Gebruikersgids

Bylaag A. Hulpbronbenutting
Hierdie bylaag verskaf inligting oor hulpbrongebruik vir Lattice FPGA's wat die FIR IP-kern gebruik. Die IP-konfigurasies wat in hierdie hoofstuk gewys word, is gegenereer met behulp van die IPexpress-sagteware-instrument en Clarity Designer-nutsding. IPexpress en Clarity Designer is die Lattice IP-konfigurasiehulpmiddel, en is ingesluit as 'n standaardkenmerk van die Diamond-ontwerpinstrument. Besonderhede oor die gebruik van IPexpress en Clarity Designer kan gevind word in die IPexpress, Clarity Designer en Diamond hulpstelsels. Vir meer inligting oor die Diamant-ontwerpinstrument, besoek die Lattice web webwerf by: www.latticesemi.com/software.

LatticeECP3-toestelle

Tabel A.1. Werkverrigting en hulpbronbenutting (LatticeECP3)*

IPexpress gebruikerkonfigureerbare modus 4 kanale, 64 krane, vermenigvuldiger multipleksing 64

Snye 134

LUTs 254

Registers 222

DSP-skywe 4

sysMEM EBR's
2

fMAX (MHz) 227

1 kanaal, 32 krane, vermenigvuldiger multipleksing 1

155

148

207

1 kanaal, 32 krane, vermenigvuldiger multipleksing 4

260

238

482

153

*Let wel: Werkverrigting- en gebruikskenmerke word gegenereer met die oog op 'n LFE3-150EA-6FN672C-toestel wat Lattice Diamond 3.10.2 en Synplify Pro D-2013.09L beta-sagteware gebruik. Werkverrigting kan verskil wanneer hierdie IP-kern in 'n ander digtheid, spoed of graad binne die LatticeECP3-familie of in 'n ander sagtewareweergawe gebruik word.

Bestel onderdeelnommer

Die besteldeelnommer (OPN) vir die FIR Filter IP Core-teiken LatticeECP3-toestelle is FIR-COMP-E3-U4.

LatticeXP2-toestelle

Tabel A.2. Werkverrigting en hulpbronbenutting (LatticeXP2)*

IPexpress gebruikerkonfigureerbare modus 4 kanale, 64 krane, vermenigvuldiger multipleksing 64

Snye 105

LUTs 204

Registers 165

18×18 Vermenigvuldigers
1

sysMEM EBR's
1

fMAX (MHz) 197

1 kanaal, 32 krane, vermenigvuldiger multipleksing 1

211

418

372

189

1 kanaal, 32 krane, vermenigvuldiger multipleksing 4

159

272

304

207

*Let wel: Prestasie- en gebruikskenmerke word gegenereer met die oog op 'n LFXP2-40E-7F672C-toestel wat Lattice Diamond 3.10.2 en Synplify Pro D-2013.09L beta-sagteware gebruik. Werkverrigting kan verskil wanneer hierdie IP-kern in 'n ander digtheid, spoed of graad binne die LatticeXP2-familie of in 'n ander sagteware weergawe gebruik word.

Bestel onderdeelnommer

Die besteldeelnommer (OPN) vir die FIR Filter IP Core-teiken LatticeXP2-toestelle is FIR-COMP-X2-U4.

ECP5-toestelle

Tabel A.3. Werkverrigting en hulpbronbenutting (LFE5U)*

Clarity gebruikerkonfigureerbare modus 4 kanale, 64 krane, vermenigvuldiger multipleksing 64

Snye 129

LUTs 248

Registers

DSP snye

sysMEM EBR's

222

fMAX (MHz)
211

1 kanaal, 32 krane, vermenigvuldiger multipleksing 1

151

148

264

1 kanaal, 32 krane, vermenigvuldiger multipleksing 4

260

239

482

177

*Let wel: Prestasie- en gebruikskenmerke word gegenereer met die doel LFE5UM-85F-8MG756I met behulp van Lattice Diamond 3.10.2 en Synplify Pro F-2013.09L beta-sagteware. Wanneer hierdie IP-kern in 'n ander digtheid, spoed of graad binne die ECP5-toestelfamilie of in 'n ander sagteware weergawe gebruik word, kan werkverrigting verskil.

Bestel onderdeelnommer

Die besteldeelnommer (OPN) vir die FIR Filter IP Core-gerigte ECP5-toestelle is FIR- COMP-E5-U.

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

FIR Filter IP Core Gebruikersgids

Hersieningsgeskiedenis
Hersiening 1.6, Junie 2021 Afdeling Funksionele Beskrywing

Verander Opsomming Opgedateerde inhoud in Herlaaibare Koëffisiënte-afdeling.

Hersiening 1.5, Junie 2018 Afdeling Alles Inleiding Vinnige feite Kenmerke Funksionele beskrywing
Parameter instellings
IP-kerngenerering en -evaluering
Bylaag A. Hulpbronbenutting Tegniese Ondersteuningsbystand

Verander opsomming
· Verander dokumentnommer van IPUG79 na FPGA-IPUG-02043.
· Opgedateerde inhoud.
· Algemene opdatering van Quick Facts-tabelle.
· Verwyder die lyn, "In ECP5, ondersteun hoëspoed. Vir lae spoed, ondersteuning vir halfbandfilter.”
· Bygewerkte Figuur 4.1. Topvlak-koppelvlak vir die FIR-filter IP-kern. · Opgedateerde vergelyking in FIR Filter Architecture. · Bygewerkte figuur 4.7-byskrif. · Opgedateerde Koëffisiënt Spesifikasie afdeling. · Opgedateerde Tabel 4.2 in Seinbeskrywings afdeling. · Opgedateerde koppelvlak met die FIR Filter IP Core afdeling. · Bygevoeg Rooster ECP3 en ECP5 in Tydsberekening Spesifikasies afdeling.
· Opgedateerde Tabel 5.1. Parameterspesifikasies vir die FIR Filter IP Core. · Bygewerkte Figuur 5.1. Argitektuur-oortjie van die FIR Filter IP Core Interface. · Opgedateerde Tabel 5.2. Argitektuur-oortjie. · Opgedateerde Tabel 5.4. Implementering Tab. Bygevoeg sintese-opsies beskrywing.
· Bygewerkte Figuur 6.1. IPexpress dialoogkassie. · Bygewerkte Figuur 6.2. Konfigurasie dialoogkassie. · Bygewerkte Figuur 6.3. Duidelikheidsontwerpernutsding-dialoogkassie. · Bygewerkte Figuur 6.4. Clarity Designer Catalog Tab. · Bygewerkte Figuur 6.5. Fir Filter dialoogkassie. · Bygewerkte Figuur 6.6. IP-konfigurasie-koppelvlak. · Bygewerkte Figuur 6.7. FIR-filter IP-kern-gegenereerde gidsstruktuur.
· Opgedateerde Tabel A.1. Prestasie en Hulpbronbenutting (LatticeECP3)*. · Bygewerkte Tabel A.2. Werkverrigting en Hulpbronbenutting (LatticeXP2)*. · Opgedateerde Tabel A.3. Werkverrigting en Hulpbronbenutting (LFE5U)*.
· Algemene opdatering.

Hersiening 1.4, Mei 2018 Afdeling Alles

Verander opsomming
· Bygevoeg ondersteuning vir ECP5 FPGA familie. · Opgedateerde dokument met nuwe korporatiewe logo. · Bygewerkte tegniese ondersteuningsinligting.

Hersiening 1.3, Mei 2011 Afdeling Alles

Verander opsomming · Bygevoeg ondersteuning vir vermenigvuldigers in verskeie DSP rye. · Veranderde koppelvlaktydsberekening vir sekere konfigurasies in LatticeECP3-toestelle.

38 Afgelaai vanaf Arrow.com.

FPGA-IPUG-02043-1.6

Hersiening 1.2, Junie 2010 Afdeling Alles
Vinnige feite IP-kerngenerering en -evaluering

Verander opsomming · Bygevoeg ondersteuning vir Diamond sagteware deurgaans. · Verdeel dokument in hoofstukke. Bygevoeg inhoudsopgawe. · Bygevoeg Vinnige feite-tabelle. · Nuwe inhoud bygevoeg.

Hersiening 1.1, April 2009 Afdeling Alles

Verander opsomming · Bygevoeg ondersteuning vir LatticeECP3 FPGA familie. · Bygewerkte bylaes vir ispLEVER 7.2 SP1.

Hersiening 1.0, September 2008 Afdeling Alles

Verander Opsomming Aanvanklike vrystelling.

FIR Filter IP Core Gebruikersgids

FPGA-IPUG-02043-1.6

Afgelaai vanaf Arrow.com.

www.latticesemi.com

Dokumente / Hulpbronne

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Kern [pdf] Gebruikersgids
FPGA-IPUG-02043-1.6 FIR Filter IP Core, FPGA-IPUG-02043-1.6, FIR Filter IP Core, Filter IP Core, IP Core, Core

Verwysings

Gebruikershandleiding

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core Gebruikersgids

FPGA-IPUG-02043-1.6 FIR Filter IP Kern

Produkinligting:

Spesifikasies:

Produkgebruiksinstruksies:

1. Inleiding:

2. Vinnige feite:

LatticeXP2-toestelle:

LatticeECP3-toestelle:

LatticeECP5-toestelle:

Gereelde vrae:

V: Wat is die doel van die FIR Filter IP Core?

V: Watter FPGA-families word deur die FIR Filter IP ondersteun
Kern?

V: Watter ontwerpinstrumente is versoenbaar met die FIR Filter IP
Kern?

V: Wat is die hulpbronbenuttingsvereistes vir die FIR
Filter IP Core op LatticeECP5-toestelle?

Dokumente / Hulpbronne

Verwysings

Los 'n opmerking

Kanselleer antwoord

FPGA-IPUG-02043-1.6 FIR Filter IP Kern

Produkinligting:

Spesifikasies:

Produkgebruiksinstruksies:

1. Inleiding:

2. Vinnige feite:

LatticeXP2-toestelle:

LatticeECP3-toestelle:

LatticeECP5-toestelle:

Gereelde vrae:

V: Wat is die doel van die FIR Filter IP Core?

V: Watter FPGA-families word deur die FIR Filter IP ondersteun Kern?

V: Watter ontwerpinstrumente is versoenbaar met die FIR Filter IP Kern?

V: Wat is die hulpbronbenuttingsvereistes vir die FIR Filter IP Core op LatticeECP5-toestelle?

Dokumente / Hulpbronne

Verwysings

Los 'n opmerking

Kanselleer antwoord

V: Watter FPGA-families word deur die FIR Filter IP ondersteun
Kern?

V: Watter ontwerpinstrumente is versoenbaar met die FIR Filter IP
Kern?

V: Wat is die hulpbronbenuttingsvereistes vir die FIR
Filter IP Core op LatticeECP5-toestelle?