Contidos ocultar

1 FPGA-IPUG-02043-1.6 Núcleo IP de filtro FIR

2.2 Instrucións de uso do produto:

2.2.1 1. Introdución:

2.2.2 2. Datos rápidos:

2.2.2.1 Dispositivos LatticeXP2:

2.2.2.2 Dispositivos LatticeECP3:

2.2.2.3 Dispositivos LatticeECP5:

2.3 FAQ:

2.3.1 P: Cal é o propósito do FIR Filter IP Core?

2.3.2 P: Que familias de FPGA son compatibles co FIR Filter IP Core?

2.3.3 P: Que ferramentas de deseño son compatibles co FIR Filter IP Core?

2.3.4 P: Cales son os requisitos de utilización de recursos para o FIR Filter IP Core nos dispositivos LatticeECP5?

2.3.5 Documentos/Recursos

2.3.5.1 Referencias

FPGA-IPUG-02043-1.6 Núcleo IP de filtro FIR

Información do produto:

Especificacións:

O FIR Filter IP Core está deseñado para usar con LatticeXP2,
Dispositivos FPGA LatticeECP3 e LatticeECP5. Ofrece configuracións
para diferentes canles e toques, xunto con varios multiplicadores
en función do tipo de dispositivo.

Instrucións de uso do produto:

1. Introdución:

O FIR Filter IP Core é unha poderosa ferramenta para filtrar sinais
en aplicacións FPGA. Ofrece filtrado de resposta de impulso finito
capacidades para mellorar as tarefas de procesamento de sinal.

2. Datos rápidos:

Dispositivos LatticeXP2:

1 canle 64 toques, 16 multiplicadores

1 canle 24 toques, 6 multiplicadores
1 canle 48 toques, 12 multiplicadores

Dispositivo mínimo necesario: LFXP2-5E
Utilización de recursos: LUTs - 211, sysMEM - 4, EBRs - 250,
Rexistros - 1

Soporte de ferramentas de deseño: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Edición

Dispositivos LatticeECP3:

4 canles 64 toques, 1 multiplicador

1 canle 32 toques, 32 multiplicadores
1 canle 32 toques, 8 multiplicadores

Dispositivo mínimo necesario: LFE3-35EA
Utilización de recursos: LUTs - 866, sysMEM - 32, EBRs - 2041,
Rexistros - 64

Soporte de ferramentas de deseño: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Edición

Dispositivos LatticeECP5:

4 canles 64 toques, 1 multiplicador

1 canle 32 toques, 32 multiplicadores
1 canle 32 toques, 8 multiplicadores

Dispositivo mínimo necesario: LFE5UM-85FEA
Utilización de recursos: LUTs - 248, sysMEM - 202, EBRs - 201,
Rexistros - 2

Soporte de ferramentas de deseño: Lattice Diamond 3.10

FAQ:

P: Cal é o propósito do FIR Filter IP Core?

R: O FIR Filter IP Core está deseñado para proporcionar un impulso finito
Capacidades de filtrado de respostas para tarefas de procesamento de sinal en FPGA
aplicacións.

P: Que familias de FPGA son compatibles coa IP do filtro FIR
Núcleo?

R: O FIR Filter IP Core admite LatticeXP2, LatticeECP3 e
Familias LatticeECP5 FPGA.

P: Que ferramentas de deseño son compatibles coa IP do filtro FIR
Núcleo?

R: O FIR Filter IP Core pódese usar con ferramentas de deseño como
Lattice Diamond, Synplify Pro, Modelsim SE e Active-HDL Lattice
Edición.

P: Cales son os requisitos de utilización de recursos para o FIR
Filtrar IP Core en dispositivos LatticeECP5?

R: Nos dispositivos LatticeECP5, a utilización dos recursos inclúe
LUTs - 248, sysMEM - 202, EBRs - 201 e Rexistros - 2.

View Fullscreen

Filtro FIR Núcleo IP
Guía de usuario
FPGA-IPUG-02043-1.6
Xuño 2021
Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core

Contidos
Acrónimos neste documento ………………………………………………………………………………………………………………………… …….5 1. Introdución ………………………………………………………………………………………………………………………… ………………………………6 2. Datos rápidos………………………………………………………………………………………………………… ………………………………………………………..7 3. Características ……………………………………………………………………… ……………………………………………………………………………………………… 9 4. Descrición funcional…………………………………………… ………………………………………………………………………………………………10
4.1. Diagrama de interface…………………………………………………………………………………………………………………………………………. 10 4.2. Arquitectura de filtro FIR ................................................................................................................................................................ 10
4.2.1. Implementación en forma directa………………………………………………………………………………………………………….10 4.2.2. Implementación simétrica …………………………………………………………………………………………………………..11 4.2.3. Filtro FIR de interpolación polifásica……………………………………………………………………………………………..11 4.2.4. Filtro FIR de decimación polifásica ……………………………………………………………………………………………………………….12 4.2.5. Filtros FIR multicanle ………………………………………………………………………………………………………………………….12 4.3 . Detalles de implantación………………………………………………………………………………………………………………………….12 4.4. Configuración do núcleo do filtro FIR ..................................................................................................................................................13 4.4.1. 13. Opcións de arquitectura……………………………………………………………………………………………………………………………….XNUMX
4.4.1.1. Especificación dos coeficientes ……………………………………………………………………………………………………………13 4.4.1.2. Factor de Multiplexación Multiplicador ……………………………………………………………………………………………….14 4.4.2. Opcións de especificación de E/S ……………………………………………………………………………………………………………15 4.4.2.1. 15. Redondeo …………………………………………………………………………………………………………………………….4.4.3 15. Opcións de implantación……………………………………………………………………………………………………………………….4.4.3.1 15. Tipo de memoria …………………………………………………………………………………………………………………………4.5 16. Descricións dos sinais ………………………………………………………………………………………………………………………… 4.6 17. Interfaz co núcleo IP do filtro FIR ………………………………………………………………………………………………4.6.1 17. Interfaz de datos ………………………………………………………………………………………………………………………………………. .4.6.2 17. Canles múltiples …………………………………………………………………………………………………………………………………………..4.6.3 17. Interpolación variable/Factor de decimación……………………………………………………………………………………………….4.6.4 17. Coeficientes recargables …………………………………………………………………………………………………………………………..4.7 18. Especificacións de temporización……………………………………………………………………………………………………………..4.7.1 18. Especificacións de temporización aplicables a todos os dispositivos ………………………………………………………………………………..4.7.2 2. Especificacións de temporización aplicables ás implementacións de LatticeXP3, LatticeECP5 e LatticeECP19 …………….4.7.3 3. Especificacións de temporización aplicables ás implementacións de LatticeECP5 e LatticeECP20 ……………………………..5 21. Axustes de parámetros …………………………………………………………… ……………………………………………………………………..5.1 22. Ficha Arquitectura………………………………………………………………………………………………………………………………………… 5.2 24. Pestana Especificación de E/S ………………………………………………………………………………………………………… ..5.3 26. Ficha Implementación……………………………………………………………………………………………………………………… 6 27 . Xeración e avaliación do núcleo IP……………………………………………………………………………………………..6.1 27. Licenzas do núcleo IP ................................................................................................................................................ .6.2 27. Comezando ……………………………………………………………………………………………………………………………………… ..6.3 XNUMX. IPexpress-Creado Files e Estrutura de directorios de nivel superior ……………………………………………………………………31 6.4. Instanciación do núcleo…………………………………………………………………………………………………………………………………….32 6.5. Execución da simulación funcional …………………………………………………………………………………………………………….32 6.6. Sintetización e implementación do núcleo nun deseño de nivel superior …………………………………………………………….32 6.7. Avaliación de hardware ………………………………………………………………………………………………………………………..33 6.7.1. Activación da avaliación de hardware en diamante ................................................................................................................................. 33 6.8. Actualización/Rexeneración do Núcleo IP…………………………………………………………………………………………………….33 6.8.1. Rexeneración dun núcleo IP en diamante ................................................................................................................................ 33 6.9. Rexeneración dun núcleo IP na ferramenta Clarity Designer………………………………………………………………………………..34 6.10. Recreando un núcleo IP en Clarity Designer Tool ………………………………………………………………………………………………..34 Referencias …… ………………………………………………………………………………………………………………………… ..35 Asistencia técnica ……………………………………………………………………………………………………………………………………… ………36 Apéndice A. Utilización de recursos …………………………………………………………………………………………………………… …………37 Dispositivos LatticeECP3 ………………………………………………………………………………………………………………………… …………………..37

© 2008-2021 Lattice Semiconductor Corp. Todas as marcas comerciais, marcas rexistradas, patentes e exencións de responsabilidade de Lattice aparecen en www.latticesemi.com/legal. Todas as outras marcas ou nomes de produtos son marcas comerciais ou marcas comerciais rexistradas dos seus respectivos posuidores. As especificacións e información aquí presentadas están suxeitas a cambios sen previo aviso.

2 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
Dispositivos LatticeXP2……………………………………………………………………………………………………………………… ……….37 Dispositivos ECP5 ……………………………………………………………………………………………………………………………… ………………………………………….37 Historial de revisións ………………………………………………………………………………… ………………………………………………………… 38

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
Figuras
Figura 4.1. Interface de nivel superior para o núcleo IP do filtro FIR……………………………………………………………………………………….10 Figura 4.2. Filtro FIR de forma directa ………………………………………………………………………………………………………………………… .11 Figura 4.3. Coeficientes simétricos Implantación do filtro FIR ……………………………………………………………………………….11 Figura 4.4. Interpolador polifásico …………………………………………………………………………………………………………………………….11 Figura 4.5 . Decimador polifásico ……………………………………………………………………………………………………………………….12 Figura 4.6. Diagrama de bloques funcionais ………………………………………………………………………………………………………………………………12 Figura 4.7. Toque e coeficiente a xestión da memoria para un Sample Filtro FIR ………………………………………………………..13 Figura 4.8. Filtro FIR dun único canal, de taxa única con entradas continuas ……………………………………………………………….18 Figura 4.9. Filtro FIR de taxa única de canle único con espazos de entrada …………………………………………………………………………18 Figura 4.10. Sinais de conxunto de factores ................................................................................................................................................................................ 18 Figura 4.11. Recarga de coeficientes……………………………………………………………………………………………………………………………..18 Figura 4.12. Filtro FIR de taxa única multicanle (3 canles) ………………………………………………………………………………19 Figura 4.13. Interpolador multicanle (3 canles) (factor de 3) …………………………………………………………………………………..19 Figura 4.14. Decimador multicanle (3 canles) (factor de 3) ……………………………………………………………………………………..19 Figura 4.15. Filtro FIR de taxa única multicanle (3 canles) ………………………………………………………………………………20 Figura 4.16. Interpolador multicanle (3 canles) (factor de 3) …………………………………………………………………………………..20 Figura 4.17. Decimador multicanle (3 canles) (factor de 3) ……………………………………………………………………………………..20 Figura 5.1. Ficha Arquitectura da Interface Núcleo IP do Filtro FIR ………………………………………………………………………………22 Figura 5.2. Pestana Especificación de E/S da Interfaz Núcleo IP do filtro FIR …………………………………………………………………………………..24 Figura 5.3. Pestana Implementación da Interfaz Núcleo IP do Filtro FIR ……………………………………………………………………………26 Figura 6.1. Cadro de diálogo IPexpress ……………………………………………………………………………………………………………………….. 27 Figura 6.2. Cadro de diálogo de configuración ………………………………………………………………………………………………………………………….28 Figura 6.3 . Cadro de diálogo Clarity Designer Tool …………………………………………………………………………………………………………………..28 Figura 6.4. Pestana Catálogo de Clarity Designer ……………………………………………………………………………………………………………..29 Figura 6.5 . Cadro de diálogo Filtro de abeto ………………………………………………………………………………………………………………………… .29 Figura 6.6. Interface de configuración IP……………………………………………………………………………………………………………………30 Figura 6.7. Filtro FIR Estrutura de directorio xerada por núcleo de IP………………………………………………………………………………………………….31
Táboas
Táboa 2.1. Núcleo IP do filtro FIR para dispositivos LatticeXP2 Datos rápidos……………………………………………………………………………….7 Táboa 2.2. Núcleo IP do filtro FIR para dispositivos LatticeECP3 Datos rápidos ………………………………………………………………………………………………..7 Táboa 2.3. Núcleo IP do filtro FIR para dispositivos LatticeECP5 Datos rápidos ………………………………………………………………………………………………..8 Táboa 4.1. Factor de multiplexación do multiplicador máximo para diferentes configuracións*……………………………………………………………..15 Táboa 4.2. Definicións de portos de nivel superior……………………………………………………………………………………………………………….16 Táboa 5.1. Especificacións dos parámetros para o núcleo IP do filtro FIR ………………………………………………………………………………..21 Táboa 5.2. Ficha Arquitectura………………………………………………………………………………………………………………………………………… .23 Táboa 5.3. Ficha Especificación de E/S ……………………………………………………………………………………………………………………… …25 Táboa 5.4. Ficha Implementación…………………………………………………………………………………………………………………………………….26 Táboa 6.1. File Lista ……………………………………………………………………………………………………………………………………… …………31 Táboa A.1. Rendemento e utilización de recursos (LatticeECP3)* ……………………………………………………………………………………..37 Táboa A.2. Rendemento e utilización de recursos (LatticeXP2)* ……………………………………………………………………………………….37 Táboa A.3. Rendemento e utilización de recursos (LFE5U)* ………………………………………………………………………………………………..37

4 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Acrónimos neste documento

Unha lista de acrónimos utilizados neste documento.

Acrónimo

Definición

ABETO

Resposta de impulso finito

FPGA

Array de porta programable en campo

LED

diodo emisor de luz

MLE

Motor de aprendizaxe automática

Sdhc

Alta capacidade dixital segura

SDXC

Capacidade ampliada de Secure Digital

SPI

Interface periférica serie

VIP

Plataforma de interface de vídeo

USB

Bus serie universal

Rede neuronal

Guía de usuario de FIR Filter IP Core

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
1. Introdución
O núcleo IP do filtro Lattice FIR (Finite Impulse Response) é un filtro FIR multicanle amplamente configurable, implementado mediante bloques sysDSPTM de alto rendemento dispoñibles nos dispositivos Lattice. Ademais dos filtros de taxa única, o núcleo IP tamén admite unha serie de filtros de decimación e interpolación polifásicos. A compensación entre a utilización e o rendemento pódese controlar especificando o factor de multiplexación do multiplicador utilizado para implementar o filtro. O núcleo FIR Filter IP admite ata 256 canles, con cada un deles ata 2048 toques. Os datos de entrada, o coeficiente e os anchos de datos de saída son configurables nunha ampla gama. O núcleo IP usa unha precisión interna completa ao tempo que permite unha precisión de saída variable con varias opcións de saturación e redondeo. Os coeficientes do filtro pódense especificar no momento da xeración e/ou recargables durante o tempo de execución a través dos portos de entrada. O núcleo IP do filtro FIR tamén se pode xerar usando o modelo Simulink® do filtro FIR Lattice. Para obter información sobre o fluxo de Simulink, consulte o tutorial de Deseño FPGA con ispLEVER.

6 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core

2. Feitos rápidos

As táboas 2.1 a 2.3 ofrecen datos rápidos sobre o núcleo IP do filtro FIR para dispositivos LatticeXP2TM, LatticeECP3TM e LatticeECP5TM.

Táboa 2.1. FIR Filter IP Core para dispositivos LatticeXP2 Datos rápidos

Configuración FIR IP

1 Canles 64 toques
16 Multiplicadores

1 canle 24 toques 6 multiplicadores

1 canle 48 toques 12 multiplicadores

Requisitos básicos Utilización de recursos
Soporte de ferramentas de deseño

Familias de FPGA compatibles Dispositivo mínimo necesario Dispositivo de destino LUTs sysMEM EBR Rexistros DSP Implementación de celosía de corte Simulación de síntese

LFXP2-5E
211 4
250 1

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241 4
272 1
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246 4
281 1

Táboa 2.2. Núcleo IP do filtro FIR para dispositivos LatticeECP3 Datos rápidos

Requisitos básicos Utilización de recursos
Soporte de ferramentas de deseño

Familias FPGA compatibles Dispositivo mínimo necesario Dispositivo de destino LUTs sysMEM EBRs Registros MULT18X18 Implementación de celosía Simulación de síntese

4 Canles 64 toques
1 Multiplicador
866 32 2041 64

Configuración FIR IP
1 canle 32 toques 32 multiplicadores
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212 2
199 4
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 canle 32 toques 8 multiplicadores
200 4
303 6

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core

Táboa 2.3. Núcleo IP do filtro FIR para dispositivos LatticeECP5 Datos rápidos

Configuración FIR IP

4 Canles 64 toques
1 Multiplicador

1 canle 32 toques 32 multiplicadores

1 canle 32 toques 8 multiplicadores

Requisitos básicos Utilización de recursos
Soporte de ferramentas de deseño

Familias de FPGA compatibles Dispositivo mínimo necesario Dispositivo de destino LUTs sysMEM EBR Rexistros DSP Implementación de celosía de corte Simulación de síntese

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Diamante de celosía 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

Modelo Sim SE 10.2c

8 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
3. Características
· Número variable de tomas ata 2048 · Anchuras de entrada e coeficientes de 4 a 32 bits · Soporte multicanal para ata 256 canles · Relacións de decimación e interpolación de 2 a 256 · Soporte para filtro de media banda · Paralelismo configurable desde totalmente paralelo en serie · Datos e coeficientes asinados ou sen signo · Simetría de coeficientes e optimización de simetría negativa · Soporte de coeficientes recargables · Aritmética de precisión total · Ancho e precisión de saída seleccionables · Desbordamento seleccionable: envolvente ou saturación · Redondeo seleccionable: truncamento, redondeo cara a cero , redondeo de cero, redondeo ao máis próximo e converxente
redondeo · Ancho e precisión especificados mediante notacións de punto fixo · Sinais de apretón de mans para facilitar unha interface suave

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
4. Descrición funcional
Este capítulo ofrece unha descrición funcional do núcleo IP do filtro FIR.
4.1. Diagrama de interface
O diagrama de interface de nivel superior para o núcleo IP do filtro FIR móstrase na Figura 4.1.

Figura 4.1. Interfaz de nivel superior para o núcleo IP de filtro FIR
4.2. Arquitectura de filtros FIR
Operación de filtro FIR en datos sampOs ficheiros pódense describir como unha operación de suma de produtos. Para un filtro FIR de N-tap, a entrada actual sample e (N-1) entrada anterior sampmultiplícanse os por N coeficientes de filtro e os N produtos resultantes engádense para dar unha saída sample como se mostra a continuación.
(1)
Na ecuación anterior, hn , n=0,1,..., N-1 é a resposta ao impulso; xn, n=0,1,..., é a entrada; e yn, n=0,1,..., é o
saída. O número de elementos de retardo (N-1) representa a orde do filtro. O número de datos de entrada sampos (actual e anterior) utilizados no cálculo dunha saída sample representa o número de tomas de filtro (N).
4.2.1. Implementación en forma directa
Na implementación de forma directa que se mostra na figura 4.2, a entrada sampOs ficheiros desprazaranse a unha cola de rexistro de desprazamento e cada rexistro de desprazamento está conectado a un multiplicador. Os produtos dos multiplicadores súmanse para obter a saída do filtro FIR sample.

10 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
Figura 4.2. Filtro FIR de forma directa
4.2.2. Implementación simétrica
A resposta ao impulso para a maioría dos filtros FIR é simétrica. Esta simetría xeralmente pode ser explotada para reducir os requisitos aritméticos e producir realizacións de filtros eficientes na área. É posible usar só a metade dos multiplicadores para coeficientes simétricos en comparación co usado para un filtro similar con coeficientes non simétricos. Na figura 4.3 móstrase unha implementación para coeficientes simétricos.

Figura 4.3. Implementación de filtros FIR de coeficientes simétricos
4.2.3. Filtro FIR de interpolación polifásica
A opción de filtro de interpolación polifásica implementa o filtro de interpolación de 1 a P computacionalmente eficiente que se mostra a continuación, onde P é un número enteiro maior que 1. A figura 4.4 mostra un interpolador polifásico, onde cada rama se refire como polifásica.

Figura 4.4. Interpolador polifásico

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
Nesta estrutura, os datos de entrada cargaranse en cada polifase ao mesmo tempo e os datos de saída de cada polifase descargaranse como saída sample do FIR. O número de polifases é igual ao factor de interpolación. Os coeficientes son asignados a todas as polifases uniformemente.
4.2.4. Filtro FIR de decimación polifásica
A opción de filtro de decimación polifásica implementa o filtro de decimación P-a-1 computacionalmente eficiente que se mostra na Figura 4.5, onde P é un número enteiro maior que 1.

Figura 4.5. Decimador polifásico
Nesta estrutura, a entrada sample cárgase secuencialmente en cada unha das polifases con só unha polifase alimentada á vez. Cando todas as polifases están cargadas con asample, o resultado das polifases son sumados e descargados como saída do filtro FIR. Neste esquema, P introduce sampos xeran unha saída sample, onde P é o factor de decimación.
4.2.5. Filtros FIR multicanal
É moi común ver filtros FIR usados en escenarios de procesamento multicanle. O rendemento máximo posible dunha implementación de filtro FIR adoita ser moito maior que o rendemento necesario para unha única canle que se está procesando. Para tales aplicacións, é desexable utilizar os mesmos recursos dun xeito multiplexado no tempo para realizar filtros FIR multicanle. Excepto nas implementacións totalmente paralelas, onde se usan multiplicadores suficientes para realizar todos os cálculos necesarios nun ciclo de reloxo, o filtro FIR usa memorias de coeficientes e toques independentes para alimentar cada multiplicador. Polo tanto, as implementacións multicanle dan lugar a un menor uso de memoria en comparación coas instancias múltiples de filtros FIR. Para os casos nos que todas as canles usan o mesmo conxunto de coeficientes, usar un filtro FIR multicanle ten a clara vantaxe.tage de esixir memorias de coeficiente menor.

4.3. Detalles de implantación
A figura 4.6 mostra o diagrama de bloques funcional do núcleo IP do filtro FIR.

coeffin coeffwe coeffset

Memoria de coeficientes

din

Rexistros de entrada

Toca Memoria

Sumador de simetría

Matriz multiplicadora

Árbore de sumador

Procesamento de saída

doutra

inpvalid ibstart ifactor dfactor
conxunto de factores

Lóxica de control
Figura 4.6. Diagrama de bloques funcionais

rfi obstart non válido

12 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
Os datos e os coeficientes gárdanse en diferentes memorias mostradas como memoria de toque e memoria de coeficientes no diagrama anterior. O sumador de simetría úsase se os coeficientes son simétricos. A matriz de multiplicadores contén un ou máis multiplicadores dependendo da especificación do usuario. A árbore sumadora realiza a suma dos produtos. Dependendo da configuración, a árbore sumadora, ou unha parte dela, está implementada dentro dos bloques DSP. O bloque de procesamento de saída realiza a redución do ancho de saída e o control de precisión. Este bloque contén lóxica para admitir diferentes tipos de redondeo e desbordamento. O bloque denominado Lóxica de Control xestiona a programación de datos e operacións aritméticas en función do tipo de filtro (interpolación, decimación ou multicanle) e multiplexación multiplicadora.
As memorias de toques e coeficientes son xestionadas de forma diferente para as diferentes configuracións do filtro FIR. A figura 4.7 mostra as asignacións de memoria para un filtro FIR simétrico de 16 canles e 3 toques con dous multiplicadores.

Figura 4.7. Toque e coeficiente a xestión da memoria para un Sampo Filtro FIR
No diagrama, hai dúas memorias de toque e unha memoria de coeficientes para cada multiplicador. A profundidade de cada memoria é ceil(taps/2/multiplicator) *canal, que é 12 neste example, onde o operador ceil(x) devolve o seguinte número enteiro superior, se o argumento x é fraccionario.

4.4. Configuración do núcleo do filtro FIR
4.4.1. Opcións de arquitectura
As opcións para o número de canles, o número de toques e o tipo de filtro son independentes e especificadas directamente na pestana Arquitectura da interface principal IP (consulte Configuración de parámetros para obter máis información). Se se precisa un decimador ou interpolador polifásico, o factor de decimación ou interpolación pódese especificar directamente na interface. O factor de decimación ou interpolación tamén se pode especificar a través dos portos de entrada durante a operación seleccionando a opción Variable correspondente. Se se selecciona a opción Factor de decimación variable (ou de interpolación variable), o factor de decimación (ou de interpolación) pódese variar de dous a Factor de decimación (ou factor de interpolación) a través do porto de entrada.
4.4.1.1. Especificación de coeficientes Os coeficientes do filtro especifícanse mediante un coeficiente file. Os coeficientes file é un texto file cun coeficiente por liña. Se os coeficientes son simétricos, debe marcarse a caixa de verificación Coeficientes simétricos para que o núcleo IP use sumadores de simetría para reducir o número de multiplicadores utilizados. Se a caixa Coeficientes simétricos está marcada, só se len a metade dos coeficientes do coeficiente file. Para un filtro de coeficientes simétricos n-tap, o número de

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
coeficientes lidos a partir dos coeficientes file é igual a ceil(n/2). Para filtros multicanle, especifícanse primeiro os coeficientes da canle 0, seguidos dos da canle 1, etc. Para os filtros multicanle, existe unha opción para especificar se os coeficientes son diferentes para cada canle ou os mesmos (comúns) para todas as canles. Se os coeficientes son comúns, só hai que especificar un conxunto de coeficientes nos coeficientes file. Os valores do coeficiente no file pode estar en calquera base (decimal, hexadecimal ou binaria) seleccionada polo usuario. Un operador negativo unario só se usa se os coeficientes se especifican en base decimal. Para as raíces hexadecimais e binarias, os números deben representarse en forma de complemento de dous. Un exampos coeficientes file en formato decimal para un conxunto de coeficientes de 11 toques e 16 bits. Neste example, o punto binario dos coeficientes é 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 An exampos coeficientes file en formato de coma flotante para o caso anterior cando a posición do punto binario de Coeficientes é 8, a continuación indícase. Os coeficientes cuantificaranse para axustarse aos datos fraccionarios 16.8 nos que 16 é o ancho total dos coeficientes e 8 é o ancho da parte fraccionaria. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 Se a caixa de verificación Coeficientes recargables está marcada, o coeficiente de filtrado IR durante a operación do núcleo pode ser recargado. Con esta opción, os coeficientes desexados deben ser cargados antes do funcionamento do filtro. Os coeficientes deben cargarse nunha orde específica determinada polo programa que se proporciona co núcleo IP. O núcleo IP tamén pode facer a reordenación internamente, aínda que utiliza máis recursos. Se se desexa esta opción, pódese marcar a caixa de verificación Reordenar coeficientes dentro. Con esta opción, os coeficientes poden cargarse na orde secuencial normal ata o núcleo.
4.4.1.2. Factor de multiplexación do multiplicador O rendemento e a utilización dos recursos pódense controlar asignando un valor axeitado ao parámetro Factor de multiplexación do multiplicador. Pódese conseguir un funcionamento en paralelo completo (un dato de saída por ciclo de reloxo) configurando o factor de multiplexación do multiplicador en 1. Se o factor de multiplexación do multiplicador está configurado no valor máximo que se mostra na interface, admitirase a operación en serie completa e leva ata n reloxos para calcular un dato de saída sample, onde n é o número de tomas para un filtro FIR non simétrico e a metade do número de tomas para un filtro FIR simétrico. O valor máximo do factor de multiplexación do multiplicador para diferentes configuracións dun filtro FIR n-tap aparece na Táboa 4.1.

14 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core

Táboa 4.1. Factor de multiplexación do multiplicador máximo para diferentes configuracións*

Tipo FIR Non simétrico Simétrico Media banda

Tarifa única n Teito(n/2) piso((n+1)/4)+1

Interpolador con Factor=i Ceil(n/i) Ceil(n/2i) floor((n+1)/4)

*Nota: o piso do operador (x) devolve o seguinte número enteiro inferior, se x é un valor fraccionario.

Decimador con factor Ceil(n/d) Ceil(n/2d) floor((n+1)/8)+1

4.4.2. Opcións de especificación de E/S
Os controis da pestana da interface E/S especificacións úsanse para definir os distintos anchos e métodos de precisión na ruta de datos. A anchura e as posicións dos puntos binarios dos datos e coeficientes de entrada pódense definir de forma independente. A partir do ancho dos datos de entrada, o ancho do coeficiente e o número de toques, o ancho de saída de precisión total e a verdadeira localización do punto binario de saída arranxanse automaticamente. A saída de precisión total convértese ao ancho de saída especificado polo usuario eliminando algúns bits menos significativos (LS) e algúns máis significativos (MS) e realizando o proceso de redondeo e desbordamento especificado. A saída é especificada polo ancho de saída e o parámetro de posición do punto binario de saída.
4.4.2.1. Redondeo
Admítense as seguintes cinco opcións para redondear: · Ningún Descarta todos os bits á dereita do bit menos significativo de saída e deixa a saída sen corrixir. · Redondeando cara arriba Redondea ao número positivo máis próximo. · Redondeo afastado de cero Redondea afastado de cero se a parte fraccionaria é exactamente a metade. · Redondeo cara a cero Redondea cara a cero se a parte fraccionaria é exactamente a metade. · Redondeo converxente Redondea ao valor par máis próximo se a parte fraccionaria é exactamente a metade.

4.4.3. Opcións de implantación
4.4.3.1. Tipo de memoria
O núcleo FIR Filter IP usa memorias para almacenar datos de toma de retardo, coeficientes e para algunhas configuracións, datos de entrada ou saída. O número de unidades de memoria utilizadas depende de varios parámetros, incluíndo o ancho de datos, o número de toques, o tipo de filtro, o número de canles e a simetría do coeficiente. Na maioría dos casos, cada multiplicador require unha unidade de memoria de datos e unha unidade de memoria de coeficiente. Os filtros de interpolación ou decimación tamén poden usar búfers de entrada ou saída. A opción de interface de tipo de memoria pódese usar para especificar se se usa EBR ou memoria distribuída para o almacenamento de datos, coeficiente, entrada e saída. A opción chamada Auto deixa esa opción á ferramenta xeradora de IP, que usa EBR se a memoria é máis profunda que 128 localizacións e a memoria distribuída en caso contrario.

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core

4.5. Descricións de sinal
Na Táboa 4.2 ofrécese unha descrición dos portos de entrada/saída (E/S) para o núcleo IP do filtro FIR.

Táboa 4.2. Definicións de portos de nivel superior

Porto

Bits

E / S xerais

clk

rstn

din

Ancho de datos de entrada

non válido

doutra non valido
rfi

Ancho de saída 1
1

Cando se selecciona Coeficientes recargables

ataúd

Notas 1*

coeffwe

E/S

Descrición

Reloxo do sistema para entradas e saídas de datos e control.

Sinal de reinicio activo asincrónico en todo o sistema.

Datos de entrada.

Entrada de sinal válido. Os datos de entrada só se len cando

invalid é alto.

Datos de saída.

Calificador de datos de saída. Os datos de saída doutros só son válidos cando

este sinal é alto.

Listo para entrada. Esta saída, cando é alta, indica que a IP

o núcleo está listo para recibir os seguintes datos de entrada. Un dato válido pode

aplicarse en din só se o rfi foi alto durante o reloxo anterior

ciclo.

Entrada de coeficientes. Hai que cargar os coeficientes

a través deste porto nunha orde específica. Consulte a sección

Interface co núcleo IP do filtro FIR para obter máis detalles.

Cando se afirme, escribirase o valor do coeffin do autobús

memorias coeficientes.

coefset

Esta entrada utilízase para sinalar o filtro para usar recentemente

conxunto de coeficientes cargados. Este sinal debe ser pulsado alto para

un ciclo de reloxo despois da carga de todo o conxunto de coeficientes

utilizando coeffin e coeffwe.

Cando o número de canles é superior a 1

ibstart

Inicio do bloque de entrada. Para configuracións multicanle, esta entrada

identifica a canle 0 da entrada.

obstar

Inicio do bloque de saída. Para configuracións multicanle, isto

a saída identifica a canle 0.

Cando se marca Factor de interpolación variable ou Factor de decimación variable

ifactor

ceil(Log2(Interpolación

Valor do factor de interpolación

factor + 1))

dfactor

ceil(Log2(Factor de decimación+1))

Valor do factor de decimación

conxunto de factores

Establece o factor de interpolación ou o factor de decimación.

E/S opcionais

Activar reloxo. Mentres este sinal é desafirmado, o núcleo farao

ignorar todas as outras entradas síncronas e manter a súa corrente

estado

Restablecemento sincrónico. Cando se afirma durante polo menos un reloxo

ciclo, todos os rexistros do núcleo IP son inicializados para restablecer

estado.

Notas: 1. O ancho para o tipo con signo e a interpolación simétrica é Coeficientes ancho +1. 2. O ancho para a interpolación simétrica e sen signo é Coeficientes ancho +2. 3. O ancho para todos os demais casos é o ancho de Coeficientes.

16 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core

4.6. Interface co FIR Filter IP Core
4.6.1. Interface de datos
Os datos son introducidos no núcleo a través de din e saen do núcleo a través de dout.

4.6.2. Varias canles
Para implementacións multicanle, dous portos, ibstart e obstart, están dispoñibles no núcleo IP para sincronizar os números de canle. A entrada ibstart úsase para identificar os datos da canle 0 aplicados nas entradas. O obstart de saída aumenta simultáneamente cos datos de saída da canle 0.

4.6.3. Interpolación variable/factor de decimación
Cando o factor de interpolación (ou decimación) é variable, os portos ifactor (ou dfactor) e o conxunto de factores engádense ao núcleo IP. O factor de interpolación (ou decimación) aplicado no porto ifactor (ou dfactor) establécese cando o conxunto de factores de sinal estroboscópico é alto. Cando o factor de interpolación (ou decimación) cambia, a saída rfi baixa durante algúns ciclos. Cando volve ser alta, o filtro actúa como un filtro de interpolación (ou decimación) correspondente ao novo valor do factor.

4.6.4. Coeficientes recargables
Cando se selecciona Coeficientes recargables, os dous portos engadidos, coeffin e coeffwe, utilízanse para recargar os coeficientes. Todos os coeficientes deben cargarse nun lote, mantendo o coeffwe de sinal alto durante toda a duración da carga. Despois de cargar todos os coeficientes, o coeficiente de sinal de entrada debe ser pulsado alto durante un ciclo de reloxo para que os novos coeficientes teñan efecto.
Hai dúas formas nas que se poden aplicar os coeficientes para recargar a memoria de coeficientes, tal e como especifica o parámetro Reorder Coefficients Inside.
Cando non se selecciona Reordenar coeficientes dentro, os coeficientes deben aplicarse nunha secuencia particular para recargar a memoria de coeficientes. Os coeficientes brutos, segundo se especifica nos coeficientes file, pódese converter á secuencia recargable mediante o programa de xeración de coeficientes coeff_gen.exe (para Windows) dispoñible no cartafol gui no directorio de instalación IP (por exemploample, no cartafol C:LatticeCorefir_core_v6.0gui). Os nomes do programa de xeración de coeficientes para UNIX e Linux son coeff_gen_s e coeff_gen_l respectivamente. Para Windows, o programa invócase do seguinte xeito:
coeff_gen.exefile_nome>.lpc
Nota: se está en lpc file, o valor do parámetro varcoeff= é Si, cámbiao a Non antes de xerar a ROM files manualmente.
Este comando converte os coeficientes da entrada file, tal e como se refire o coefffile= parámetro no lpc file, á secuencia de coeficientes cargables file chamado coeff.mem. Teña en conta que a saída file pode conter máis coeficientes dos que había orixinalmente debido aos coeficientes cero inseridos. Todos os coeficientes na saída file, incluídos os ceros, deben aplicarse secuencialmente a través do porto de coeffin. Para obter a secuencia de aplicación dos coeficientes, edite os coeficientes de entrada file con números secuenciais (por exemplo, 1,2) e a IP executará o file automaticamente. No modo de coeficientes recargables, o núcleo non estará listo para funcionar (a saída de rfi non será alta) ata que se carguen os coeficientes e se afirme que o coeficiente é alto.
Cando se selecciona o parámetro Reorder Coefficients Inside, os coeficientes reordenaranse dentro do núcleo IP sen requirir a reordenación manual descrita anteriormente. Con esta opción, engádese a lóxica de reordenación ao núcleo IP e o usuario pode aplicar os coeficientes na secuencia normal.
Neste modo, se se selecciona o parámetro Coeficientes simétricos, só se utilizará a metade dos coeficientes proporcionados. Por example, se a secuencia de entrada de coeficientes brutos é: 1 2 3 4 5 6 5 4 3 2 1, os coeficientes que se empregarán serán 1 2 3 4 5 6.
Do mesmo xeito, se se selecciona Media banda, descartaranse todos os coeficientes de entrada nas localizacións pares, excepto a última. Por example, se a secuencia de entrada de coeficientes brutos é: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1, os coeficientes que se empregarán serán 1 2 3 4 5 6.
Nota: Se o parámetro varcoeff= no lpc file está definido como Si, cámbiao a Non antes de xerar os novos coeficientes file.

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
4.7. Especificacións de temporización
Os diagramas de tempo para o núcleo IP do filtro FIR móstranse na Figura 4.8 ata a Figura 4.17. Teña en conta que existen diferentes especificacións de tempo para determinadas aplicacións de filtro FIR que utilizan dispositivos Lattice XP2/ECP3/ECP5. As figuras 4.8 a 4.11 aplícanse a todas as aplicacións FIR.
4.7.1. Especificacións de temporización aplicables a todos os dispositivos
Figura 4.8. Filtro FIR de taxa única de canle único con entradas continuas

Figura 4.9. Filtro FIR de taxa única de canle único con ocos na entrada Figura 4.10. Sinais de conxunto de factores
Figura 4.11. Recarga de coeficientes

18 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
4.7.2. Especificacións de temporización aplicables ás implementacións LatticeXP2, LatticeECP3 e LatticeECP5
Ademais das figuras anteriores, as figuras 4.12 a 4.14 aplícanse ao uso de dispositivos LatticeXP2, LatticeECP3 e LatticeECP5: simetría negativa, media banda, interpolación e decimación de variables de factores e aplicacións que usan multiplicadores 36×36.
Imaxe 4.12. Filtro FIR de taxa única multicanle (3 canles)

Imaxe 4.13. Interpolador multicanle (3 canles) (factor de 3)

Imaxe 4.14. Decimador multicanle (3 canles) (factor de 3)

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
4.7.3. Especificacións de temporización aplicables ás implementacións LatticeECP3 e LatticeECP5
Como se indicou anteriormente, as figuras 4.15 a 4.17 aplícanse a todos os dispositivos LatticeECP3 e Lattice ECP5 distintos dos indicados especificamente na sección anterior.

Imaxe 4.15. Filtro FIR de taxa única multicanle (3 canles)

Imaxe 4.16. Interpolador multicanle (3 canles) (factor de 3)

Imaxe 4.17. Decimador multicanle (3 canles) (factor de 3)

20 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core

5. Configuración de parámetros

As ferramentas IPexpress e Clarity Designer úsanse para crear módulos IP e arquitectónicos no software Diamond. Podes consultar a sección Xeración e avaliación do núcleo de IP sobre como xerar a IP.
A táboa 5.1 ofrece a lista de parámetros configurables polo usuario para o núcleo IP do filtro FIR. A configuración dos parámetros especifícase mediante a interface de configuración do núcleo IP do filtro FIR en IPexpress ou Clarity Designer. As numerosas opcións dos parámetros básicos do filtro FIR IP están divididas en varias pestanas da interface, como se describe neste capítulo.

Táboa 5.1. Especificacións de parámetros para o núcleo IP do filtro FIR

Parámetro

Rango

Especificacións do filtro

Número de canles

1 ao 256

Número de billas

1 ao 2048

Tipo de filtro

{Taxa única, interpolador, decimador}

Factor de interpolación

2 ao 256

Factor de interpolación variable

{Si, Non}

Factor de decimación

2 ao 256

Factor de decimación variable

{Si, Non}

Especificacións de coeficientes

Coeficientes recargables

{Si, Non}

Reordena os coeficientes no interior

{Si, Non}

conxunto de coeficientes

{Común, un por canle}

Coeficientes simétricos

{Si, Non}

Simetría negativa

{Si, Non}

Media banda

{Si, Non}

Raíz do coeficiente

{Coma flotante, decimal, hexadecimal, binario}

Coeficientes file

Escriba ou Examine

Opcións avanzadas

Multiplicador Factor de multiplexación

Nota 1, Nota 2

Número de bloques SysDSP nunha fila

5 - Nota 3

Especificacións de E/S

Tipo de datos de entrada

{Asinado, sen asinar}

Ancho de datos de entrada

4 ao 32

Posición do punto binario de datos de entrada

-2 a ancho de datos de entrada + 2

Tipo de coeficientes

{Asinado, sen asinar}

Ancho dos coeficientes

4 ao 32

Coeficientes de posición binaria do punto

-2 a Coeficientes ancho + 2

Ancho de saída

4 ao ancho máximo de saída

Posición do punto binario de saída

(4+Posición do punto binario de datos de entrada + posición do punto binario do coeficiente Ancho máximo de saída) a (Ancho de saída + Datos binarios de entrada
posición do punto + coeficiente posición do punto binario – 4)

Control de precisión

Redondeo de desbordamento

{Saturación, envolvente}
{Ningún, Redondeo, Redondeo de cero, Redondeo de cero, Redondeo converxente}

Por defecto
4 64 Tarifa única 2 No 2 No
Si Non Común Non Non Non Decimal –
Nota 2 Nota 3
Asinado 16
Asinado 16 0 38 0
Saturación Ningún

Tipo de memoria Tipo de memoria de datos Tipo de memoria de coeficiente Tipo de búfer de entrada

{EBR, Distribuido, Automático}

EBR

{EBR, Distribuido, Automático}

EBR

{EBR, Distribuido, Automático}

EBR

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core

Parámetro

Rango

Por defecto

Tipo de búfer de saída

{EBR, Distribuido, Automático}

EBR

Optimización

{Área, velocidade}

{Área}

Portos opcionais

{Si, Non}

Non

{Si, Non}

Non

Opcións de síntese

Restricción de frecuencia

1 400

300

Notas:

1. O factor de multiplexación do multiplicador está limitado polo número de bloques DSP nun dispositivo (A) e o número real de bloques DSP nun dispositivo.

necesidades de deseño (B). Cando A>B, o factor de multiplexación do multiplicador establécese en 1; se non, o valor será maior que 1.

2. Consulte Factor de multiplexación do multiplicador para obter máis información. 3. Número máximo de bloques DSP dispoñibles nunha fila no dispositivo seleccionado.

Os valores predeterminados que se mostran nas páxinas seguintes son os utilizados para o deseño de referencia do filtro FIR. As opcións básicas de IP para cada pestana analízanse con máis detalle.

5.1. Ficha Arquitectura
A figura 5.1 mostra o contido da pestana Arquitectura.

Figura 5.1. Pestana Arquitectura da Interfaz Núcleo IP do filtro FIR

22 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Táboa 5.2. Elemento da interface da pestana Arquitectura
Número de canles Número de tomas Tipo de filtro Factor de interpolación Factor de interpolación variable Factor de decimación Factor de decimación variable Coeficientes recargables Coeficientes de reordenación interior
Coeficientes establecen Coeficientes simétricos
Media banda de simetría negativa
Coeficiente Radix

Guía de usuario de FIR Filter IP Core
Descrición
Esta opción permite ao usuario especificar o número de canles.
Esta opción permite ao usuario especificar o número de toques.
Esta opción permite ao usuario especificar se o filtro é de taxa única, interpolador ou decimador.
Esta opción permite ao usuario especificar o valor do factor de interpolación fixo. Cando o tipo FIR é a interpolación, o valor debe ser de 2 a 256. En caso contrario, establecerase en 1 automaticamente.
Esta opción permítelle ao usuario especificar se o factor de interpolación é fixo no momento da xeración da IP ou variable durante o tempo de execución. Se se marca isto, o factor de interpolación establécese a través do ifactor do porto de entrada cando o conxunto de factores é alto. Esta opción permite ao usuario especificar o valor do factor de decimación fixo. Cando o tipo FIR é decimación, o valor debería ser de 2 a 256. En caso contrario, establecerase en 1 automaticamente.
Esta opción permítelle ao usuario especificar se o factor de decimación está fixo no momento da xeración da IP ou variable durante o tempo de execución. Se se marca, o factor de decimación establécese a través do dfactor do porto de entrada cando o conxunto de factores é alto. Esta opción permite ao usuario especificar se os coeficientes son fixos ou recargables. Se se marca, os coeficientes pódense cargar de novo durante a operación do núcleo usando o coeffin do porto de entrada.
Cando os coeficientes son recargables, deben introducirse nunha orde determinada. A reordenación pódese facer usando o programa subministrado xunto co núcleo IP. Non obstante, o núcleo tamén ofrece a reordenación de hardware opcional a costa de recursos de hardware adicionais. Se se selecciona esta opción, os coeficientes pódense introducir na secuencia normal do núcleo, e o núcleo reordenará internamente o dobladillo segundo sexa necesario. Esta opción non está dispoñible cando o tipo de filtro é interpolador e os coeficientes simétricos están activados.
Esta opción permítelle ao usuario especificar se se usa o mesmo conxunto de coeficientes para todas as canles ou se se usa un conxunto de coeficientes independente para cada canle.
Esta opción permite ao usuario especificar se os coeficientes son simétricos. Se se marca isto, só se le a metade do número de coeficientes (se o número de toques é impar, a metade do valor redondéase ao número enteiro seguinte superior) se le da inicialización file.
Se se verifica isto, os coeficientes considéranse simétricos negativos. É dicir, a segunda metade dos coeficientes faise igual ao negativo dos correspondentes coeficientes da primeira metade.
Esta opción permite ao usuario especificar se se realiza un filtro de media banda. Se se marca isto, só se le a metade do número de coeficientes (se o número de toques é impar, a metade do valor redondea ao número enteiro seguinte superior) se le da inicialización. file.
Esta opción permite ao usuario especificar a base dos coeficientes nos coeficientes file. Para a base decimal, os valores negativos teñen un signo menos unario anterior. Para radices hexadecimais (hexadecimales) e binarias, os valores negativos deben escribirse en forma de complemento a 2 usando exactamente tantos díxitos como especifica o parámetro ancho de coeficientes. Os coeficientes de coma flotante especifícanse no formulario . , onde os díxitos 'n' indican a parte enteira e os díxitos 'd', a parte decimal. Os valores dos coeficientes de punto flotante deben ser consistentes cos parámetros de ancho de coeficientes e de posición do punto binario de coeficientes. Por example, se . é 8.4 e o tipo Coeficientes non ten signo, o valor dos coeficientes debe estar entre 0 e 11111111.1111 (255.9375).

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
Coeficientes de elementos da interface File
Factor de multiplexación multiplicador
Número de bloques sysDSP nunha fila

Descrición
Esta opción permite ao usuario especificar o nome e a localización dos coeficientes file. Se os coeficientes file non se especifica, o filtro iníciase cun coeficiente predeterminado.
Esta opción permite ao usuario especificar o factor de multiplexación do multiplicador. Este parámetro debe establecerse en 1 para aplicacións paralelas completas e co valor máximo admitido na interface para aplicacións en serie completa.
Este parámetro permite ao usuario especificar o número máximo de multiplicadores DSP que se utilizarán nunha fila DSP para conseguir un rendemento óptimo. Por example, se o dispositivo de destino ten 20 multiplicadores nunha fila DSP e o deseño require 22 multiplicadores, o usuario pode seleccionar usar os 20 multiplicadores nunha fila e dous multiplicadores noutra fila, ou menos de 20 multiplicadores en cada fila (por exemplo, 8 ), o que pode producir un mellor rendemento. Pódense usar multiplicadores repartidos nun máximo de tres filas DSP nunha única instancia de FIR. Este parámetro só é válido nos dispositivos LatticeECP3 e ECP5.

5.2. Ficha Especificación de E/S
A Figura 5.2 mostra o contido da pestana E/S Especificación.

Figura 5.2. Pestaña E/S especificación da interface de núcleo IP do filtro FIR

24 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Táboa 5.3. Elemento da interface da pestana E/S especificación
Tipo de datos de entrada Ancho de datos de entrada Datos de entrada Coeficientes de posición do punto binario Tipo Coeficientes Coeficientes de ancho Posición do punto binario Ancho de saída
Saída de puntos binarios
Desbordamento
Redondeo

Guía de usuario de FIR Filter IP Core
Descrición
Esta opción permite ao usuario especificar o tipo de datos de entrada como asinado ou sen asinar. Esta opción permite ao usuario especificar os datos de entrada twwiod'tsh.número de complemento.
Esta opción permite ao usuario especificar a localización do punto binario nos datos de entrada. Este número especifica a posición do bit do punto binario a partir do LSB dos datos de entrada. Se o número é cero, o punto está inmediatamente despois de LSB, se é positivo, está á esquerda de LSB e se negativo, está á dereita de LSB.
Esta opción permite ao usuario especificar o tipo de coeficientes como asinados ou sen asinar. Se o tipo está asinado, os datos do coeficiente interprétanse como un número de complemento a 2. Esta opción permite ao usuario especificar o ancho dos coeficientes. Esta opción permite ao usuario especificar a localización do punto binario nos coeficientes. Este número especifica a posición do bit do punto binario a partir do LSB dos coeficientes. Se o número é cero, o punto está inmediatamente despois de LSB; se é positivo, está á esquerda de LSB e se negativo, está á dereita de LSB.
Esta opción permite ao usuario especificar o ancho dos datos de saída. O ancho máximo de saída de precisión total defínese mediante Max Output Width = Ancho de datos de entrada + Ancho de coeficientes + teito (Log2 (Número de toques/Factor de interpolación)). A saída do núcleo adoita ser unha parte da saída de precisión total igual ao ancho de saída e extraída en función dos diferentes parámetros de posición do punto binario. O formato para a saída interna de precisión total móstrase como texto estático xunto ao control de ancho de saída na interface. O formato móstrase como WF, onde W é o ancho de saída de precisión total e F é a localización do punto binario desde o LSB da saída de precisión total, contado á esquerda. Por example, se WF é 16.4, entón o valor de saída será yyyyyyyyyyyy.yyyy en base binaria. Por exemploample, 110010010010.0101.
Esta opción permite ao usuario especificar a posición do bit do punto binario a partir do LSB da saída do núcleo real. Se o número é cero, o punto está inmediatamente despois de LSB, se é positivo, está á esquerda de LSB e se negativo, está á dereita de LSB. Este número, xunto co parámetro Ancho de saída, determina como se extrae a saída do núcleo real da saída de precisión completa. Os parámetros de control de precisión Overflow e Rounding aplícanse respectivamente cando MSB e LSB se descartan da verdadeira saída de precisión total.
Esta opción permite ao usuario especificar que tipo de control de desbordamento se vai utilizar. Este parámetro está dispoñible sempre que sexa necesario eliminar algúns dos MSB da saída verdadeira. Se a selección é Saturación, o valor de saída recortarase ao máximo, se positivo ou mínimo, se negativo, mentres se descartan os MSB. Se a selección é Envolvente, os MSB simplemente descartanse sen facer ningunha corrección.
Esta opción permite ao usuario especificar o método de redondeo cando hai que eliminar un ou máis LSB da saída verdadeira.

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
5.3. Ficha Implementación
A figura 5.3 mostra o contido da pestana Implementación.

Figura 5.3. Pestana de implementación da interface de núcleo IP do filtro FIR

Táboa 5.4. Elemento da interface da pestana de implementación
Tipo de memoria de datos
Tipo de memoria de coeficiente
Tipo de búfer de entrada Tipo de búfer de saída Restablecemento síncrono (sr) Activación do reloxo (ce)
Opcións de síntese de optimización

Descrición
Esta opción permite ao usuario especificar seleccionar o tipo de memoria que se utiliza para almacenar os datos. Se a selección é EBR, utilízanse memorias RAM de bloques incorporados de celosía para almacenar os datos. Se a selección é Distribuída, utilízanse memorias distribuídas baseadas en táboas de consulta para almacenar datos. Se se selecciona "Automático", as memorias EBR utilízanse para tamaños de memoria superiores a 128 localizacións e as memorias distribuídas utilízanse para todas as demais memorias. Se o tipo está asinado, os datos interprétanse como un número de complemento a dous.
Esta opción permite ao usuario especificar o tipo de memoria que se utiliza para almacenar os coeficientes. Se a selección é EBR, as memorias EBR utilízanse para almacenar os coeficientes. Se a selección é Distribuída, utilízanse memorias distribuídas para almacenar os coeficientes. Se se selecciona Automático, as memorias EBR utilízanse para tamaños de memoria superiores a 128 localizacións e as memorias distribuídas utilízanse para todas as demais memorias.
Esta opción permite ao usuario especificar o tipo de memoria para o búfer de entrada. Esta opción permite ao usuario especificar o tipo de memoria para o búfer de saída.
Esta opción permite ao usuario especificar se é necesario un porto de reinicio sincrónico na IP. O sinal de reinicio sincrónico restablece todos os rexistros do núcleo IP do filtro FIR.
Esta opción permite ao usuario especificar se é necesario un porto de activación do reloxo na IP. O control de activación do reloxo pódese usar para aforrar enerxía cando non se está a utilizar o núcleo. O uso do porto de activación do reloxo aumenta a utilización dos recursos e pode afectar o rendemento debido ao aumento da conxestión do enrutamento.
Esta opción especifica o método de optimización. Se se selecciona Área, o núcleo optimízase para unha menor utilización dos recursos. Se se selecciona Velocidade, o núcleo está optimizado para un maior rendemento, pero cunha utilización de recursos lixeiramente maior.
Lattice LSE ou Synplify Pro

26 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
6. Xeración e avaliación do núcleo IP
Este capítulo ofrece información sobre como xerar o núcleo IP do filtro Lattice FIR usando a ferramenta IPexpress do software ispLEVER incluída no software Diamond ou ispLEVER, e como incluír o núcleo nun deseño de nivel superior.
6.1. Licenza de IP Core
Requírese unha licenza específica do núcleo IP e do dispositivo para permitir o uso completo e sen restricións do núcleo IP do filtro FIR nun deseño completo e de nivel superior. En: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm Os usuarios poden descargar e xerar o núcleo IP do filtro FIR e avaliar completamente o núcleo mediante as funcións funcionales. simulación e implementación (síntese, mapa, lugar e ruta) sen licenza IP. O núcleo FIR Filter IP tamén admite a capacidade de avaliación de hardware IP de Lattice, o que permite crear versións do núcleo IP que funcionen en hardware durante un tempo limitado (aproximadamente catro horas) sen necesidade dunha licenza IP. Consulte máis detalles. Non obstante, é necesaria unha licenza para habilitar a simulación de temporización, para abrir o deseño na ferramenta Diamond ou ispLEVER EPIC e para xerar fluxos de bits que non inclúan a limitación do tempo de espera da avaliación de hardware.
6.2. Iniciación
O núcleo IP do filtro FIR está dispoñible para descargar desde o servidor IP de Lattice mediante o IPexpress ou a ferramenta Clarity Designer. O IP files instálanse automaticamente mediante a tecnoloxía ispUPDATE en calquera directorio especificado polo cliente. Despois de instalar o núcleo IP, o núcleo IP estará dispoñible na Interface IPexpress ou na ferramenta Clarity Designer. O cadro de diálogo da interface da ferramenta IPexpress para o núcleo IP do filtro FIR móstrase na Figura 6.1. Para xerar unha configuración de núcleo IP específica, o usuario especifica: · Ruta de ruta do proxecto Ruta ao directorio onde se xera a IP files estarán situados. · File Nome Designación do nome de usuario que se lle dá ao núcleo IP xerado e aos cartafoles correspondentes e files. · Saída do módulo (Diamond) Verilog ou VHDL. · Familia de dispositivos Familia de dispositivos á que se dirixe a IP (como LatticeXP2, LatticeECP3 e outros). Só
Enuméranse as familias que admiten o núcleo de IP particular. · Nome da peza Parte específica de destino dentro da familia de dispositivos seleccionada.

Figura 6.1. Caixa de diálogo IPexpress

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
Teña en conta que se a ferramenta IPexpress se chama dende un proxecto existente, Ruta do proxecto, Saída do módulo, Familia de dispositivos e Nome da peza por defecto os parámetros especificados do proxecto. Consulte a axuda en liña da ferramenta IPexpress para obter máis información. Para crear unha configuración personalizada, o usuario fai clic no botón Personalizar no cadro de diálogo da ferramenta IPexpress para mostrar a interface de configuración do núcleo IP do filtro FIR, como se mostra na Figura 6.2. Desde este cadro de diálogo, o usuario pode seleccionar as opcións do parámetro IP específicos da súa aplicación. Consulte Configuración de parámetros para obter máis información sobre o FIR Filer Configuración de parámetros básicos de IP.

Figura 6.2. Caixa de diálogo de configuración
O cadro de diálogo da interface da ferramenta Clarity Designer para o núcleo IP do filtro FIR móstrase na Figura 6.3. · Crear un novo deseño de Clarity. Escolla crear un novo directorio de proxectos de Clarity Design no que estará o núcleo IP de FIR.
xerado. · Deseño Localización Clarity Design Directorio do proxecto Ruta. · Nome do proxecto Nome do proxecto Clarity Design. · Formato de saída do idioma de descrición do hardware de saída HDL (Verilog ou VHDL). · Abrir o deseño de Clarity Abre un proxecto de Clarity Design existente. · Deseño File Nome do proxecto Clarity Design existente file coa extensión .sbx.

Figura 6.3. Caixa de diálogo Clarity Designer Tool

28 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
A pestana Catálogo de Clarity Designer móstrase na Figura 6.4. Para xerar a configuración do núcleo de IP FIR, faga dobre clic no nome IP na pestana Catálogo.

Figura 6.4. Pestana Catálogo de Clarity Designer
No cadro de diálogo Filtro Fir que se mostra na Figura 6.5, especifique o seguinte: · Nome da instancia O nome do módulo de instancia do núcleo IP FIR.

Figura 6.5. Caixa de diálogo Filtro de abeto
Teña en conta que se se chama a ferramenta Clarity Designer desde un proxecto existente, a localización do deseño, a familia de dispositivos e o nome da peza terán por defecto os parámetros de proxecto especificados. Consulte a axuda en liña da ferramenta Clarity Designer para obter máis información. Para crear unha configuración personalizada, faga clic no botón Personalizar no cadro de diálogo da ferramenta Clarity Designer para mostrar a interface de configuración do núcleo FIR IP, como se mostra na Figura 6.6. Desde este cadro de diálogo, o usuario pode seleccionar as opcións do parámetro IP específicos da súa aplicación. Consulte Configuración de parámetros para obter máis información sobre a configuración de parámetros FIR.

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core

Figura 6.6. Interfaz de configuración IP

30 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core
6.3. IPexpress-Creado Files e Estrutura de directorios de nivel superior
Cando o usuario fai clic no botón Xerar, o núcleo IP e soporte files xéranse no directorio de ruta do proxecto especificado. A estrutura do directorio xerado files móstrase na figura 6.7.

Figura 6.7. FIR Filter IP Core Estrutura de directorio xerada

O fluxo de deseño para IP creado coa ferramenta IPexpress utiliza un módulo postsintetizado (ONG) para a síntese e un modelo protexido para a simulación. O módulo postsintetizado personalízase e créase durante a xeración da ferramenta IPexpress.
A táboa 6.1 ofrece unha lista de claves files creada pola ferramenta IPexpress. Os nomes da maioría dos creados files están personalizados co nome do módulo do usuario especificado na ferramenta IPexpress. O fileOs mostrados na táboa 6.1 son todos os fileÉ necesario implementar e verificar o núcleo IP do filtro FIR nun deseño de nivel superior.

Táboa 6.1. File Lista File

Descrición

_inst.v

Isto file proporciona un modelo de instancia para a IP.

Isto file proporciona un envoltorio para o núcleo FIR para a simulación.

_beh.v

Isto file proporciona un modelo de simulación de comportamento para o núcleo FIR.

_bb.v

Isto file proporciona a caixa negra de síntese para a síntese do usuario.

.ngo

O ngo files proporcionan o núcleo IP sintetizado.

.lpc .ipx
pmi_*.ngo *.rom

Isto file contén as opcións da ferramenta IPexpress utilizadas para recrear ou modificar o núcleo na ferramenta IPexpress. Paquete IPexpress file (Só diamante). Este é un contedor que contén referencias a todos os elementos do núcleo IP xerado necesarios para soportar simulación, síntese e implementación. O núcleo IP pódese incluír no deseño dun usuario importando isto file ao proxecto Diamond asociado.
Un ou máis files implementando módulos de memoria sintetizada utilizados no núcleo IP.
Isto file proporciona datos de inicialización da memoria do coeficiente de filtro.

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core

Os seguintes adicionais fileOs que proporcionan información de estado de xeración de núcleos de IP tamén se xeran no directorio Ruta do proxecto: · _generate.tcl Uns scripts TCL que poden rexenerar a IP desde a liña de comandos. · _generate.log Rexistro de síntese e mapa file. · _gen.log Rexistro de xeración de IP de IPexpress file.
6.4. Instanciación do núcleo
O paquete básico FIR Filter IP xerado inclúe caixa negra ( _bb.v) e instancia ( _inst.v) modelos que se poden usar para crear unha instancia do núcleo nun deseño de nivel superior. Un example RTL fonte de referencia de nivel superior file que se pode usar como modelo de instanciación para o núcleo IP abe_eval srcrtltop. Tamén pode usar esta referencia de nivel superior como modelo de inicio para o nivel superior para o seu deseño completo. Ao rexenerar un núcleo IP coa ferramenta Clarity Designer, pode modificar calquera das opcións específicas dunha instancia de IP existente. Ao recrear un núcleo IP coa ferramenta Clarity Designer, pode crear (e modificar se é necesario) unha nova instancia de IP cunha configuración LPC/IPX existente. file.
6.5. Execución de simulación funcional
O soporte de simulación para o núcleo FIR Filter IP ofrécese para o simulador Aldec Active-HDL (Verilog e VHDL), o simulador Mentor Graphics ModelSim. A simulación funcional inclúe un modelo de comportamento específico da configuración do núcleo IP do filtro FIR. O banco de probas orixina estímulos ao núcleo e supervisa a saída do núcleo. O paquete básico de IP xerado inclúe o modelo de comportamento específico da configuración ( _beh.v) para a simulación funcional no directorio raíz do camiño do proxecto. Os scripts de simulación que admiten a simulación de avaliación de ModelSim ofrécense en abe_eval simmodelsimscripts. O script de simulación que admite a simulación de avaliación de Aldec ofrécese en abe_eval simaldecscripts. Tanto Modelsim como a simulación Aldec son compatibles a través do banco de probas fileestá previsto en fir_evaltestbench. Os modelos necesarios para a simulación achéganse no cartafol de modelos correspondente. Para executar a simulación de avaliación Aldec: 1. Abra Active-HDL. 2. Na pestana Ferramentas, seleccione Executar macro. 3. Navega ata o cartafol abe_eval simaldecscripts e executa un dos scripts do mostrados. Para executar a simulación de avaliación de Modelsim: 1. Abra ModelSim. 2. Baixo o File seleccione Cambiar directorio e escolla o cartafol
abe_eval simmodelsimscripts. 3. Baixo a pestana Ferramentas, seleccione Executar macro e executa o script do ModelSim que se mostra. Nota: Cando se completa a simulación, aparece unha ventá emerxente na que se pregunta Está seguro de que quere rematar? Escolla Non para analizar os resultados. Se escolla Si, pechará ModelSim.
6.6. Sintetizando e implementando o núcleo nun deseño de alto nivel
O núcleo IP do filtro FIR sintetizase e proporcionase en formato ONG cando o núcleo se xera a través de IPexpress. Podes combinar o núcleo no teu propio deseño de nivel superior creando instancias do núcleo no teu nivel superior file como se describe en Instanciar o núcleo e despois sintetizar todo o deseño con Synplify ou Precision RTL Synthesis. O seguinte texto describe o fluxo de implementación da avaliación para as plataformas Windows. O fluxo para plataformas Linux e UNIX descríbese no Readme file incluído co núcleo IP. O nivel superior file _top.v ofrécese en abe_eval srcrtltop. A implementación mediante un botón do deseño de referencia é compatible a través do proxecto file .ldf situado en abe_eval implicar simplificar. Para usar este proxecto file en diamante:

32 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core

1. Escolle File > Abrir > Proxecto. 2. Navega ata abe_eval implsynplify no cadro de diálogo Abrir proxecto. 3. Seleccione e abra _.ldf. Neste punto, todos os files necesarios para soportar a síntese de nivel superior e
a implementación importarase ao proxecto. 4. Seleccione a pestana Proceso na xanela da interface da esquerda. 5. Implementar o deseño completo a través do fluxo estándar de interface Diamond.
6.7. Avaliación de hardware
O núcleo IP de FIR Filter admite a capacidade de avaliación de hardware IP de Lattice, o que permite crear versións do núcleo IP que funcionen en hardware durante un período de tempo limitado (aproximadamente catro horas) sen requirir a compra dunha licenza IP. Tamén se pode usar para avaliar o núcleo do hardware en deseños definidos polo usuario. A capacidade de avaliación de hardware pódese activar/desactivar no menú Propiedades da configuración Construír base de datos en Diamond Project Navigator.
6.7.1. Activación da avaliación de hardware en Diamond
Para activar a avaliación de hardware en Diamond, escolla Proxecto > Estratexia activa > Traducir configuración de deseño. A capacidade de avaliación de hardware pódese activar/desactivar no cadro de diálogo Estratexia. Está activado por defecto.

6.8. Actualización/Rexeneración do núcleo IP
Ao rexenerar un núcleo IP coa ferramenta IPexpress, pode modificar calquera das súas configuracións, incluíndo: tipo de dispositivo, método de entrada de deseño e calquera das opcións específicas do núcleo IP. A rexeneración pódese facer para modificar un núcleo IP existente ou para crear un novo pero similar.

6.8.1. Rexenerando un núcleo IP en Diamond
Para rexenerar un núcleo IP en Diamond:
1. En IPexpress, faga clic no botón Rexenerar. 2. No Rexenerado view de IPexpress, escolla a fonte IPX file do módulo ou IP que desexa rexenerar. 3. IPexpress mostra a configuración actual do módulo ou IP no cadro Orixe. Fai a túa nova configuración no Target
caixa. 4. Se queres xerar un novo conxunto de files nunha nova localización, configure a nova localización no IPX Target File caixa. A base
da file nome será a base de todos os novos file nomes. O destino IPX File debe rematar cunha extensión .ipx. 5. Fai clic en Rexenerar. Ábrese o cadro de diálogo do módulo que mostra a configuración actual das opcións. 6. Na caixa de diálogo do módulo, escolla as opcións desexadas.
Para obter máis información sobre as opcións, faga clic en Axuda. Ademais, consulte a pestana Acerca de en IPexpress para obter ligazóns a notas técnicas e guías de usuario. IP pode vir con información adicional.
A medida que cambian as opcións, o diagrama esquemático do módulo cambia para mostrar a E/S e os recursos do dispositivo que necesita o módulo.
7. Para importar o módulo no seu proxecto, se aínda non está alí, seleccione Importar IPX a Diamond Project (non dispoñible no modo autónomo).
8. Faga clic en Xerar. 9. Comprobe a pestana Xerar rexistro para comprobar se hai avisos e mensaxes de erro. 10. Faga clic en Pechar. O paquete IPexpress file (.ipx) compatible con Diamond contén referencias a todos os elementos do núcleo IP xerado necesarios para soportar simulación, síntese e implementación. O núcleo IP pódese incluír no deseño dun usuario importando o .ipx file ao proxecto Diamond asociado. Para cambiar a configuración das opcións dun módulo ou IP que xa está nun proxecto de deseño, faga dobre clic no .ipx do módulo. file no File Lista view. Isto abre IPexpress e o cadro de diálogo do módulo que mostra a configuración actual das opcións. A continuación, vai ao paso 6 anterior.

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
6.9. Rexenerando un núcleo IP en Clarity Designer Tool
Para rexenerar un núcleo IP en Clarity Designer: 1. Na pestana Clarity Designer Builder, faga clic co botón dereito na instancia de IP existente e escolla Configurar. 2. Na caixa de diálogo do módulo, escolla as opcións desexadas.
Para obter máis información sobre as opcións, faga clic en Axuda. Tamén pode facer clic na pestana Acerca de na xanela de Clarity Designer para obter ligazóns a notas técnicas e guías de usuario. A IP pode incluír información adicional. A medida que cambian as opcións, o diagrama esquemático do módulo cambia para mostrar a E/S e os recursos do dispositivo que necesita o módulo. 3. Faga clic en Configurar.
6.10.Recreando un núcleo IP na ferramenta Clarity Designer
Para recrear un núcleo IP en Clarity Designer: 1. En Clarity Designer faga clic na pestana Catálogo. 2. Fai clic na pestana Importar IP (na parte inferior do ficheiro view). 3. Faga clic en Examinar. 4. No IPX aberto File caixa de diálogo, busque o ficheiro .ipx ou .lpc file do módulo. Use o .ipx se está dispoñible. 5. Faga clic en Abrir. 6. Escriba un nome para a instancia de destino. Teña en conta que este nome de instancia non debe ser o mesmo que ningunha das 7. instancias IP existentes no proxecto de Clarity Designer actual. 8. Faga clic en Importar. Ábrese o cadro de diálogo do módulo. 9. No cadro de diálogo, escolla as opcións desexadas.
Para obter máis información sobre as opcións, faga clic en Axuda. Tamén pode consultar a pestana Acerca de na xanela de Clarity Designer para obter ligazóns a notas técnicas e guías de usuario. A IP pode incluír información adicional. A medida que cambian as opcións, o diagrama esquemático do módulo cambia para mostrar os portos e os recursos do dispositivo que necesita o módulo. 10. Faga clic en Configurar.

34 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Referencias
· Folla de datos da familia LatticeXP2TM (DS1009) · Folla de datos da familia LatticeECP3TM (DS1021) · Folla de datos da familia ECP5TM e ECP5-5GTM (FPGA-DS-12012)

Guía de usuario de FIR Filter IP Core

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core
Asistencia técnica de soporte
Envíe un caso de asistencia técnica a través de www.latticesemi.com/techsupport.

36 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Guía de usuario de FIR Filter IP Core

Anexo A. Utilización dos recursos
Este apéndice proporciona información sobre a utilización de recursos para FPGA Lattice que utilizan o núcleo FIR IP. As configuracións IP mostradas neste capítulo foron xeradas mediante a ferramenta de software IPexpress e a ferramenta Clarity Designer. IPexpress e Clarity Designer son a utilidade de configuración de IP Lattice e inclúense como unha característica estándar da ferramenta de deseño Diamond. Pódense atopar detalles sobre o uso de IPexpress e Clarity Designer nos sistemas de axuda IPexpress, Clarity Designer e Diamond. Para obter máis información sobre a ferramenta de deseño de diamantes, visite o Lattice web sitio en: www.latticesemi.com/software.

Dispositivos LatticeECP3

Táboa A.1. Rendemento e utilización de recursos (LatticeECP3)*

Modo configurable polo usuario IPexpress 4 canles, 64 toques, multiplexación multiplicadora 64

Rebanadas 134

LUT 254

Rexistros 222

Cortes DSP 4

sysMEM EBR
2

fMAX (MHz) 227

1 canle, 32 toques, multiplexación 1

155

148

207

1 canle, 32 toques, multiplexación 4

260

238

482

153

*Nota: as características de rendemento e utilización xéranse para un dispositivo LFE3-150EA-6FN672C mediante o software beta Lattice Diamond 3.10.2 e Synplify Pro D-2013.09L. O rendemento pode variar cando se utiliza este núcleo IP nunha densidade, velocidade ou grao diferente dentro da familia LatticeECP3 ou nunha versión de software diferente.

Número de peza de pedido

O número de peza de pedido (OPN) para o Núcleo IP do filtro FIR dirixido aos dispositivos LatticeECP3 é FIR-COMP-E3-U4.

Dispositivos LatticeXP2

Táboa A.2. Rendemento e utilización de recursos (LatticeXP2)*

Modo configurable polo usuario IPexpress 4 canles, 64 toques, multiplexación multiplicadora 64

Rebanadas 105

LUT 204

Rexistros 165

Multiplicadores 18×18
1

sysMEM EBR
1

fMAX (MHz) 197

1 canle, 32 toques, multiplexación 1

211

418

372

189

1 canle, 32 toques, multiplexación 4

159

272

304

207

*Nota: as características de rendemento e utilización xéranse para un dispositivo LFXP2-40E-7F672C usando o software beta Lattice Diamond 3.10.2 e Synplify Pro D-2013.09L. O rendemento pode variar cando se utiliza este núcleo IP nunha densidade, velocidade ou grao diferente dentro da familia LatticeXP2 ou nunha versión de software diferente.

Número de peza de pedido

O número de peza de pedido (OPN) para o FIR Filter IP Core dirixido a dispositivos LatticeXP2 é FIR-COMP-X2-U4.

Dispositivos ECP5

Táboa A.3. Rendemento e utilización de recursos (LFE5U)*

Claridade Modo configurable polo usuario 4 canles, 64 toques, multiplexación multiplicadora 64

Rebanadas 129

LUT 248

Rexistros

Cortes DSP

sysMEM EBR

222

fMAX (MHz)
211

1 canle, 32 toques, multiplexación 1

151

148

264

1 canle, 32 toques, multiplexación 4

260

239

482

177

*Nota: as características de rendemento e utilización xéranse para LFE5UM-85F-8MG756I usando o software beta Lattice Diamond 3.10.2 e Synplify Pro F-2013.09L. Cando se utiliza este núcleo IP nunha densidade, velocidade ou grao diferente dentro da familia de dispositivos ECP5 ou nunha versión de software diferente, o rendemento pode variar.

Número de peza de pedido

O número de peza de pedido (OPN) do núcleo IP do filtro FIR dirixido aos dispositivos ECP5 é FIR- COMP-E5-U.

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

Guía de usuario de FIR Filter IP Core

Historial de revisións
Revisión 1.6, xuño de 2021 Sección Descrición funcional

Resumo do cambio Contido actualizado na sección Coeficientes recargables.

Revisión 1.5, xuño de 2018 Sección Todas Introdución Datos rápidos Características Descrición funcional
Configuración de parámetros
Xeración e avaliación do núcleo IP
Apéndice A. Asistencia Técnica de Utilización de Recursos

Resumo do cambio
· Cambiouse o número de documento de IPUG79 a FPGA-IPUG-02043.
· Contido actualizado.
· Actualización xeral das táboas de datos rápidos.
· Eliminouse a liña "En ECP5, admite a alta velocidade. Para baixa velocidade, compatibilidade con filtro de media banda".
· Figura 4.1 actualizada. Interfaz de nivel superior para o núcleo IP de filtro FIR. · Ecuación actualizada en FIR Filter Architecture. · Lenda da Figura 4.7 actualizada. · Sección de especificación de coeficientes actualizada. · Actualizouse a Táboa 4.2 na sección Descricións de sinal. · Interfaz actualizado coa sección FIR Filter IP Core. · Engadido Lattice ECP3 e ECP5 na sección de especificacións de tempo.
· Táboa 5.1 actualizada. Especificacións de parámetros para o núcleo IP do filtro FIR. · Figura 5.1 actualizada. Pestana Arquitectura da Interfaz Núcleo IP do filtro FIR. · Táboa 5.2 actualizada. Ficha Arquitectura. · Táboa actualizada 5.4. Ficha Implementación. Engadida a descrición das opcións de síntese.
· Figura 6.1 actualizada. Caixa de diálogo IPexpress. · Figura 6.2 actualizada. Caixa de diálogo de configuración. · Figura 6.3 actualizada. Caixa de diálogo Clarity Designer Tool. · Figura 6.4 actualizada. Pestana Catálogo de Clarity Designer. · Figura 6.5 actualizada. Caixa de diálogo Filtro de abeto. · Figura 6.6 actualizada. Interfaz de configuración IP. · Figura 6.7 actualizada. FIR Filter IP Core Estrutura de directorio xerada.
· Actualización da táboa A.1. Rendemento e utilización de recursos (LatticeECP3)*. · Actualización da táboa A.2. Rendemento e utilización de recursos (LatticeXP2)*. · Actualización da táboa A.3. Rendemento e utilización de recursos (LFE5U)*.
· Actualización xeral.

Revisión 1.4, maio de 2018 Sección Todas

Resumo do cambio
· Engadido soporte para a familia ECP5 FPGA. · Documento actualizado con novo logotipo corporativo. · Información actualizada de soporte técnico.

Revisión 1.3, maio de 2011 Sección Todas

Resumo do cambio · Engadido soporte para multiplicadores en varias filas DSP. · Cambiouse a sincronización da interface para certas configuracións en dispositivos LatticeECP3.

38 Descargado de Arrow.com.

FPGA-IPUG-02043-1.6

Revisión 1.2, xuño de 2010 Sección Todas
Datos rápidos Xeración e avaliación do núcleo IP

Resumo do cambio · Engadido soporte para o software Diamond en todo momento. · Documento dividido en capítulos. Engadida táboa de contidos. · Engadidas táboas de datos rápidos. · Engadido contido novo.

Revisión 1.1, abril de 2009 Sección Todos

Resumo do cambio · Engadido soporte para a familia LatticeECP3 FPGA. · Apéndices actualizados para ispLEVER 7.2 SP1.

Revisión 1.0, setembro de 2008 Sección Todos

Versión inicial do resumo do cambio.

Guía de usuario de FIR Filter IP Core

FPGA-IPUG-02043-1.6

Descargado de Arrow.com.

www.latticesemi.com

Documentos/Recursos

Núcleo IP de filtro LATTICE FPGA-IPUG-02043-1.6 FIR [pdfGuía do usuario
FPGA-IPUG-02043-1.6 Filtro FIR Núcleo IP, FPGA-IPUG-02043-1.6, Núcleo IP de filtro FIR, Núcleo IP de filtro, Núcleo IP, Núcleo

Referencias

Manual de usuario

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core Guía de usuario

FPGA-IPUG-02043-1.6 Núcleo IP de filtro FIR

Información do produto:

Especificacións:

Instrucións de uso do produto:

1. Introdución:

2. Datos rápidos:

Dispositivos LatticeXP2:

Dispositivos LatticeECP3:

Dispositivos LatticeECP5:

FAQ:

P: Cal é o propósito do FIR Filter IP Core?

P: Que familias de FPGA son compatibles coa IP do filtro FIR
Núcleo?

P: Que ferramentas de deseño son compatibles coa IP do filtro FIR
Núcleo?

P: Cales son os requisitos de utilización de recursos para o FIR
Filtrar IP Core en dispositivos LatticeECP5?

Documentos/Recursos

Referencias

Deixa un comentario

Cancelar resposta

FPGA-IPUG-02043-1.6 Núcleo IP de filtro FIR

Información do produto:

Especificacións:

Instrucións de uso do produto:

1. Introdución:

2. Datos rápidos:

Dispositivos LatticeXP2:

Dispositivos LatticeECP3:

Dispositivos LatticeECP5:

FAQ:

P: Cal é o propósito do FIR Filter IP Core?

P: Que familias de FPGA son compatibles coa IP do filtro FIR Núcleo?

P: Que ferramentas de deseño son compatibles coa IP do filtro FIR Núcleo?

P: Cales son os requisitos de utilización de recursos para o FIR Filtrar IP Core en dispositivos LatticeECP5?

Documentos/Recursos

Referencias

Deixa un comentario

Cancelar resposta

P: Que familias de FPGA son compatibles coa IP do filtro FIR
Núcleo?

P: Que ferramentas de deseño son compatibles coa IP do filtro FIR
Núcleo?

P: Cales son os requisitos de utilización de recursos para o FIR
Filtrar IP Core en dispositivos LatticeECP5?