Vsebina skriti

1 Jedro IP filtra FPGA-IPUG-02043-1.6 FIR

2.2 Navodila za uporabo izdelka:

2.2.1 1. Uvod:

2.2.2 2. Hitra dejstva:

2.2.2.1 Naprave LatticeXP2:

2.2.2.2 Naprave LatticeECP3:

2.2.2.3 Naprave LatticeECP5:

2.3 pogosta vprašanja:

2.3.1 V: Kakšen je namen FIR Filter IP Core?

2.3.2 V: Katere družine FPGA podpira FIR Filter IP Core?

2.3.3 V: Katera orodja za načrtovanje so združljiva s FIR Filter IP Core?

2.3.4 V: Kakšne so zahteve glede uporabe virov za FIR Filter IP Core na napravah LatticeECP5?

2.3.5 Dokumenti / Viri

2.3.5.1 Reference

Jedro IP filtra FPGA-IPUG-02043-1.6 FIR

Informacije o izdelku:

Tehnični podatki:

FIR Filter IP Core je zasnovan za uporabo z LatticeXP2,
LatticeECP3 in LatticeECP5 FPGA naprave. Ponuja konfiguracije
za različne kanale in pipe, skupaj z različnimi množitelji
glede na vrsto naprave.

Navodila za uporabo izdelka:

1. Uvod:

FIR Filter IP Core je zmogljivo orodje za filtriranje signalov
v aplikacijah FPGA. Omogoča filtriranje končnega impulznega odziva
zmogljivosti za izboljšanje nalog obdelave signalov.

2. Hitra dejstva:

Naprave LatticeXP2:

1 kanal, 64 pip, 16 množiteljev
1 kanal, 24 pip, 6 množiteljev
1 kanal, 48 pip, 12 množiteljev
Najmanjša potrebna naprava: LFXP2-5E
Uporaba virov: LUT – 211, sysMEM – 4, EBR – 250,
Registri – 1

Podpora za orodja za oblikovanje: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Izdaja

Naprave LatticeECP3:

4 kanali, 64 pip, 1 množitelj
1 kanal, 32 pip, 32 množiteljev
1 kanal, 32 pip, 8 množiteljev
Najmanjša potrebna naprava: LFE3-35EA
Uporaba virov: LUT – 866, sysMEM – 32, EBR – 2041,
Registri – 64

Podpora za orodja za oblikovanje: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Izdaja

Naprave LatticeECP5:

4 kanali, 64 pip, 1 množitelj
1 kanal, 32 pip, 32 množiteljev
1 kanal, 32 pip, 8 množiteljev
Najmanjša potrebna naprava: LFE5UM-85FEA
Uporaba virov: LUT – 248, sysMEM – 202, EBR – 201,
Registri – 2

Podpora za orodja za oblikovanje: Lattice Diamond 3.10

pogosta vprašanja:

V: Kakšen je namen FIR Filter IP Core?

O: FIR Filter IP Core je zasnovan za zagotavljanje končnega impulza
Zmožnosti filtriranja odzivov za naloge obdelave signalov v FPGA
aplikacije.

V: Katere družine FPGA podpira IP filtra FIR
Jedro?

O: FIR Filter IP Core podpira LatticeXP2, LatticeECP3 in
Družine FPGA LatticeECP5.

V: Katera orodja za načrtovanje so združljiva s FIR filtrom IP
Jedro?

O: FIR Filter IP Core se lahko uporablja z orodji za načrtovanje, kot je npr
Lattice Diamond, Synplify Pro, Modelsim SE in Active-HDL Lattice
Izdaja.

V: Kakšne so zahteve glede uporabe virov za FIR
Filtriranje IP Core na napravah LatticeECP5?

O: Na napravah LatticeECP5 uporaba virov vključuje
LUT – 248, sysMEM – 202, EBR – 201 in registri – 2.

View Fullscreen

Jedro IP filtra FIR
Uporabniški priročnik
FPGA-IPUG-02043-1.6
junij 2021
Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core

Vsebina
Kratice v tem dokumentu ………………………………………………………………………………………………………………………… …….5 1. Uvod …………………………………………………………………………………………………………………… ……………………………6 2. Hitra dejstva…………………………………………………………………………………………… ……………………………………………………..7 3. Značilnosti ……………………………………………………………… ………………………………………………………………………………………9 4. Funkcionalni opis…………………………………… ………………………………………………………………………………………………10
4.1. Diagram vmesnika………………………………………………………………………………………………………………………………. 10 4.2. Arhitektura filtra FIR …………………………………………………………………………………………………………………………10
4.2.1. Neposredna izvedba……………………………………………………………………………………………………….10 4.2.2. Simetrična izvedba …………………………………………………………………………………………………………..11 4.2.3. Večfazni interpolacijski FIR filter………………………………………………………………………………………………..11 4.2.4. Večfazni decimacijski FIR filter …………………………………………………………………………………………………….12 4.2.5. Večkanalni FIR filtri …………………………………………………………………………………………………………….12 4.3 . Podrobnosti o izvedbi………………………………………………………………………………………………………………….12 4.4. Konfiguracija jedra filtra FIR …………………………………………………………………………………………………………..13 4.4.1. 13. Možnosti arhitekture……………………………………………………………………………………………………………………….XNUMX
4.4.1.1. Specifikacija koeficientov ………………………………………………………………………………………………………13 4.4.1.2. Faktor multipleksiranja množitelja …………………………………………………………………………………………….14 4.4.2. Možnosti specifikacij V/I ………………………………………………………………………………………………………………15 4.4.2.1. 15. Zaokroževanje …………………………………………………………………………………………………………………………….4.4.3 15. Možnosti izvedbe…………………………………………………………………………………………………………….4.4.3.1 15. Vrsta pomnilnika ……………………………………………………………………………………………………………………4.5 16. Opisi signalov …………………………………………………………………………………………………………………………….. 4.6 17. Povezovanje z jedrom IP filtra FIR …………………………………………………………………………………………………4.6.1 17. Podatkovni vmesnik ………………………………………………………………………………………………………………………………. .4.6.2 17. Več kanalov ………………………………………………………………………………………………………………………..4.6.3 17. Spremenljivi faktor interpolacije/decimacije……………………………………………………………………………………….4.6.4 17. Koeficienti za ponovno nalaganje ………………………………………………………………………………………………………………..4.7 18. Specifikacije časa………………………………………………………………………………………………………………………..4.7.1 18. Specifikacije časa, ki veljajo za vse naprave ………………………………………………………………………………..4.7.2 2. Specifikacije časovnega razporeda, ki veljajo za implementacije LatticeXP3, LatticeECP5 in LatticeECP19 …………….4.7.3 3. Specifikacije časovnega razporeda, ki veljajo za izvedbe LatticeECP5 in LatticeECP20 ………………………………..5 21. Nastavitve parametrov ……………………………………………………………… …………………………………………………………………..5.1 22. Zavihek Arhitektura……………………………………………………………………………………………………………………………… 5.2 24. Zavihek V/I specifikacije ……………………………………………………………………………………………………………………… ..5.3 26. Zavihek Izvedba…………………………………………………………………………………………………………………………6 27 .Ustvarjanje in vrednotenje jedra IP………………………………………………………………………………………..6.1 27. Licenciranje IP Core …………………………………………………………………………………………………………………………. .6.2 27. Kako začeti ………………………………………………………………………………………………………………………………… ..6.3 XNUMX. IPexpress-Ustvarjeno Files in struktura imenika najvišje ravni ……………………………………………………………………31 6.4. Instanciranje jedra………………………………………………………………………………………………………………………….32 6.5. Izvajanje funkcionalne simulacije ……………………………………………………………………………………………………….32 6.6. Sintetiziranje in implementacija jedra v zasnovo najvišje ravni …………………………………………………………….32 6.7. Ocena strojne opreme ………………………………………………………………………………………………………………………..33 6.7.1. Omogočanje vrednotenja strojne opreme v Diamondu………………………………………………………………………………………33 6.8. Posodabljanje/ponovno generiranje jedra IP………………………………………………………………………………………………….33 6.8.1. Ponovno ustvarjanje jedra IP v diamantu ………………………………………………………………………………………………33 6.9. Ponovno generiranje jedra IP v orodju Clarity Designer………………………………………………………………………………….34 6.10. Ponovna izdelava jedra IP v orodju Clarity Designer Tool ………………………………………………………………………………………..34 Reference ……………… …………………………………………………………………………………………………………………………………… ..35 Pomoč pri tehnični podpori …………………………………………………………………………………………………………………… ………36 Dodatek A. Uporaba virov ……………………………………………………………………………………………………………… …………37 Naprave LatticeECP3 …………………………………………………………………………………………………………………… …………………..37

© 2008-2021 Lattice Semiconductor Corp. Vse blagovne znamke Lattice, registrirane blagovne znamke, patenti in izjave o zavrnitvi odgovornosti so navedene na www.latticesemi.com/legal. Vse druge blagovne znamke ali imena izdelkov so blagovne znamke ali registrirane blagovne znamke njihovih imetnikov. Specifikacije in informacije v tem dokumentu se lahko spremenijo brez predhodnega obvestila.

2 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
Naprave LatticeXP2……………………………………………………………………………………………………………………………… ……….37 Naprave ECP5…………………………………………………………………………………………………………………… …………………………….37 Zgodovina revizij ……………………………………………………………………………………………… …………………………………………………38

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
Številke
Slika 4.1. Vmesnik najvišje ravni za jedro IP filtra FIR………………………………………………………………………………………….10 Slika 4.2. FIR filter neposredne oblike ……………………………………………………………………………………………………………………… .11 Slika 4.3. Simetrični koeficienti Izvedba FIR filtra …………………………………………………………………………………….11 Slika 4.4. Polifazni interpolator …………………………………………………………………………………………………………………….11 Slika 4.5 . Polifazni decimator ………………………………………………………………………………………………………………………….12 Slika 4.6. Funkcionalni blokovni diagram …………………………………………………………………………………………………………………12 Slika 4.7. Tap and Coefficient Memory Management za Sample FIR filter ……………………………………………………………..13 Slika 4.8. Enokanalni, enostopenjski FIR filter z zveznimi vhodi ……………………………………………………………….18 Slika 4.9. Enokanalni, enostopenjski FIR filter z vrzelmi v vhodu ………………………………………………………………………18 Slika 4.10. Signali faktorjev ……………………………………………………………………………………………………………………………18 Slika 4.11. Koeficient ponovnega obremenitve………………………………………………………………………………………………………………………..18 Slika 4.12. Večkanalni enostopenjski FIR filter (3 kanali) …………………………………………………………………………………19 Slika 4.13. Večkanalni (3 kanali) interpolator (faktor 3) ………………………………………………………………………..19 Slika 4.14. Večkanalni (3 kanali) decimator (faktor 3) …………………………………………………………………………..19 Slika 4.15. Večkanalni enostopenjski FIR filter (3 kanali) ………………………………………………………………………………20 Slika 4.16. Večkanalni (3 kanali) interpolator (faktor 3) …………………………………………………………………………..20 Slika 4.17. Večkanalni (3 kanali) decimator (faktor 3) …………………………………………………………………………..20 Slika 5.1. Zavihek Arhitektura jedrnega vmesnika IP filtra FIR …………………………………………………………………………………22 Slika 5.2. Zavihek V/I specifikacije jedrnega vmesnika IP filtra FIR …………………………………………………………………………..24 Slika 5.3. Zavihek Implementacija jedrnega vmesnika IP filtra FIR ……………………………………………………………………………26 Slika 6.1. Pogovorno okno IPexpress ……………………………………………………………………………………………………………………….. 27 Slika 6.2. Pogovorno okno za konfiguracijo ……………………………………………………………………………………………………………….28 Slika 6.3 . Pogovorno okno orodja Clarity Designer ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Zavihek kataloga Clarity Designer …………………………………………………………………………………………………………..28 Slika 6.4 . Pogovorno okno Fir Filter ………………………………………………………………………………………………………………………… .29 Slika 6.5. Konfiguracijski vmesnik IP…………………………………………………………………………………………………………………29 Slika 6.6. Struktura imenika, ustvarjena z jedrom IP filtra FIR…………………………………………………………………………………….30
Mize
Tabela 2.1. Jedro IP filtra FIR za naprave LatticeXP2 Hitra dejstva ………………………………………………………………………………….7 Tabela 2.2. Jedro IP filtra FIR za naprave LatticeECP3 Hitra dejstva ………………………………………………………………………………..7 Tabela 2.3. Jedro IP filtra FIR za naprave LatticeECP5 Hitra dejstva ……………………………………………………………………………..8 Tabela 4.1. Največji faktor množitvenega multipleksiranja za različne konfiguracije*…………………………………………………..15 Tabela 4.2. Definicije vrat najvišje ravni………………………………………………………………………………………………………………….16 Tabela 5.1. Specifikacije parametrov za jedro IP filtra FIR …………………………………………………………………………………..21 Tabela 5.2. Zavihek Arhitektura……………………………………………………………………………………………………………………………… .23 Tabela 5.3. Zavihek Specifikacija V/I ……………………………………………………………………………………………………………………… …25 Tabela 5.4. Zavihek Izvedba…………………………………………………………………………………………………………………………….26 Tabela 6.1. File Seznam ………………………………………………………………………………………………………………………………… …………31 Tabela A.1. Zmogljivost in uporaba virov (LatticeECP3)* ……………………………………………………………………………..37 Tabela A.2. Zmogljivost in uporaba virov (LatticeXP2)* ……………………………………………………………………………….37 Tabela A.3. Zmogljivost in uporaba virov (LFE5U)* ……………………………………………………………………………………..37

4 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Kratice v tem dokumentu

Seznam akronimov, uporabljenih v tem dokumentu.

akronim

Opredelitev

JELKA

Končni impulzni odziv

FPGA

Niz vrat, ki ga je mogoče programirati na terenu

LED

svetleča dioda

MLE

Motor strojnega učenja

SDHC

Secure Digital High Capacity

SDXC

Secure Digital eXtended Capacity

SPI

Serijski periferni vmesnik

VIP

Platforma video vmesnika

USB

Univerzalno serijsko vodilo

Nevro omrežje

Uporabniški priročnik FIR Filter IP Core

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
1. Uvod
Jedro IP filtra Lattice FIR (Finite Impulse Response) je široko nastavljiv, večkanalni FIR filter, implementiran z uporabo visoko zmogljivih blokov sysDSPTM, ki so na voljo v napravah Lattice. Poleg enostopenjskih filtrov jedro IP podpira tudi vrsto večfaznih decimacijskih in interpolacijskih filtrov. Kompromis med izkoriščenostjo in prepustnostjo je mogoče nadzorovati s podajanjem faktorja multipleksiranja množitelja, ki se uporablja za izvedbo filtra. Jedro FIR Filter IP podpira kar 256 kanalov, pri čemer ima vsak do 2048 pipov. Širina vhodnih podatkov, koeficientov in izhodnih podatkov je nastavljiva v širokem razponu. Jedro IP uporablja polno notranjo natančnost, hkrati pa omogoča spremenljivo natančnost izhoda z več možnostmi za nasičenost in zaokroževanje. Koeficiente filtra je mogoče določiti v času generiranja in/ali jih je mogoče ponovno naložiti med časom delovanja prek vhodnih vrat. Jedro IP filtra FIR je mogoče ustvariti tudi z uporabo modela Lattice FIR Filter Simulink®. Za informacije o toku Simulink glejte vadnico FPGA Design with ispLEVER.

6 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core

2. Hitra dejstva

Tabele 2.1 do 2.3 nudijo hitra dejstva o jedru IP filtra FIR za naprave LatticeXP2TM, LatticeECP3TM in LatticeECP5TM.

Tabela 2.1. Jedro IP filtra FIR za naprave LatticeXP2 Hitra dejstva

Konfiguracija FIR IP

1 kanali 64 pip
16 Množitelji

1 kanal 24 pip 6 množiteljev

1 kanal 48 pip 12 množiteljev

Temeljne zahteve Uporaba virov
Podpora za orodja za oblikovanje

Podprte družine FPGA Minimalna potrebna naprava Ciljna naprava LUTs sysMEM EBRs Registri DSP Slice Lattice Implementation Synthesis Simulation

LFXP2-5E
211 4
250 1

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241 4
272 1
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246 4
281 1

Tabela 2.2. Jedro IP filtra FIR za naprave LatticeECP3 Hitra dejstva

Temeljne zahteve Uporaba virov
Podpora za orodja za oblikovanje

Podprte družine FPGA Minimalna potrebna naprava Ciljna naprava LUTs sysMEM EBRs Registri MULT18X18 Lattice Implementation Synthesis Simulation

4 kanali 64 pip
1 Množitelj
866 32 2041 64

Konfiguracija FIR IP
1 kanal 32 pip 32 množiteljev
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212 2
199 4
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 kanal 32 pip 8 množiteljev
200 4
303 6

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core

Tabela 2.3. Jedro IP filtra FIR za naprave LatticeECP5 Hitra dejstva

Konfiguracija FIR IP

4 kanali 64 pip
1 Množitelj

1 kanal 32 pip 32 množiteljev

1 kanal 32 pip 8 množiteljev

Temeljne zahteve Uporaba virov
Podpora za orodja za oblikovanje

Podprte družine FPGA Minimalna potrebna naprava Ciljna naprava LUTs sysMEM EBRs Registri DSP Slice Lattice Implementation Synthesis Simulation

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Mrežasti diamant 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

ModelSim SE 10.2c

8 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
3. Lastnosti
· Spremenljivo število pipov do 2048 · Vhodne širine in koeficienti od 4 do 32 bitov · Večkanalna podpora za do 256 kanalov · Decimacijska in interpolacijska razmerja od 2 do 256 · Podpora za polpasovni filter · Nastavljiv paralelizem od popolnoma vzporednega v serijo · Podatki in koeficienti s predznakom ali brez predznaka · Optimizacija simetrije koeficientov in negativne simetrije · Podpora za koeficiente, ki jih je mogoče ponovno naložiti · Aritmetika s popolno natančnostjo · Izbira širine in natančnosti izpisa · Izbira prelivanja: ovijanje ali nasičenost · Izbira zaokroževanja: prirezovanje, zaokroževanje proti ničli , zaokroži stran od nič, zaokroži na najbližjo in konvergentno
zaokroževanje · Širina in natančnost, določena z zapisi s fiksno točko · Signali rokovanja za lažjo povezovanje

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
4. Funkcionalni opis
V tem poglavju je opisan funkcionalni opis jedra IP filtra FIR.
4.1. Diagram vmesnika
Diagram vmesnika najvišje ravni za jedro IP filtra FIR je prikazan na sliki 4.1.

Slika 4.1. Vmesnik najvišje ravni za FIR Filter IP Core
4.2. Arhitektura filtra FIR
Delovanje FIR filtra na podatkih samplahko opišemo kot operacijo vsote produktov. Za filter FIR z N-pipom je tokovni vhod sample in (N-1) prejšnji vnos sampdatoteke se pomnožijo z N koeficienti filtra in dobljeni N produkti seštejejo, da dobijo en izhod sample, kot je prikazano spodaj.
(1)
V zgornji enačbi je hn, n=0,1,…, N-1 impulzni odziv; xn, n=0,1,…, je vhod; in yn, n=0,1,…, je
izhod. Število elementov zakasnitve (N-1) predstavlja vrstni red filtra. Število vhodnih podatkov sampdatoteke (trenutne in prejšnje), uporabljene pri izračunu enega izhoda sample predstavlja število filtrskih pip (N).
4.2.1. Neposredna izvedba
V izvedbi neposredne oblike, prikazani na sliki 4.2, je vhod sampdatoteke bodo premaknjene v čakalno vrsto premikalnega registra in vsak premikalni register je povezan z množiteljem. Zmnožki množiteljev se seštejejo, da dobimo izhod s filtra FIRample.

10 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
Slika 4.2. FIR filter neposredne oblike
4.2.2. Simetrična izvedba
Impulzni odziv večine FIR filtrov je simetričen. To simetrijo je na splošno mogoče izkoristiti za zmanjšanje aritmetičnih zahtev in izdelavo površinsko učinkovitih realizacij filtrov. Za simetrične koeficiente je mogoče uporabiti samo polovico množiteljev v primerjavi s tistimi, ki se uporabljajo za podoben filter z nesimetričnimi koeficienti. Izvedba za simetrične koeficiente je prikazana na sliki 4.3.

Slika 4.3. Implementacija FIR filtra simetričnih koeficientov
4.2.3. Večfazni interpolacijski FIR filter
Možnost polifaznega interpolacijskega filtra implementira računsko učinkovit interpolacijski filter 1 proti P, prikazan spodaj, kjer je P celo število, večje od 1. Slika 4.4 prikazuje polifazni interpolator, kjer je vsaka veja označena kot polifazna.

Slika 4.4. Polifazni interpolator

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
V tej strukturi bodo vhodni podatki naloženi v vsako polifazo hkrati, izhodni podatki vsake polifaze pa bodo razloženi kot izhod sample FIR. Število polifaz je enako interpolacijskemu faktorju. Koeficienti so enakomerno dodeljeni vsem polifazam.
4.2.4. Večfazni decimacijski FIR filter
Možnost polifaznega zrezkovalnega filtra implementira računsko učinkovit zdekovalni filter P-na-1, prikazan na sliki 4.5, kjer je P celo število, večje od 1.

Slika 4.5. Polifazni decimator
V tej strukturi je vnos sample se zaporedno naloži v vsako od polifaz, pri čemer se naenkrat dovaja samo ena polifaza. Ko so vse polifaze naložene z asample se rezultat polifaz sešteje in razloži kot izhod filtra FIR. V tej shemi P vhod samples ustvari en izhod sample, kjer je P faktor decimacije.
4.2.5. Večkanalni FIR filtri
Zelo pogosto je videti FIR filtre, ki se uporabljajo v scenarijih večkanalne obdelave. Največja možna prepustnost implementacije filtra FIR je pogosto veliko višja od prepustnosti, potrebne za en kanal, ki se obdeluje. Za takšne aplikacije je zaželeno uporabiti iste vire na časovno multipleksiran način za realizacijo večkanalnih FIR filtrov. Razen v popolnoma vzporednih izvedbah, kjer je uporabljenih dovolj množiteljev za izvedbo vseh potrebnih izračunov v enem taktu, FIR filter uporablja neodvisne pomnilnike pipov in koeficientov za napajanje vsakega množitelja. Zato večkanalne izvedbe povzročijo nižjo porabo pomnilnika v primerjavi z večkratnimi primerki filtrov FIR. V primerih, ko vsi kanali uporabljajo isti nabor koeficientov, ima uporaba večkanalnega FIR filtra jasno prednosttage zahteva manjše pomnilnike koeficientov.

4.3. Podrobnosti izvedbe
Slika 4.6 prikazuje funkcionalni blokovni diagram jedra IP filtra FIR.

coeffin coeffwe coeffset

Koeficient pomnilnika

din

Vhodni registri

Tapnite Pomnilnik

Seštevalnik simetrije

Množilec Array

Drevo seštevalnika

Izhodna obdelava

dout

inpvalid ibstart ifactor dfactor
faktorset

Nadzorna logika
Slika 4.6. Funkcionalni blokovni diagram

neveljaven obstart rfi

12 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
Podatki in koeficienti so shranjeni v različnih pomnilnikih, ki so v zgornjem diagramu prikazani kot pomnilnik dotika in pomnilnik koeficientov. Seštevalnik simetrije se uporablja, če so koeficienti simetrični. Niz množiteljev vsebuje enega ali več množiteljev, odvisno od uporabniške specifikacije. Drevo seštevalnika izvaja vsoto produktov. Odvisno od konfiguracije je drevo seštevalnika ali njegov del implementirano znotraj blokov DSP. Blok za obdelavo izhoda izvaja zmanjšanje izhodne širine in nadzor natančnosti. Ta blok vsebuje logiko za podporo različnih vrst zaokroževanja in prelivanja. Blok z oznako Control Logic upravlja razporejanje podatkov in aritmetičnih operacij glede na vrsto filtra (interpolacija, decimacija ali večkanalni) in multipleksiranje množitelja.
Pomnilnik odvoda in koeficienta se upravljata različno za različne konfiguracije filtra FIR. Slika 4.7 prikazuje dodelitve pomnilnika za 16-kanalni simetrični FIR filter s 3 pipami in dvema množiteljema.

Slika 4.7. Tap and Coefficient Memory Management za Sample FIR filter
V diagramu sta dva pomnilnika in pomnilnik koeficientov za vsak množitelj. Globina vsakega pomnilnika je ceil(taps/2/multiplier) *channel, ki je v tem primeru 12ample, kjer operator ceil(x) vrne naslednje višje celo število, če je argument x ulomek.

4.4. Konfiguriranje jedra filtra FIR
4.4.1. Možnosti arhitekture
Možnosti za število kanalov, število pipov in vrsto filtra so neodvisne in neposredno določene v zavihku Arhitektura jedrnega vmesnika IP (za podrobnosti glejte Nastavitve parametrov). Če je potreben polifazni decimator ali interpolator, lahko faktor decimacije ali interpolacije določite neposredno v vmesniku. Faktor decimacije ali interpolacije je mogoče določiti tudi prek vhodnih vrat med delovanjem z izbiro ustrezne možnosti spremenljivke. Če je izbrana možnost spremenljivega faktorja zdesetkanja (ali spremenljivega interpolacijskega faktorja), se lahko faktor zdesetkanja (ali interpolacije) prek vhodnih vrat spremeni od dva do faktorja zdesetkanja (ali faktorja interpolacije).
4.4.1.1. Specifikacija koeficientov Koeficienti filtra so določeni s koeficienti file. Koeficienti file je besedilo file z enim koeficientom na vrstico. Če so koeficienti simetrični, mora biti potrjeno potrditveno polje Simetrični koeficienti, tako da jedro IP uporablja seštevalnike simetrije za zmanjšanje števila uporabljenih množiteljev. Če je polje Simetrični koeficienti potrjeno, se iz koeficienta prebere le polovica koeficientov file. Za filter simetričnih koeficientov n-pipa je število

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
koeficientov, prebranih iz koeficientov file je enako ceil(n/2). Pri večkanalnih filtrih so najprej določeni koeficienti za kanal 0, sledijo koeficienti za kanal 1 in tako naprej. Za večkanalne filtre obstaja možnost, da določite, ali so koeficienti različni za vsak kanal ali enaki (skupni) za vse kanale. Če so koeficienti skupni, je treba v koeficientih določiti samo en niz koeficientov file. Vrednosti koeficientov v file je lahko v katerem koli korenu (decimalnem, šestnajstiškem ali dvojiškem), ki ga izbere uporabnik. Unarni negativni operator se uporablja samo, če so koeficienti podani v decimalnem radiksu. Za šestnajstiške in binarne korene morajo biti števila predstavljena v obliki dvojnega komplementa. Bivšaample koeficientov file v decimalni obliki za 11-odvodni, 16-bitni nabor koeficientov je podan spodaj. V tem bivšemample je binarna točka koeficientov 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 An example koeficientov file v obliki plavajoče vejice za zgornji primer, ko je položaj binarne točke koeficientov 8, je podan spodaj. Koeficienti bodo kvantizirani, da bodo v skladu z ulomki 16.8, kjer je 16 polna širina koeficientov, 8 pa širina ulomka. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 Če je potrditveno polje Reloadable Coefficients označeno, se lahko koeficienti med delovanjem jedra ponovno naložijo v FIR filter. Pri tej možnosti je treba pred delovanjem filtra naložiti želene koeficiente. Koeficiente je treba naložiti v določenem vrstnem redu, ki ga določa program, ki je priložen jedru IP. Jedro IP lahko po želji izvede preurejanje interno, čeprav z uporabo več virov. Če želite to možnost, lahko označite potrditveno polje Reorder Coefficients Inside. S to možnostjo je mogoče koeficiente naložiti v običajnem zaporednem vrstnem redu do jedra.
4.4.1.2. Faktor pomnoževanja množitelja Prepustnost in uporabo virov je mogoče nadzirati z dodelitvijo ustrezne vrednosti parametru faktorja pomnoževanja pomnoževalnika. Popolno vzporedno delovanje (en izhodni podatek na takt) je mogoče doseči z nastavitvijo faktorja multipleksiranja množitelja na 1. Če je faktor multipleksiranja množitelja nastavljen na največjo vrednost, prikazano v vmesniku, je podprto polno serijsko delovanje in traja do n ure za izračun enega izhodnega podatka sample, kjer je n število odcepov za nesimetrični filter FIR in polovica števila odcepov za simetrični filter FIR. Največja vrednost faktorja multipleksiranja množitelja za različne konfiguracije FIR filtra z n odcepi je podana v tabeli 4.1.

14 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core

Tabela 4.1. Največji faktor množitvenega multipleksiranja za različne konfiguracije*

Vrsta FIR Nesimetrični Simetrični polpasovni

Enostopenjski n strop(n/2) nadstropje((n+1)/4)+1

Interpolator s faktorjem=i Ceil(n/i) Ceil(n/2i) floor((n+1)/4)

*Opomba: Operatersko nadstropje (x) vrne naslednje nižje celo število, če je x delna vrednost.

Decimator s faktorjem Ceil(n/d) Ceil(n/2d) floor((n+1)/8)+1

4.4.2. Možnosti specifikacij V/I
Kontrolniki na zavihku vmesnika Specifikacije V/I se uporabljajo za definiranje različnih širin in metod natančnosti v podatkovni poti. Širino in položaje binarnih točk vhodnih podatkov in koeficientov je mogoče določiti neodvisno. Glede na širino vhodnih podatkov, širino koeficienta in število pipov se samodejno določita polna natančna izhodna širina in prava lokacija izhodne binarne točke. Izhod s polno natančnostjo se pretvori v uporabniško določeno izhodno širino tako, da se izpusti nekaj najmanj pomembnih (LS) in nekaj najpomembnejših (MS) bitov ter izvede podano obdelavo zaokroževanja in prelivanja. Izhod je določen z izhodno širino in parametrom položaja izhodne binarne točke.
4.4.2.1. Zaokroževanje
Za zaokroževanje je podprtih naslednjih pet možnosti: · Brez Zavrže vse bite desno od najmanj pomembnega bita izhoda in pusti izpis nepopravljen. · Zaokroževanje navzgor Zaokroži na najbližje bolj pozitivno število. · Zaokroževanje stran od nič Zaokroži stran od nič, če je ulomek natanko polovica. · Zaokroževanje proti nič Zaokroži proti nič, če je ulomek natanko polovica. · Konvergentno zaokroževanje Zaokroži na najbližjo sodo vrednost, če je ulomek natanko polovica.

4.4.3. Možnosti izvedbe
4.4.3.1. Vrsta pomnilnika
Jedro IP filtra FIR uporablja pomnilnike za shranjevanje podatkov zakasnitve, koeficientov in za nekatere konfiguracije vhodnih ali izhodnih podatkov. Število uporabljenih pomnilniških enot je odvisno od več parametrov, vključno s širino podatkov, številom pipov, vrsto filtra, številom kanalov in koeficientom simetrije. V večini primerov vsak množitelj zahteva eno pomnilniško enoto podatkov in eno pomnilniško enoto koeficientov. Interpolacijski ali decimacijski filtri lahko dodatno uporabljajo vhodne ali izhodne medpomnilnike. Možnost vmesnika vrste pomnilnika lahko uporabite za določitev, ali se za shranjevanje podatkov, koeficientov, vhodnih in izhodnih podatkov uporablja EBR ali porazdeljeni pomnilnik. Možnost, imenovana Auto, to izbiro prepušča orodju za ustvarjanje IP-jev, ki uporablja EBR, če je pomnilnik globlji od 128 lokacij, drugače pa porazdeljeni pomnilnik.

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core

4.5. Opisi signalov
Opis vhodno/izhodnih (I/O) vrat za jedro IP filtra FIR je podan v tabeli 4.2.

Tabela 4.2. Definicije vrat najvišje ravni

Pristanišče

Biti

Splošni V / I

clk

rstn

din

Širina vnosa podatkov

neveljaven

dout neveljaven
rfi

Izhodna širina 1
1

Ko je izbrana možnost Reloadable coefficients

coeffin

Opombe 1*

coeffwe

I/O

Opis

Sistemska ura za podatkovne in krmilne vhode in izhode.

Sistemski asinhroni aktivni nizki ponastavitveni signal.

Vhodni podatki.

Vnesite veljaven signal. Vhodni podatki se berejo le, ko

inpvalid je visok.

Izhodni podatki.

Kvalifikator izhodnih podatkov. Izhodni podatki dout so veljavni le, če

ta signal je visok.

Pripravljeno za vnos. Ko je ta izhod visok, pomeni, da IP

jedro je pripravljeno za sprejem naslednjih vhodnih podatkov. Veljavni podatki lahko

uporabiti pri din le, če je bil rfi visok med prejšnjo uro

cikel.

Vnos koeficientov. Koeficiente je treba naložiti

skozi ta vrata v določenem vrstnem redu. Glejte razdelek

Povezovanje z jedrom IP filtra FIR za podrobnosti.

Ko je potrjena, bo vrednost na koefinu vodila zapisana

pomnilniki koeficientov.

coeffset

Ta vnos se uporablja za signaliziranje filtru, naj uporabi nedavno

naložen nabor koeficientov. Ta signal mora biti visoko impulzen za

en takt po nalaganju celotnega niza koeficientov

z uporabo coeffin in coeffwe.

Ko je število kanalov večje od 1

ibstart

Začetek vhodnega bloka. Za večkanalne konfiguracije ta vhod

identificira kanal 0 vhoda.

obstart

Začetek izhodnega bloka. Za večkanalne konfiguracije to

izhod identificira kanal 0.

Ko je označen Spremenljivi faktor interpolacije ali Spremenljivi faktor decimacije

ifactor

ceil(Log2(Interpolacija

Vrednost interpolacijskega faktorja

faktor+1))

dfaktor

ceil(Log2(decimalni faktor+1))

Vrednost faktorja decimacije

faktorset

Nastavi faktor interpolacije ali faktor decimacije.

Izbirni V/I

Omogoči uro. Medtem ko je ta signal odstranjen, jedro bo

ignoriraj vse druge sinhrone vhode in ohrani svoj tok

stanje

Sinhronska ponastavitev. Ko je uveljavljen za vsaj eno uro

ciklu se vsi registri v jedru IP inicializirajo za ponastavitev

stanje.

Opombe: 1. Širina za tip s predznakom in simetrično interpolacijo je širina koeficientov +1. 2. Širina za nepredznačeno in simetrično interpolacijo je širina koeficientov +2. 3. Širina za vse druge primere je širina koeficientov.

16 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core

4.6. Povezovanje z jedrom IP filtra FIR
4.6.1. Podatkovni vmesnik
Podatki se dovajajo v jedro prek din in iz jedra skozi dout.

4.6.2. Več kanalov
Za večkanalne izvedbe sta v jedru IP na voljo dve vrati, ibstart in obstart, za sinhronizacijo številk kanalov. Vhodni ibstart se uporablja za identifikacijo podatkov kanala 0, uporabljenih na vhodih. Izhodna obstart gre visoko hkrati z izhodnimi podatki kanala 0.

4.6.3. Spremenljivi interpolacijski/decimalni faktor
Ko je faktor interpolacije (ali decimacije) spremenljiv, se vrata ifactor (ali dfactor) in factorset dodajo jedru IP. Faktor interpolacije (ali decimacije), ki se uporablja na port ifactor (ali dfactor), je nastavljen, ko je niz faktorjev stroboskopskega signala visok. Ko se faktor interpolacije (ali decimacije) spremeni, je izhodni rfi za nekaj ciklov nizek. Ko spet postane visoko, filter deluje kot interpolacijski (ali zdesetkovalni) filter, ki ustreza novi vrednosti faktorja.

4.6.4. Koeficienti za ponovno nalaganje
Ko izberete Reloadable Coefficients, se dve dodani vrati, coeffin in coeffwe, uporabita za ponovno nalaganje koeficientov. Vse koeficiente je treba naložiti v enem paketu, pri tem pa ohraniti koeficient signala visok med celotnim trajanjem nalaganja. Ko so vsi koeficienti naloženi, mora biti koeficient vhodnega signala visok za en takt, da novi koeficienti začnejo veljati.
Obstajata dva načina, na katera je mogoče uporabiti koeficiente za ponovno nalaganje pomnilnika koeficientov, kot določa parameter Reorder Coefficients Inside.
Ko možnost Reorder Coefficients Inside ni izbrana, je treba koeficiente uporabiti v določenem zaporedju za ponovno nalaganje pomnilnika koeficientov. Neobdelani koeficienti, kot je določeno v koeficientih file, lahko pretvorite v zaporedje, ki ga je mogoče ponovno naložiti, z uporabo programa za generiranje koeficientov coeff_gen.exe (za Windows), ki je na voljo v mapi gui v namestitvenem imeniku IP (npr.ample v mapi C:LatticeCorefir_core_v6.0gui). Imena programa za generiranje koeficientov za UNIX in Linux sta coeff_gen_s oziroma coeff_gen_l. Za Windows se program prikliče na naslednji način:
coeff_gen.exefile_ime>.lpc
Opomba: Če je v lpc file, vrednost parametra varcoeff= je Da, pred ustvarjanjem ROM-a jo spremenite v Ne files ročno.
Ta ukaz pretvori koeficiente v vhodu file, kot se nanaša na koeffile= parameter v lpc file, na zaporedje koeficientov, ki jih je mogoče naložiti file imenovan coeff.mem. Upoštevajte, da izhod file lahko vsebuje več koeficientov, kot jih je bilo prvotno zaradi vstavljenih ničelnih koeficientov. Vsi koeficienti v izhodu file, vključno z ničlami, je treba uporabiti zaporedno skozi odprtino koefina. Če želite pridobiti zaporedje uporabe koeficientov, uredite vnosne koeficiente file z zaporednimi številkami (npr. 1,2) in IP bo zagnal file samodejno. V načinu koeficientov, ki jih je mogoče ponovno naložiti, jedro ne bo pripravljeno za delovanje (izhod RFI ne bo visok), dokler se koeficienti ne naložijo in koeficient ni potrjeno visok.
Ko je izbran parameter Reorder Coefficients Inside, bodo koeficienti preurejeni znotraj jedra IP, ne da bi bilo potrebno ročno preurejanje, opisano prej. S to možnostjo je jedru IP dodana logika preurejanja in uporabnik lahko uporabi koeficiente v običajnem zaporedju.
Če je v tem načinu izbran parameter Symmetric Coefficients, bo uporabljena samo polovica navedenih koeficientov. Na primerample, če je neobdelano vhodno zaporedje koeficientov: 1 2 3 4 5 6 5 4 3 2 1, bodo uporabljeni koeficienti 1 2 3 4 5 6.
Podobno, če je izbran Half Band, bodo vsi vhodni koeficienti na sodih lokacijah, razen zadnjega, zavrženi. Na primerample, če je neobdelano vhodno zaporedje koeficientov: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1, bodo uporabljeni koeficienti 1 2 3 4 5 6.
Opomba: Če je parameter varcoeff= v lpc file je nastavljen na Da, pred ustvarjanjem novih koeficientov ga spremenite v Ne file.

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
4.7. Specifikacije časa
Časovni diagrami za jedro IP filtra FIR so podani na slikah 4.8 do 4.17. Upoštevajte, da obstajajo različne časovne specifikacije za nekatere aplikacije filtra FIR, ki uporabljajo naprave Lattice XP2/ECP3/ECP5. Slike od 4.8 do 4.11 veljajo za vse aplikacije FIR.
4.7.1. Specifikacije časa, ki veljajo za vse naprave
Slika 4.8. Enokanalni, enostopenjski FIR filter z zveznimi vhodi

Slika 4.9. Enokanalni, enostopenjski FIR filter z vrzelmi v vhodu Slika 4.10. Factorset Signali
Slika 4.11. Koeficient ponovnega polnjenja

18 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
4.7.2. Specifikacije časa, ki veljajo za implementacije LatticeXP2, LatticeECP3 in LatticeECP5
Poleg prejšnjih slik veljajo slike od 4.12 do 4.14 pri uporabi naprav LatticeXP2, LatticeECP3 in LatticeECP5: negativna simetrija, polovični pas, interpolacija faktorske spremenljivke in zdesetkovanje ter aplikacije, ki uporabljajo množitelje 36×36.
Slika 4.12. Večkanalni enostopenjski FIR filter (3 kanali)

Slika 4.13. Večkanalni (3 kanali) interpolator (faktor 3)

Slika 4.14. Večkanalni (3 kanali) Decimator (faktor 3)

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
4.7.3. Specifikacije časovnega razporeda, ki veljajo za izvedbe LatticeECP3 in LatticeECP5
Kot je navedeno prej, se slike od 4.15 do 4.17 nanašajo na vse naprave LatticeECP3 in Lattice ECP5, razen tistih, ki so posebej navedene v prejšnjem razdelku.

Slika 4.15. Večkanalni enostopenjski FIR filter (3 kanali)

Slika 4.16. Večkanalni (3 kanali) interpolator (faktor 3)

Slika 4.17. Večkanalni (3 kanali) Decimator (faktor 3)

20 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core

5. Nastavitve parametrov

Orodja IPexpress in Clarity Designer se uporabljajo za ustvarjanje IP in arhitekturnih modulov v programski opremi Diamond. O tem, kako ustvariti IP, se lahko obrnete na razdelek o ustvarjanju in ocenjevanju jedra IP.
Tabela 5.1 podaja seznam uporabniško nastavljivih parametrov za jedro IP filtra FIR. Nastavitve parametrov so podane z vmesnikom FIR Filter IP core Configuration v IPexpress ali Clarity Designer. Številne možnosti osnovnih parametrov IP filtra FIR so razdeljene na več zavihkov vmesnika, kot je opisano v tem poglavju.

Tabela 5.1. Specifikacije parametrov za jedro IP filtra FIR

Parameter

Razpon

Specifikacije filtra

Število kanalov

1 do 256

Število pip

1 do 2048

Vrsta filtra

{Enotna stopnja, Interpolator, Decimator}

Interpolacijski faktor

2 do 256

Spremenljivi interpolacijski faktor

{Da, Ne}

Decimalni faktor

2 do 256

Spremenljiv faktor decimacije

{Da, Ne}

Specifikacije koeficientov

Koeficienti za ponovno nalaganje

{Da, Ne}

Preuredite koeficiente znotraj

{Da, Ne}

nastavljeni koeficienti

{Pogosta, ena na kanal}

Simetrični koeficienti

{Da, Ne}

Negativna simetrija

{Da, Ne}

Pol benda

{Da, Ne}

Koeficient radix

{Plavajoča vejica, decimalna, šestnajstiška, dvojiška}

Koeficienti file

Vnesite ali prebrskajte

Napredne možnosti

Multiplikator Multipleksni faktor

Opomba 1, Opomba 2

Število blokov SysDSP v vrsti

5 – Opomba 3

V/I specifikacije

Vrsta vhodnega podatka

{Podpisano, Nepodpisano}

Širina vnosa podatkov

4 do 32

Položaj binarne točke vhodnih podatkov

-2 za širino vhodnih podatkov + 2

Vrsta koeficientov

{Podpisano, Nepodpisano}

Širina koeficientov

4 do 32

Položaj binarne točke koeficientov

-2 do širine koeficientov + 2

Izhodna širina

4 do največje izhodne širine

Izhodni položaj binarne točke

(4+položaj binarne točke vhodnih podatkov + položaj binarne točke koeficienta Največja izhodna širina) do (Širina izhoda + binarni vhodni podatki
položaj točke + koeficient binarnega položaja točke – 4)

Natančna kontrola

Prelivno zaokroževanje

{Saturation, Wrap-around}
{Brez, zaokroževanje navzgor, zaokroževanje stran od nič, zaokroževanje proti ničli, konvergentno zaokroževanje}

Privzeto
4 64 Enostopenjska 2 Ne 2 Št
Da Ne Skupno Ne Ne Ne Decimalno –
Opomba 2 Opomba 3
Podpisano 16 0
Podpisano 16 0 38 0
Nasičenost Brez

Vrsta pomnilnika Vrsta podatkovnega pomnilnika Vrsta pomnilnika koeficienta Vrsta vhodnega medpomnilnika

{EBR, porazdeljeno, samodejno}

EBR

{EBR, porazdeljeno, samodejno}

EBR

{EBR, porazdeljeno, samodejno}

EBR

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core

Parameter

Razpon

Privzeto

Vrsta izhodnega medpomnilnika

{EBR, porazdeljeno, samodejno}

EBR

Optimizacija

{Območje, hitrost}

{Območje}

Izbirna vrata

{Da, Ne}

št

{Da, Ne}

št

Možnosti sinteze

Frekvenčna omejitev

1 400

300

Opombe:

1. Faktor multipleksiranja množitelja je omejen s številom blokov DSP v napravi (A) in dejanskim številom blokov DSP a

potrebe oblikovanja (B). Ko je A>B, je faktor multipleksiranja množitelja nastavljen na 1; sicer bo vrednost večja od 1.

2. Za podrobnosti glejte Multiplier Multiplexing Factor. 3. Največje število blokov DSP, ki so na voljo v vrsti v izbrani napravi.

Privzete vrednosti, prikazane na naslednjih straneh, so tiste, ki se uporabljajo za referenčno zasnovo filtra FIR. Možnosti jedra IP za vsak zavihek so podrobneje obravnavane.

5.1. Zavihek Arhitektura
Slika 5.1 prikazuje vsebino zavihka Arhitektura.

Slika 5.1. Zavihek Arhitektura jedrnega vmesnika IP filtra FIR

22 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Tabela 5.2. Element vmesnika zavihka Arhitektura
Število kanalov Število pipov Vrsta filtra Interpolacijski faktor Spremenljivi interpolacijski faktor Faktor decimacije Spremenljivi faktor decimacije Koeficienti za ponovno nalaganje Koeficienti preurejanja znotraj
Koeficienti nastavite simetrične koeficiente
Polpas negativne simetrije
Koeficient Radix

Uporabniški priročnik FIR Filter IP Core
Opis
Ta možnost omogoča uporabniku, da določi število kanalov.
Ta možnost omogoča uporabniku, da določi število dotikov.
Ta možnost omogoča uporabniku, da določi, ali je filter enostopenjski, interpolator ali decimator.
Ta možnost omogoča uporabniku, da določi vrednost fiksnega interpolacijskega faktorja. Ko je tip FIR interpolacija, mora biti vrednost od 2 do 256. V nasprotnem primeru bo samodejno nastavljena na 1.
Ta možnost omogoča uporabniku, da določi, ali je faktor interpolacije fiksen v času generiranja IP ali spremenljiv med časom izvajanja. Če je to potrjeno, se interpolacijski faktor nastavi prek ifactorja vhodnih vrat, ko je factorset visok. Ta možnost omogoča uporabniku, da določi vrednost fiksnega faktorja decimacije. Ko je vrsta FIR decimacija, mora biti vrednost od 2 do 256. V nasprotnem primeru bo samodejno nastavljena na 1.
Ta možnost omogoča uporabniku, da določi, ali je faktor decimacije fiksen v času generiranja IP ali spremenljiv med časom izvajanja. Če je to označeno, se faktor decimacije nastavi prek dfactor vhodnih vrat, ko je factorset visok. Ta možnost omogoča uporabniku, da določi, ali so koeficienti fiksni ali jih je mogoče znova naložiti. Če je označeno, se koeficienti lahko ponovno naložijo med delovanjem jedra z uporabo coeffina vhodnih vrat.
Ko je koeficiente mogoče ponovno naložiti, jih je treba vnesti v določenem vrstnem redu. Prerazporeditev lahko izvedete s programom, ki je priložen jedru IP. Vendar pa jedro omogoča tudi izbirno preurejanje strojne opreme na račun dodatnih virov strojne opreme. Če izberete to možnost, lahko koeficiente vnesete v običajnem zaporedju do jedra in jedro bo po potrebi interno preuredilo rob. Ta možnost ni na voljo, če je vrsta filtra interpolator in so omogočeni simetrični koeficienti.
Ta možnost omogoča uporabniku, da določi, ali se isti niz koeficientov uporablja za vse kanale ali pa se za vsak kanal uporablja neodvisen niz koeficientov.
Ta možnost omogoča uporabniku, da določi, ali so koeficienti simetrični. Če je to označeno, se iz inicializacije prebere samo polovica števila koeficientov (če je število dotikov liho, se polovična vrednost zaokroži na naslednje višje celo število). file.
Če je to označeno, velja, da so koeficienti negativno simetrični. To pomeni, da je druga polovica koeficientov enaka negativu ustreznih koeficientov prve polovice.
Ta možnost omogoča uporabniku, da določi, ali je realiziran polpasovni filter. Če je to označeno, se iz inicializacije prebere samo polovica števila koeficientov (če je število dotikov liho, se polovična vrednost zaokroži na naslednje višje celo število). file.
Ta možnost omogoča uporabniku, da določi radiks za koeficiente v koeficientih file. Za decimalni radiks imajo negativne vrednosti pred unarni znak minus. Za heksadecimalne (Hex) in binarne korene morajo biti negativne vrednosti zapisane v obliki komplementa 2 z uporabo natanko toliko števk, kot jih določa parameter širine koeficientov. Koeficienti s plavajočo vejico so določeni v obrazcu . , kjer števke 'n' označujejo celo število, števke 'd' pa decimalni del. Vrednosti koeficientov s plavajočo vejico morajo biti skladne s parametroma širine koeficientov in položaja binarne točke koeficientov. Na primerample, če . je 8.4 in vrsta koeficientov je brez predznaka, vrednost koeficientov mora biti med 0 in 11111111.1111 (255.9375).

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
Koeficienti elementov vmesnika File
Multiplikator Multipleksni faktor
Število blokov sysDSP v vrsti

Opis
Ta možnost omogoča uporabniku, da določi ime in lokacijo koeficientov file. Če koeficientov file ni podano, se filter inicializira s privzeto nastavljenim koeficientom.
Ta možnost omogoča uporabniku, da določi faktor multipleksiranja množitelja. Ta parameter mora biti nastavljen na 1 za polne vzporedne aplikacije in na največjo vrednost, podprto v vmesniku za polne serije aplikacij.
Ta parameter omogoča uporabniku, da določi največje število množiteljev DSP, ki naj se uporabijo v vrstici DSP za doseganje optimalne zmogljivosti. Na primerample, če ima ciljna naprava 20 množiteljev v vrstici DSP in načrt zahteva 22 množiteljev, lahko uporabnik izbere uporabo vseh 20 množiteljev v eni vrstici in dva množitelja v drugi vrstici ali manj kot 20 množiteljev v vsaki vrstici (npr. 8 ), kar lahko prinese boljšo učinkovitost. V enem primeru FIR se lahko uporabijo množitelji, razporejeni po največ treh vrsticah DSP. Ta parameter je veljaven samo v napravah LatticeECP3 in ECP5.

5.2. Zavihek Specifikacije V/I
Slika 5.2 prikazuje vsebino zavihka I/O Specification.

Slika 5.2. Zavihek V/I specifikacije jedrnega vmesnika IP filtra FIR

24 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Tabela 5.3. Zavihek I/O Specification Element vmesnika
Vrsta vhodnih podatkov Širina vhodnih podatkov Vhodni podatki Koeficienti položaja binarne točke Tip Koeficienti Koeficienti širine Binarni položaj točke Izhodna širina
Izhodne binarne točke
Preliv
Zaokroževanje

Uporabniški priročnik FIR Filter IP Core
Opis
Ta možnost omogoča uporabniku, da določi tip vhodnih podatkov kot podpisan ali nepodpisan. Ta možnost omogoča uporabniku, da določi vhodne podatke twwiod'tsh.complement number.
Ta možnost omogoča uporabniku, da določi lokacijo binarne točke v vhodnih podatkih. Ta številka določa bitni položaj binarne točke iz LSB vhodnih podatkov. Če je število nič, je točka takoj za LSB, če je pozitivno, je levo od LSB, če je negativno, pa desno od LSB.
Ta možnost omogoča uporabniku, da določi vrsto koeficientov kot predznačene ali nepredznačene. Če je tip predznačen, se podatki o koeficientu interpretirajo kot komplement 2. Ta možnost omogoča uporabniku, da določi širino koeficientov. Ta možnost omogoča uporabniku, da določi lokacijo binarne točke v koeficientih. To število določa bitni položaj binarne točke iz LSB koeficientov. Če je število nič, je točka takoj za LSB; če je pozitiven, je levo od LSB in če je negativen, je desno od LSB.
Ta možnost omogoča uporabniku, da določi širino izhodnih podatkov. Največja izhodna širina s polno natančnostjo je določena z največjo izhodno širino = širino vhodnih podatkov + širino koeficientov + zgornjo mejo (Log2(število pipov/faktor interpolacije)). Izhod jedra je običajno del izhoda s polno natančnostjo, ki je enak izhodni širini in ekstrahiran na podlagi različnih parametrov položaja binarne točke. Format za notranji izhod s polno natančnostjo je prikazan kot statično besedilo poleg kontrolnika širine izhoda v vmesniku. Format je prikazan kot WF, kjer je W izhodna širina s polno natančnostjo, F pa lokacija binarne točke od LSB izhoda s polno natančnostjo, šteto na levo. Na primerample, če je WF 16.4, bo izhodna vrednost yyyyyyyyyyyy.yyyy v binarnem korenu. Na primerample, 110010010010.0101.
Ta možnost omogoča uporabniku, da določi bitni položaj binarne točke iz LSB dejanskega jedrnega izhoda. Če je število nič, je točka takoj za LSB, če je pozitivno, je levo od LSB, če je negativno, pa desno od LSB. Ta številka skupaj s parametrom Izhodna širina določa, kako se dejanski osnovni izhod izloči iz pravega izhoda s polno natančnostjo. Parametra nadzora natančnosti Overflow in Rounding se uporabita, kadar so MSB-ji in LSB-ji zavrženi iz izpisa prave polne natančnosti.
Ta možnost omogoča uporabniku, da določi, kakšen nadzor prelivanja naj uporabi. Ta parameter je na voljo vedno, ko je treba nekaj MSB-jev odstraniti iz pravega izhoda. Če je izbrana Nasičenost, je izhodna vrednost obrezana na najvišjo vrednost, če je pozitivna, ali na najmanjšo, če je negativna, medtem ko se MSB-ji zavržejo. Če je izbira Wrap-round, se MSB-ji preprosto zavržejo brez kakršnih koli popravkov.
Ta možnost omogoča uporabniku, da določi metodo zaokroževanja, ko je treba enega ali več LSB-jev izpustiti iz pravega izhoda.

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
5.3. Izvedba Tab
Slika 5.3 prikazuje vsebino zavihka Implementacija.

Slika 5.3. Zavihek Implementacija jedrnega vmesnika IP filtra FIR

Tabela 5.4. Zavihek Implementacija Element vmesnika
Vrsta pomnilnika podatkov
Vrsta pomnilnika koeficienta
Vrsta vhodnega medpomnilnika Vrsta izhodnega medpomnilnika Sinhronska ponastavitev (sr) Omogočanje ure (ce)
Možnosti sinteze optimizacije

Opis
Ta možnost omogoča uporabniku, da določi vrsto pomnilnika, ki se uporablja za shranjevanje podatkov. Če je izbrana EBR, se za shranjevanje podatkov uporabljajo pomnilniki Lattice Embedded Block RAM. Če je izbira Distributed, se za shranjevanje podatkov uporabljajo porazdeljeni pomnilniki, ki temeljijo na iskalni tabeli. Če je izbrana možnost »Samodejno«, se pomnilniki EBR uporabljajo za velikosti pomnilnika, ki so globlji od 128 lokacij, porazdeljeni pomnilniki pa se uporabljajo za vse druge pomnilnike. Če je tip predznačen, se podatki interpretirajo kot komplement dvojke.
Ta možnost omogoča uporabniku, da določi vrsto pomnilnika, ki se uporablja za shranjevanje koeficientov. Če izberete EBR, se za shranjevanje koeficientov uporabljajo pomnilniki EBR. Če je izbrana možnost Distributed, se za shranjevanje koeficientov uporabljajo porazdeljeni pomnilniki. Če je izbrana možnost Samodejno, se pomnilniki EBR uporabljajo za velikosti pomnilnika, ki so globlji od 128 lokacij, porazdeljeni pomnilniki pa se uporabljajo za vse druge pomnilnike.
Ta možnost omogoča uporabniku, da določi vrsto pomnilnika za vhodni medpomnilnik. Ta možnost omogoča uporabniku, da določi vrsto pomnilnika za izhodni medpomnilnik.
Ta možnost omogoča uporabniku, da določi, ali so v IP-ju potrebna vrata za sinhrono ponastavitev. Signal sinhrone ponastavitve ponastavi vse registre v jedru IP filtra FIR.
Ta možnost omogoča uporabniku, da določi, ali so v IP-ju potrebna vrata za omogočanje ure. Nadzor omogočanja ure lahko uporabite za varčevanje z energijo, ko jedro ni v uporabi. Uporaba vrat za omogočanje ure poveča izkoriščenost virov in lahko vpliva na zmogljivost zaradi povečane prezasedenosti usmerjanja.
Ta možnost določa način optimizacije. Če je izbrana možnost Area, je jedro optimizirano za manjšo porabo virov. Če izberete Hitrost, je jedro optimizirano za večjo zmogljivost, vendar z nekoliko večjo porabo virov.
Lattice LSE ali Synplify Pro

26 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
6. Generiranje in vrednotenje jedra IP
V tem poglavju so informacije o tem, kako ustvariti jedro IP filtra Lattice FIR Filter z orodjem IPexpress programske opreme ispLEVER, ki je vključeno v programsko opremo Diamond ali ispLEVER, in kako vključiti jedro v zasnovo najvišje ravni.
6.1. Licenciranje jedra IP
Potrebna je licenca, specifična za jedro IP in napravo, da se omogoči popolna in neomejena uporaba jedra IP filtra FIR v popolni zasnovi najvišje ravni. Navodila za pridobitev licenc za jedra IP Lattice so podana na: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm. Uporabniki lahko prenesejo in ustvarijo jedro FIR Filter IP in v celoti ocenijo jedro prek funkcij simulacija in izvedba (sinteza, zemljevid, kraj in trasa) brez licence IP. IP jedro FIR Filter podpira tudi zmožnost vrednotenja strojne opreme IP podjetja Lattice, kar omogoča ustvarjanje različic jedra IP, ki delujejo v strojni opremi omejen čas (približno štiri ure) brez potrebe po licenci IP. Glejte za nadaljnje podrobnosti. Vendar je potrebna licenca za omogočanje časovne simulacije, za odpiranje zasnove v orodju Diamond ali ispLEVER EPIC in za generiranje bitnih tokov, ki ne vključujejo omejitve časovne omejitve ocene strojne opreme.
6.2. Kako začeti
IP jedro FIR Filter je na voljo za prenos s strežnika IP Lattice z uporabo IPexpress ali orodja Clarity Designer. IP filese samodejno namestijo s tehnologijo ispUPDATE v kateri koli imenik, ki ga določi stranka. Ko je jedro IP nameščeno, bo jedro IP na voljo v vmesniku IPexpress ali orodju Clarity Designer. Pogovorno okno vmesnika orodja IPexpress za jedro IP filtra FIR je prikazano na sliki 6.1. Če želite ustvariti specifično konfiguracijo jedra IP, uporabnik določi: · Pot projekta Pot do imenika, kjer je ustvarjeni IP files bo lociran. · File Ime Oznaka uporabniškega imena, dodeljena ustvarjenemu jedru IP in ustreznim mapam ter files. · (Diamantni) izhodni modul Verilog ali VHDL. · Družina naprav Družina naprav, na katero naj bo ciljan IP (kot so LatticeXP2, LatticeECP3 in drugi). Samo
navedene so družine, ki podpirajo določeno jedro IP. · Ime dela Specifični ciljni del znotraj izbrane družine naprav.

Slika 6.1. Pogovorno okno IPexpress

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
Upoštevajte, da če se orodje IPexpress pokliče iz obstoječega projekta, so pot projekta, izhod modula, družina naprav in ime dela privzeto nastavljeni na navedene parametre projekta. Za nadaljnje informacije glejte spletno pomoč orodja IPexpress. Če želite ustvariti konfiguracijo po meri, uporabnik klikne gumb Prilagodi v pogovornem oknu orodja IPexpress, da prikaže vmesnik FIR Filter IP core Configuration, kot je prikazano na sliki 6.2. V tem pogovornem oknu lahko uporabnik izbere možnosti parametrov IP, specifične za njihovo aplikacijo. Glejte Nastavitve parametrov za več informacij o FIR Filer Nastavitve jedrnih parametrov IP.

Slika 6.2. Konfiguracijsko pogovorno okno
Pogovorno okno vmesnika orodja Clarity Designer za jedro IP filtra FIR je prikazano na sliki 6.3. · Ustvari nov dizajn Clarity Design Izberite, da ustvarite nov projektni imenik Clarity Design, v katerem bo jedro FIR IP
ustvarjena. · Design Location Clarity Design imenik projekta Pot. · Ime dizajna Ime projekta Clarity Design. · Izhodni jezik strojne opreme HDL Izhodni format (Verilog ali VHDL). · Odprite Clarity Design Odprite obstoječi projekt Clarity Design. · Oblikovanje File Ime obstoječega projekta Clarity Design file s končnico .sbx.

Slika 6.3. Pogovorno okno orodja Clarity Designer

28 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
Zavihek Clarity Designer Catalog je prikazan na sliki 6.4. Če želite ustvariti konfiguracijo jedra IP FIR, dvokliknite ime IP na zavihku Katalog.

Slika 6.4. Zavihek kataloga Clarity Designer
V pogovornem oknu Filter Fir, prikazanem na sliki 6.5, določite naslednje: · Ime primerka Ime modula primerka jedra FIR IP.

Slika 6.5. Pogovorno okno Fir Filter
Upoštevajte, da če je orodje Clarity Designer priklicano iz obstoječega projekta, so lokacija načrtovanja, družina naprav in ime dela privzeto nastavljeni na navedene parametre projekta. Za nadaljnje informacije glejte spletno pomoč orodja Clarity Designer. Če želite ustvariti konfiguracijo po meri, kliknite gumb Prilagodi v pogovornem oknu orodja Clarity Designer, da se prikaže vmesnik FIR IP core Configuration, kot je prikazano na sliki 6.6. V tem pogovornem oknu lahko uporabnik izbere možnosti parametrov IP, specifične za njihovo aplikacijo. Glejte Nastavitve parametrov za več informacij o nastavitvah parametrov FIR.

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core

Slika 6.6. Konfiguracijski vmesnik IP

30 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core
6.3. IPexpress-Ustvarjeno Files in struktura imenika najvišje ravni
Ko uporabnik klikne gumb Generate, jedro IP in podpora fileso ustvarjeni v podanem imeniku Project Path. Imeniška struktura ustvarjenega files je prikazan na sliki 6.7.

Slika 6.7. FIR Filter IP Core Generated Directory Structure

Potek načrtovanja za IP, ustvarjen z orodjem IPexpress, uporablja naknadno sintetiziran modul (NGO) za sintezo in zaščiten model za simulacijo. Postsintetizirani modul je prilagojen in ustvarjen med generiranjem orodja IPexpress.
V tabeli 6.1 je seznam ključnih files ustvarjeno z orodjem IPexpress. Imena večine ustvarjenih fileso prilagojeni imenu uporabniškega modula, podanemu v orodju IPexpress. The files prikazani v tabeli 6.1 so vsi fileje potrebno za implementacijo in preverjanje jedra IP filtra FIR v zasnovi najvišje ravni.

Tabela 6.1. File Seznam File

Opis

_inst.v

to file ponuja predlogo primerka za IP.

to file zagotavlja ovoj za jedro FIR za simulacijo.

_beh.v

to file zagotavlja vedenjski simulacijski model za jedro FIR.

_bb.v

to file zagotavlja sintezno črno skrinjico za uporabnikovo sintezo.

.ngo

Nevladna organizacija files zagotavljajo sintetizirano jedro IP.

.lpc .ipx
pmi_*.ngo *.rom

to file vsebuje možnosti orodja IPexpress, ki se uporabljajo za ponovno ustvarjanje ali spreminjanje jedra v orodju IPexpress. IPexpress paket file (Samo diamant). To je vsebnik, ki vsebuje sklice na vse elemente ustvarjenega jedra IP, potrebnega za podporo simulacije, sinteze in implementacije. Jedro IP je lahko vključeno v uporabniško zasnovo z uvozom tega file povezanemu projektu Diamond.
Eno ali več files implementacijo sintetiziranih pomnilniških modulov, ki se uporabljajo v jedru IP.
to file zagotavlja podatke o inicializaciji pomnilnika koeficienta filtra.

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core

Naslednji dodatni fileinformacije o statusu generiranja jedra IP so ustvarjene tudi v imeniku Project Path: · _generate.tcl Skripti TCL, ki lahko znova ustvarijo IP iz ukazne vrstice. · _generate.log Sinteza in dnevnik zemljevida file. · _gen.log Dnevnik generiranja IP-ja IPexpress file.
6.4. Instanciranje jedra
Ustvarjeni osrednji paket IP filtra FIR vključuje črno skrinjico ( _bb.v) in primerek ( _inst.v) predloge, ki jih je mogoče uporabiti za instanciranje jedra v načrtu najvišje ravni. Bivšaample RTL referenčni vir najvišje ravni file ki se lahko uporabi kot predloga primerka za jedro IP, je na voljo v fir_eval srcrtltop. To referenco najvišje ravni lahko uporabite tudi kot izhodiščno predlogo za najvišjo raven za njihovo celotno zasnovo. Z regeneracijo jedra IP z orodjem Clarity Designer lahko spremenite katero koli od možnosti, značilnih za obstoječo instanco IP. Če znova ustvarite jedro IP z orodjem Clarity Designer, lahko ustvarite (in po potrebi spremenite) nov primerek IP z obstoječo konfiguracijo LPC/IPX file.
6.5. Izvajanje funkcionalne simulacije
Podpora za simulacijo za jedro FIR Filter IP je na voljo za simulator Aldec Active-HDL (Verilog in VHDL), simulator Mentor Graphics ModelSim. Funkcionalna simulacija vključuje konfiguracijsko specifičen vedenjski model jedra IP filtra FIR. Preskusna naprava dovaja dražljaje v jedro in spremlja izhod iz jedra. Ustvarjeni osrednji paket IP vključuje model obnašanja, specifičen za konfiguracijo ( _beh.v) za funkcionalno simulacijo v korenskem imeniku Project Path. Simulacijski skripti, ki podpirajo simulacijo vrednotenja ModelSim, so na voljo v fir_eval simmodelsimscripts. Simulacijski skript, ki podpira simulacijo vrednotenja Aldec, je na voljo v fir_eval simaldecscripts. Simulacija Modelsim in Aldec je podprta prek preskusne naprave fileje na voljo v fir_evaltestbench. Modeli, potrebni za simulacijo, so na voljo v ustrezni mapi modelov. Za zagon simulacije vrednotenja Aldec: 1. Odprite Active-HDL. 2. Pod zavihkom Orodja izberite Izvedi makro. 3. Poiščite mapo fir_eval simaldecscripts in izvedite enega od prikazanih skriptov do. Za zagon simulacije vrednotenja Modelsim: 1. Odprite ModelSim. 2. Pod File izberite Spremeni imenik in izberite mapo
fir_eval simmodelsimscripts. 3. Pod zavihkom Orodja izberite Izvedi makro in izvedite prikazani skript ModelSim do. Opomba: Ko je simulacija končana, se prikaže pojavno okno z vprašanjem Ali ste prepričani, da želite končati? Za analizo rezultatov izberite Ne. Če izberete Da, zaprete ModelSim.
6.6. Sintetiziranje in implementacija jedra v zasnovo najvišje ravni
Samo jedro IP filtra FIR je sintetizirano in zagotovljeno v formatu NGO, ko je jedro ustvarjeno prek IPexpress. Jedro lahko združite v lastni zasnovi najvišje ravni tako, da ustvarite primerek jedra v svoji najvišji ravni file kot je opisano v Instanciating the Core in nato sintetiziranje celotne zasnove s Synplify ali Precision RTL Synthesis. Naslednje besedilo opisuje potek implementacije vrednotenja za platforme Windows. Tok za platformi Linux in UNIX je opisan v Readme file vključeno v jedro IP. Najvišji nivo file _top.v je na voljo v fir_eval srcrtltop. Izvedba referenčnega dizajna s pritiskom na gumb je podprta preko projekta file .ldf, ki se nahaja v fir_eval implsynplify. Za uporabo tega projekta file v diamantu:

32 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core

1. Izberite File > Odpri > Projekt. 2. Poiščite fir_eval implsynplify v pogovornem oknu Odpri projekt. 3. Izberite in odprite _.ldf. Na tej točki so vsi filepotrebni za podporo sinteze na najvišji ravni in
implementacija bo uvožena v projekt. 4. V levem oknu vmesnika izberite zavihek Proces. 5. Izvedite celotno zasnovo prek standardnega toka vmesnika Diamond.
6.7. Ocena strojne opreme
IP jedro FIR Filter podpira zmožnost vrednotenja strojne opreme IP podjetja Lattice, kar omogoča ustvarjanje različic jedra IP, ki delujejo v strojni opremi za omejeno časovno obdobje (približno štiri ure) brez potrebe po nakupu licence IP. Uporablja se lahko tudi za ocenjevanje jedra v strojni opremi v uporabniško definiranih načrtih. Zmožnost vrednotenja strojne opreme je mogoče omogočiti/onemogočiti v meniju Lastnosti v nastavitvi Gradi zbirko podatkov v Diamond Project Navigator.
6.7.1. Omogočanje ocene strojne opreme v Diamondu
Če želite omogočiti vrednotenje strojne opreme v Diamondu, izberite Projekt > Aktivna strategija > Prevedi nastavitve oblikovanja. Zmožnost ocenjevanja strojne opreme lahko omogočite/onemogočite v pogovornem oknu Strategija. Privzeto je omogočeno.

6.8. Posodabljanje/regeneriranje jedra IP
Z regeneracijo jedra IP z orodjem IPexpress lahko spremenite katero koli od njegovih nastavitev, vključno z: vrsto naprave, načinom vnosa načrta in katero koli od možnosti, značilnih za jedro IP. Z regeneracijo lahko spremenite obstoječe jedro IP ali ustvarite novo, vendar podobno.

6.8.1. Regeneracija jedra IP v Diamondu
Če želite obnoviti jedro IP v Diamondu:
1. V IPexpressu kliknite gumb Regeneriraj. 2. V regeneraciji view IPexpress, izberite vir IPX file modula ali IP-ja, ki ga želite obnoviti. 3. IPexpress prikaže trenutne nastavitve za modul ali IP v polju Vir. Naredite nove nastavitve v Targetu
škatla. 4. Če želite ustvariti nov niz filena novi lokaciji, nastavite novo lokacijo v IPX Target File škatla. Osnova
od file ime bo osnova vsega novega file imena. Cilj IPX File se mora končati s pripono .ipx. 5. Kliknite Regeneriraj. Odpre se pogovorno okno modula, ki prikazuje trenutne nastavitve možnosti. 6. V pogovornem oknu modula izberite želene možnosti.
Za več informacij o možnostih kliknite Pomoč. Preverite tudi zavihek About v IPexpressu za povezave do tehničnih opomb in uporabniških navodil. IP lahko vsebuje dodatne informacije.
Ko se možnosti spremenijo, se shematski diagram modula spremeni, da prikaže V/I in vire naprave, ki jih modul potrebuje.
7. Če želite uvoziti modul v svoj projekt, če še ni tam, izberite Uvoz IPX v Diamond Project (ni na voljo v samostojnem načinu).
8. Kliknite Ustvari. 9. Preverite zavihek Generate Log, da preverite opozorila in sporočila o napakah. 10. Kliknite Zapri. Paket IPexpress file (.ipx), ki ga podpira Diamond, vsebuje reference na vse elemente ustvarjenega jedra IP, potrebnega za podporo simulacije, sinteze in implementacije. Jedro IP je lahko vključeno v uporabniško zasnovo z uvozom .ipx file povezanemu projektu Diamond. Če želite spremeniti nastavitve možnosti modula ali IP-ja, ki je že v oblikovalskem projektu, dvokliknite .ipx modula file v File Seznam view. To odpre IPexpress in pogovorno okno modula, ki prikazuje trenutne nastavitve možnosti. Nato pojdite na 6. korak zgoraj.

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
6.9. Ponovno ustvarjanje jedra IP v orodju Clarity Designer Tool
Za ponovno generiranje jedra IP v Clarity Designerju: 1. Na zavihku Clarity Designer Builder z desno miškino tipko kliknite obstoječi primerek IP in izberite Config. 2. V pogovornem oknu modula izberite želene možnosti.
Za več informacij o možnostih kliknite Pomoč. Prav tako lahko kliknete zavihek About v oknu Clarity Designer za povezave do tehničnih opomb in uporabniških navodil. IP lahko vsebuje dodatne informacije. Ko se možnosti spremenijo, se shematski diagram modula spremeni, da prikaže V/I in vire naprave, ki jih modul potrebuje. 3. Kliknite Konfiguriraj.
6.10. Ponovno ustvarjanje jedra IP v orodju Clarity Designer Tool
Če želite znova ustvariti jedro IP v programu Clarity Designer: 1. V programu Clarity Designer kliknite zavihek Katalog. 2. Kliknite zavihek Uvozi IP (na dnu view). 3. Kliknite Prebrskaj. 4. V Open IPX File pogovornem oknu poiščite .ipx ali .lpc file modula. Uporabite .ipx, če je na voljo. 5. Kliknite Odpri. 6. Vnesite ime za ciljni primerek. Upoštevajte, da to ime primerka ne sme biti enako kot kateri koli od obstoječih primerkov 7. IP v trenutnem projektu Clarity Designer. 8. Kliknite Uvozi. Odpre se pogovorno okno modula. 9. V pogovornem oknu izberite želene možnosti.
Za več informacij o možnostih kliknite Pomoč. Preverite lahko tudi zavihek About v oknu Clarity Designer za povezave do tehničnih opomb in uporabniških navodil. IP lahko vsebuje dodatne informacije. Ko se možnosti spremenijo, se shematski diagram modula spremeni, da prikaže vrata in vire naprave, ki jih modul potrebuje. 10. Kliknite Konfiguriraj.

34 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Reference
· Podatkovni list družine LatticeXP2TM (DS1009) · Podatkovni list družine LatticeECP3TM (DS1021) · Podatkovni list družine ECP5TM in ECP5-5GTM (FPGA-DS-12012)

Uporabniški priročnik FIR Filter IP Core

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core
Pomoč za tehnično podporo
Oddajte primer tehnične podpore prek www.latticesemi.com/techsupport.

36 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Uporabniški priročnik FIR Filter IP Core

Dodatek A. Uporaba virov
Ta dodatek zagotavlja informacije o uporabi virov za rešetkaste FPGA, ki uporabljajo jedro FIR IP. Konfiguracije IP, prikazane v tem poglavju, so bile ustvarjene z uporabo programskega orodja IPexpress in orodja Clarity Designer. IPexpress in Clarity Designer sta konfiguracijski pripomoček Lattice IP in sta vključena kot standardna funkcija orodja za oblikovanje Diamond. Podrobnosti o uporabi programov IPexpress in Clarity Designer lahko najdete v sistemih pomoči IPexpress, Clarity Designer in Diamond. Za več informacij o orodju Diamond design obiščite Lattice web spletno mesto na: www.latticesemi.com/software.

Naprave LatticeECP3

Tabela A.1. Zmogljivost in uporaba virov (LatticeECP3)*

Uporabniško nastavljiv način IPexpress 4 kanali, 64 pipov, multipleksiranje množitelja 64

Rezine 134

LUT 254

Registri 222

DSP rezine 4

sysMEM EBR
2

fMAX (MHz) 227

1 kanal, 32 pipov, multiplikatorsko multipleksiranje 1

155

148

207

1 kanal, 32 pipov, multiplikatorsko multipleksiranje 4

260

238

482

153

*Opomba: značilnosti zmogljivosti in uporabe so ustvarjene za napravo LFE3-150EA-6FN672C z uporabo programske opreme Lattice Diamond 3.10.2 in Synplify Pro D-2013.09L beta. Zmogljivost se lahko razlikuje, če uporabljate to jedro IP z drugačno gostoto, hitrostjo ali stopnjo v družini LatticeECP3 ali v drugi različici programske opreme.

Številka dela za naročanje

Številka dela za naročanje (OPN) za FIR Filter IP Core, ki cilja na naprave LatticeECP3, je FIR-COMP-E3-U4.

Naprave LatticeXP2

Tabela A.2. Zmogljivost in uporaba virov (LatticeXP2)*

Uporabniško nastavljiv način IPexpress 4 kanali, 64 pipov, multipleksiranje množitelja 64

Rezine 105

LUT 204

Registri 165

18×18 množitelji
1

sysMEM EBR
1

fMAX (MHz) 197

1 kanal, 32 pipov, multiplikatorsko multipleksiranje 1

211

418

372

189

1 kanal, 32 pipov, multiplikatorsko multipleksiranje 4

159

272

304

207

*Opomba: značilnosti zmogljivosti in uporabe so ustvarjene za napravo LFXP2-40E-7F672C z uporabo programske opreme Lattice Diamond 3.10.2 in Synplify Pro D-2013.09L beta. Zmogljivost se lahko razlikuje, če uporabljate to jedro IP z drugačno gostoto, hitrostjo ali stopnjo v družini LatticeXP2 ali v drugi različici programske opreme.

Številka dela za naročanje

Številka dela za naročanje (OPN) za FIR Filter IP Core, ki cilja na naprave LatticeXP2, je FIR-COMP-X2-U4.

Naprave ECP5

Tabela A.3. Zmogljivost in uporaba virov (LFE5U)*

Uporabniško nastavljiv način Clarity 4 kanali, 64 pipov, multipleksiranje množitelja 64

Rezine 129

LUT 248

Registri

DSP rezine

sysMEM EBR

222

fMAX (MHz)
211

1 kanal, 32 pipov, multiplikatorsko multipleksiranje 1

151

148

264

1 kanal, 32 pipov, multiplikatorsko multipleksiranje 4

260

239

482

177

*Opomba: značilnosti zmogljivosti in uporabe so ustvarjene za LFE5UM-85F-8MG756I z uporabo programske opreme Lattice Diamond 3.10.2 in Synplify Pro F-2013.09L beta. Pri uporabi tega jedra IP z drugačno gostoto, hitrostjo ali stopnjo znotraj družine naprav ECP5 ali v drugi različici programske opreme se lahko zmogljivost razlikuje.

Številka dela za naročanje

Številka dela za naročanje (OPN) za FIR Filter IP Core, ki cilja na naprave ECP5, je FIR-COMP-E5-U.

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

Uporabniški priročnik FIR Filter IP Core

Zgodovina revizij
Revizija 1.6, junij 2021 Funkcionalni opis razdelka

Spremenite povzetek Posodobljena vsebina v razdelku Koeficienti za ponovno nalaganje.

Revizija 1.5, junij 2018 Razdelek Vsi Uvod Hitra dejstva Funkcije Funkcionalni opis
Nastavitve parametrov
Generiranje in vrednotenje jedra IP
Dodatek A. Tehnična podpora pri uporabi virov

Spremeni povzetek
· Spremenjena številka dokumenta iz IPUG79 v FPGA-IPUG-02043.
· Posodobljena vsebina.
· Splošna posodobitev tabel hitrih dejstev.
· Odstranjena je vrstica »V ECP5 podpira visoko hitrost. Za nizke hitrosti podpora za polpasovni filter.«
· Posodobljena slika 4.1. Vmesnik najvišje ravni za FIR Filter IP Core. · Posodobljena enačba v arhitekturi filtra FIR. · Posodobljen napis na sliki 4.7. · Posodobljen razdelek s specifikacijami koeficientov. · Posodobljena tabela 4.2 v razdelku Opisi signalov. · Posodobljeno povezovanje z oddelkom FIR Filter IP Core. · Dodana rešetka ECP3 in ECP5 v razdelku s časovnimi specifikacijami.
· Posodobljena tabela 5.1. Specifikacije parametrov za jedro IP filtra FIR. · Posodobljena slika 5.1. Zavihek Arhitektura jedrnega vmesnika IP filtra FIR. · Posodobljena tabela 5.2. Zavihek Arhitektura. · Posodobljena tabela 5.4. Izvedba Tab. Dodan opis možnosti sinteze.
· Posodobljena slika 6.1. Pogovorno okno IPexpress. · Posodobljena slika 6.2. Konfiguracijsko pogovorno okno. · Posodobljena slika 6.3. Pogovorno okno orodja Clarity Designer. · Posodobljena slika 6.4. Zavihek kataloga Clarity Designer. · Posodobljena slika 6.5. Pogovorno okno Fir Filter. · Posodobljena slika 6.6. Konfiguracijski vmesnik IP. · Posodobljena slika 6.7. FIR Filter IP Core Generated Directory Structure.
· Posodobljena tabela A.1. Zmogljivost in uporaba virov (LatticeECP3)*. · Posodobljena tabela A.2. Zmogljivost in uporaba virov (LatticeXP2)*. · Posodobljena tabela A.3. Zmogljivost in uporaba virov (LFE5U)*.
· Splošna posodobitev.

Revizija 1.4, maj 2018 Razdelek Vse

Spremeni povzetek
· Dodana podpora za družino ECP5 FPGA. · Posodobljen dokument z novim logotipom podjetja. · Posodobljene informacije o tehnični podpori.

Revizija 1.3, maj 2011 Razdelek Vse

Povzetek sprememb · Dodana podpora za množitelje v več vrsticah DSP. · Spremenjen čas vmesnika za določene konfiguracije v napravah LatticeECP3.

38 Preneseno s spletnega mesta Arrow.com.

FPGA-IPUG-02043-1.6

Revizija 1.2, junij 2010 Razdelek Vse
Hitra dejstva Generacija in vrednotenje jedra IP

Povzetek sprememb · Dodana podpora za programsko opremo Diamond. · Dokument razdeljen na poglavja. Dodano kazalo. · Dodane tabele hitrih dejstev. · Dodana nova vsebina.

Revizija 1.1, april 2009 Razdelek Vse

Povzetek sprememb · Dodana podpora za družino LatticeECP3 FPGA. · Posodobljeni dodatki za ispLEVER 7.2 SP1.

Revizija 1.0, september 2008 Razdelek Vse

Povzetek sprememb Začetna izdaja.

Uporabniški priročnik FIR Filter IP Core

FPGA-IPUG-02043-1.6

Preneseno s strani Arrow.com.

www.latticesemi.com

Dokumenti / Viri

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core [pdf] Uporabniški priročnik
FPGA-IPUG-02043-1.6 FIR Filter IP Core, FPGA-IPUG-02043-1.6, FIR Filter IP Core, Filter IP Core, IP Core, Core

Reference

Uporabniški priročnik

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core Uporabniški priročnik

Jedro IP filtra FPGA-IPUG-02043-1.6 FIR

Informacije o izdelku:

Tehnični podatki:

Navodila za uporabo izdelka:

1. Uvod:

2. Hitra dejstva:

Naprave LatticeXP2:

Naprave LatticeECP3:

Naprave LatticeECP5:

pogosta vprašanja:

V: Kakšen je namen FIR Filter IP Core?

V: Katere družine FPGA podpira IP filtra FIR
Jedro?

V: Katera orodja za načrtovanje so združljiva s FIR filtrom IP
Jedro?

V: Kakšne so zahteve glede uporabe virov za FIR
Filtriranje IP Core na napravah LatticeECP5?

Dokumenti / Viri

Reference

Pustite komentar

Prekliči odgovor

Jedro IP filtra FPGA-IPUG-02043-1.6 FIR

Informacije o izdelku:

Tehnični podatki:

Navodila za uporabo izdelka:

1. Uvod:

2. Hitra dejstva:

Naprave LatticeXP2:

Naprave LatticeECP3:

Naprave LatticeECP5:

pogosta vprašanja:

V: Kakšen je namen FIR Filter IP Core?

V: Katere družine FPGA podpira IP filtra FIR Jedro?

V: Katera orodja za načrtovanje so združljiva s FIR filtrom IP Jedro?

V: Kakšne so zahteve glede uporabe virov za FIR Filtriranje IP Core na napravah LatticeECP5?

Dokumenti / Viri

Reference

Pustite komentar

Prekliči odgovor

V: Katere družine FPGA podpira IP filtra FIR
Jedro?

V: Katera orodja za načrtovanje so združljiva s FIR filtrom IP
Jedro?

V: Kakšne so zahteve glede uporabe virov za FIR
Filtriranje IP Core na napravah LatticeECP5?