Змест схаваць

1 Ядро IP-фільтра FPGA-IPUG-02043-1.6 FIR

2.2 Інструкцыя па выкарыстанні прадукту:

2.2.1 1. Уводзіны:

2.2.2 2. Кароткія факты:

2.2.2.1 Прылады LatticeXP2:

2.2.2.2 Прылады LatticeECP3:

2.2.2.3 Прылады LatticeECP5:

2.3 FAQ:

2.3.1 Пытанне: Якая мэта FIR Filter IP Core?

2.3.2 Пытанне: якія сямействы FPGA падтрымліваюцца IP-ядром фільтра FIR?

2.3.3 Пытанне: Якія інструменты праектавання сумяшчальныя з IP-ядром фільтра FIR?

2.3.4 Пытанне: Якія патрабаванні да выкарыстання рэсурсаў для FIR Filter IP Core на прыладах LatticeECP5?

2.3.5 Дакументы / Рэсурсы

2.3.5.1 Спасылкі

Ядро IP-фільтра FPGA-IPUG-02043-1.6 FIR

Інфармацыя аб прадукце:

тэхнічныя характарыстыкі:

FIR Filter IP Core прызначаны для выкарыстання з LatticeXP2,
Прылады FPGA LatticeECP3 і LatticeECP5. Ён прапануе канфігурацыі
для розных каналаў і адводаў, разам з рознымі множнікамі
у залежнасці ад тыпу прылады.

Інструкцыя па выкарыстанні прадукту:

1. Уводзіны:

FIR Filter IP Core - гэта магутны інструмент для фільтрацыі сігналаў
у праграмах FPGA. Ён забяспечвае фільтрацыю канчатковай імпульснай характарыстыкі
магчымасці для паляпшэння задач апрацоўкі сігналаў.

2. Кароткія факты:

Прылады LatticeXP2:

1 канал, 64 адводы, 16 множнікаў
1 канал, 24 адводы, 6 множнікаў
1 канал, 48 адводы, 12 множнікаў
Мінімальная неабходная прылада: LFXP2-5E
Выкарыстанне рэсурсаў: LUT - 211, sysMEM - 4, EBR - 250,
Рэестры – 1

Падтрымка інструментаў дызайну: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Выданне

Прылады LatticeECP3:

4 канала, 64 адводы, 1 множнік
1 канал, 32 адводы, 32 множнікаў
1 канал, 32 адводы, 8 множнікаў
Мінімальная неабходная прылада: LFE3-35EA
Выкарыстанне рэсурсаў: LUT - 866, sysMEM - 32, EBR - 2041,
Рэестры – 64

Падтрымка інструментаў дызайну: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Выданне

Прылады LatticeECP5:

4 канала, 64 адводы, 1 множнік
1 канал, 32 адводы, 32 множнікаў
1 канал, 32 адводы, 8 множнікаў
Мінімальная неабходная прылада: LFE5UM-85FEA
Выкарыстанне рэсурсаў: LUT - 248, sysMEM - 202, EBR - 201,
Рэестры – 2

Падтрымка інструмента дызайну: Lattice Diamond 3.10

FAQ:

Пытанне: Якая мэта FIR Filter IP Core?

A: IP-ядро фільтра FIR распрацавана для забеспячэння канчатковага імпульсу
Магчымасці фільтрацыі адказаў для задач апрацоўкі сігналаў у FPGA
прыкладанняў.

Q: Якія сямейства FPGA падтрымліваюцца FIR Filter IP
Ядро?

A: FIR Filter IP Core падтрымлівае LatticeXP2, LatticeECP3 і
Сямейства FPGA LatticeECP5.

Q: Якія інструменты праектавання сумяшчальныя з FIR Filter IP
Ядро?

A: FIR Filter IP Core можна выкарыстоўваць з інструментамі праектавання, такімі як
Lattice Diamond, Synplify Pro, Modelsim SE і Active-HDL Lattice
Выданне.

Q: Якія патрабаванні да выкарыстання рэсурсаў для FIR
Фільтр IP Core на прыладах LatticeECP5?

A: На прыладах LatticeECP5 выкарыстанне рэсурсаў уключае
LUT – 248, sysMEM – 202, EBR – 201 і рэгістры – 2.

View Fullscreen

Ядро IP-фільтра FIR
Кіраўніцтва карыстальніка
FPGA-IPUG-02043-1.6
Чэрвень 2021 г
Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core

Змест
Скарачэнні ў гэтым дакуменце ………………………………………………………………………………………………………………………… …….5 1. Уводзіны ………………………………………………………………………………………………………………… ………………………………6 2. Кароткія факты…………………………………………………………………………………………… ……………………………………………………..7 3. Асаблівасці ……………………………………………………………… ……………………………………………………………………………………9 4. Функцыянальнае апісанне…………………………………… ………………………………………………………………………………………………10
4.1. Схема інтэрфейсу……………………………………………………………………………………………………………………………. 10 4.2. Архітэктура фільтра FIR ………………………………………………………………………………………………………………………10
4.2.1. Прамая рэалізацыя……………………………………………………………………………………………………….10 4.2.2. Сіметрычная рэалізацыя …………………………………………………………………………………………………………..11 4.2.3. Шматфазны інтэрпаляцыйны FIR-фільтр………………………………………………………………………………………………..11 4.2.4. Шматфазны дэцымацыйны FIR-фільтр …………………………………………………………………………………………………….12 4.2.5. Шматканальныя FIR-фільтры …………………………………………………………………………………………………………….12 4.3 . Дэталі рэалізацыі…………………………………………………………………………………………………………………….12 4.4. Наладжванне ядра фільтра FIR ………………………………………………………………………………………………………..13 4.4.1. 13. Параметры архітэктуры…………………………………………………………………………………………………………………….XNUMX
4.4.1.1. Спецыфікацыя каэфіцыентаў ……………………………………………………………………………………………………13 4.4.1.2. Каэфіцыент мультыплексавання множніка …………………………………………………………………………………………….14 4.4.2. Параметры спецыфікацыі ўводу/вываду ……………………………………………………………………………………………………………15 4.4.2.1. 15. Акругленне …………………………………………………………………………………………………………………………….4.4.3 15. Варыянты рэалізацыі……………………………………………………………………………………………………………….4.4.3.1 15. Тып памяці ……………………………………………………………………………………………………………………4.5 16. Апісанні сігналаў ………………………………………………………………………………………………………………………….. 4.6 17. Узаемадзеянне з IP-ядром фільтра FIR …………………………………………………………………………………………………4.6.1 17. Інтэрфейс дадзеных ……………………………………………………………………………………………………………………………. .4.6.2 17. Некалькі каналаў ………………………………………………………………………………………………………………………..4.6.3 17. Пераменны каэфіцыент інтэрпаляцыі/дэцымацыі……………………………………………………………………………………….4.6.4 17. Каэфіцыенты перазагрузкі ……………………………………………………………………………………………………………..4.7 18. Тэхнічныя характарыстыкі часу……………………………………………………………………………………………………………………..4.7.1 18. Тэхнічныя характарыстыкі часу, якія прымяняюцца да ўсіх прылад ………………………………………………………………………………..4.7.2 2. Спецыфікацыі сінхранізацыі, прыдатныя да рэалізацый LatticeXP3, LatticeECP5 і LatticeECP19 …………….4.7.3 3. Спецыфікацыі сінхранізацыі, прыдатныя да рэалізацый LatticeECP5 і LatticeECP20 ………………………………..5 21. Налады параметраў ……………………………………………………………… …………………………………………………………………..5.1 22. Укладка «Архітэктура»……………………………………………………………………………………………………………………………… 5.2 24. Укладка спецыфікацыі ўводу/вываду ……………………………………………………………………………………………………………………… ..5.3 26. Укладка па рэалізацыі ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. .Стварэнне і ацэнка ядра IP……………………………………………………………………………………..6 27. Ліцэнзаванне IP Core …………………………………………………………………………………………………………………………. .6.1 27. Пачатак працы ……………………………………………………………………………………………………………………………… ..6.2 27. Створаны IPexpress Files і структура каталогаў верхняга ўзроўню ……………………………………………………………………31 6.4. Стварэнне ядра……………………………………………………………………………………………………………………….32 6.5. Запуск функцыянальнага мадэлявання ……………………………………………………………………………………………………….32 6.6. Сінтэз і рэалізацыя ядра ў дызайне верхняга ўзроўню …………………………………………………………….32 6.7. Ацэнка абсталявання ………………………………………………………………………………………………………………………..33 6.7.1. Уключэнне апаратнай ацэнкі ў Diamond………………………………………………………………………………………33 6.8. Абнаўленне/аднаўленне ядра IP………………………………………………………………………………………………….33 6.8.1. Аднаўленне ядра IP у Diamond ……………………………………………………………………………………………33 6.9. Аднаўленне IP Core у Clarity Designer Tool…………………………………………………………………………………….34 6.10. Паўторнае стварэнне IP Core у Clarity Designer Tool ……………………………………………………………………………………..34 Спасылкі ……………… ………………………………………………………………………………………………………………………………… ..35 Тэхнічная падтрымка …………………………………………………………………………………………………………………… ………36 Дадатак A. Выкарыстанне рэсурсаў …………………………………………………………………………………………………………… …………37 Прылады LatticeECP3 ………………………………………………………………………………………………………………… …………………..37

© 2008-2021 Lattice Semiconductor Corp. Усе гандлёвыя маркі Lattice, зарэгістраваныя гандлёвыя маркі, патэнты і адмова ад адказнасці пералічаны на www.latticesemi.com/legal. Усе іншыя назвы брэндаў або прадуктаў з'яўляюцца гандлёвымі маркамі або зарэгістраванымі гандлёвымі маркамі іх адпаведных уладальнікаў. Тэхнічныя характарыстыкі і змешчаная тут інфармацыя могуць быць зменены без папярэдняга паведамлення.

2 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
Прылады LatticeXP2……………………………………………………………………………………………………………………………… ……….37 Прылады ECP5…………………………………………………………………………………………………………………… …………………………….37 Гісторыя версій ……………………………………………………………………………………………… ………………………………………………38

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
Лічбы
Малюнак 4.1. Інтэрфейс верхняга ўзроўню для IP-ядра фільтра FIR………………………………………………………………………………………….10 Малюнак 4.2. FIR-фільтр прамой формы ……………………………………………………………………………………………………………………… .11 Малюнак 4.3. Сіметрычныя каэфіцыенты Рэалізацыя FIR-фільтра ………………………………………………………………………………….11 Малюнак 4.4. Шматфазны інтэрпалятар …………………………………………………………………………………………………………………….11 Малюнак 4.5 . Шматфазны дэцыматар ……………………………………………………………………………………………………………………….12 Малюнак 4.6. Функцыянальная блок-схема …………………………………………………………………………………………………………………12 Малюнак 4.7. Кіраванне памяццю Tap and Coefficient для Sample FIR фільтр …………………………………………………………..13 Малюнак 4.8. Аднаканальны, аднахуткасны FIR-фільтр з бесперапыннымі ўваходамі ……………………………………………………………….18 Малюнак 4.9. Адзіны канал, адначастотны FIR-фільтр з прабеламі ва ўваходных дадзеных ………………………………………………………………………18 Малюнак 4.10. Сігналы фактарнабору ……………………………………………………………………………………………………………………………18 Малюнак 4.11. Каэфіцыент перазагрузкі………………………………………………………………………………………………………………………..18 Малюнак 4.12. Шматканальны аднахуткасны FIR-фільтр (3 каналы) …………………………………………………………………………………19 Малюнак 4.13. Шматканальны (3 каналы) інтэрпалятар (каэфіцыент 3) ………………………………………………………………………..19 Малюнак 4.14. Шматканальны (3 каналы) дэцыматар (каэфіцыент 3) …………………………………………………………………………..19 Малюнак 4.15. Шматканальны аднахуткасны FIR-фільтр (3 каналы) …………………………………………………………………………………20 Малюнак 4.16. Шматканальны (3 каналы) інтэрпалятар (каэфіцыент 3) ………………………………………………………………………..20 Малюнак 4.17. Шматканальны (3 каналы) дэцыматар (каэфіцыент 3) …………………………………………………………………………..20 Малюнак 5.1. Укладка «Архітэктура» ядравага інтэрфейсу IP-фільтра FIR ………………………………………………………………………………22 Малюнак 5.2. Укладка спецыфікацыі ўводу/вываду ядра IP-інтэрфейсу фільтра FIR …………………………………………………………………………..24 Малюнак 5.3. Укладка рэалізацыі FIR Filter IP Core Interface …………………………………………………………………………… 26 Малюнак 6.1. Дыялогавае акно IPexpress ……………………………………………………………………………………………………………………….. 27 Малюнак 6.2. Дыялогавае акно канфігурацыі ………………………………………………………………………………………………………………….28 Малюнак 6.3 . Дыялогавае акно інструмента Clarity Designer ……………………………………………………………………………………………………..28 Малюнак 6.4. Укладка каталога Clarity Designer ………………………………………………………………………………………………………..29 Малюнак 6.5 . Дыялогавае акно Fir Filter ………………………………………………………………………………………………………………………… .29 Малюнак 6.6. Інтэрфейс канфігурацыі IP…………………………………………………………………………………………………………………30 Малюнак 6.7. FIR Filter IP Core Generated Directory Structure………………………………………………………………………………….31
Табліцы
Табліца 2.1. Ядро IP-фільтра FIR для прылад LatticeXP2 Кароткія факты ……………………………………………………………………………….7 Табліца 2.2. Ядро IP-фільтра FIR для прылад LatticeECP3 Кароткія факты ……………………………………………………………………………..7 Табліца 2.3. Ядро IP-фільтра FIR для прылад LatticeECP5 Кароткія факты ……………………………………………………………………………..8 Табліца 4.1. Максімальны каэфіцыент мультыплексавання множніка для розных канфігурацый*…………………………………………………..15 Табліца 4.2. Вызначэнні партоў верхняга ўзроўню………………………………………………………………………………………………………………….16 Табліца 5.1. Тэхнічныя характарыстыкі параметраў ядра IP-фільтра FIR ………………………………………………………………………………..21 Табліца 5.2. Укладка «Архітэктура»……………………………………………………………………………………………………………………………… .23 Табліца 5.3. Укладка спецыфікацыі ўводу/вываду ……………………………………………………………………………………………………………………… …25 Табліца 5.4. Укладка Рэалізацыя………………………………………………………………………………………………………………………….26 Табліца 6.1. File Спіс ………………………………………………………………………………………………………………………………… …………31 Табліца A.1. Прадукцыйнасць і выкарыстанне рэсурсаў (LatticeECP3)* …………………………………………………………………………..37 Табліца A.2. Прадукцыйнасць і выкарыстанне рэсурсаў (LatticeXP2)* …………………………………………………………………………….37 Табліца A.3. Прадукцыйнасць і выкарыстанне рэсурсаў (LFE5U)* ……………………………………………………………………………………..37

4 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Скарачэнні ў гэтым дакуменце

Спіс абрэвіятур, якія выкарыстоўваюцца ў гэтым дакуменце.

абрэвіятура

Азначэнне

ЯЛІНКА

Канчатковая імпульсная характарыстыка

ПЛІС

Праграмуемы ў палявых умовах варотны матрыца

святлодыёд

MLE

Рухавік машыннага навучання

SDHC

Secure Digital High Capacity

SDXC

Secure Digital eXtended Capacity

SPI

Паслядоўны перыферыйны інтэрфейс

VIP

Платформа відэаінтэрфейсу

USB

Універсальная паслядоўная шына

Нейрасетка

Кіраўніцтва карыстальніка FIR Filter IP Core

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
1. Уводзіны
Ядро IP-фільтра Lattice FIR (Finite Impulse Response) - гэта шматканальны фільтр FIR з магчымасцю шырокай канфігурацыі, рэалізаваны з выкарыстаннем высокапрадукцыйных блокаў sysDSPTM, даступных у прыладах Lattice. У дадатак да фільтраў адной хуткасці, ядро IP таксама падтрымлівае шэраг шматфазных фільтраў прарэжвання і інтэрпаляцыі. Кампраміс паміж выкарыстаннем і прапускной здольнасцю можна кантраляваць, указаўшы каэфіцыент мультыплексавання множніка, які выкарыстоўваецца для рэалізацыі фільтра. Ядро FIR Filter IP падтрымлівае да 256 каналаў, кожны з якіх мае да 2048 адводаў. Уваходныя даныя, каэфіцыент і шырыня выходных даных наладжваюцца ў шырокім дыяпазоне. Ядро IP выкарыстоўвае поўную ўнутраную дакладнасць, адначасова дазваляючы зменную дакладнасць вываду з некалькімі варыянтамі насычанасці і акруглення. Каэфіцыенты фільтра могуць быць вызначаны падчас генерацыі і/або перазагружаныя падчас выканання праз ўваходныя парты. Ядро IP-фільтра FIR таксама можа быць створана з дапамогай мадэлі Simulink® Lattice FIR Filter. Для атрымання інфармацыі аб патоку Simulink звярніцеся да падручніка па распрацоўцы FPGA з ispLEVER.

6 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core

2. Кароткія факты

У табліцах з 2.1 па 2.3 прыводзяцца кароткія звесткі пра ядро IP-фільтра FIR для прылад LatticeXP2TM, LatticeECP3TM і LatticeECP5TM.

Табліца 2.1. Ядро IP-фільтра FIR для прылад LatticeXP2 Кароткія факты

Канфігурацыя FIR IP

1 каналы 64 краны
16 Мультыплікатары

1 канал 24 крана 6 множнікаў

1 канал 48 крана 12 множнікаў

Асноўныя патрабаванні Выкарыстанне рэсурсаў
Падтрымка інструмента дызайну

Падтрымліваюцца сямействы FPGA. Мінімальная неабходнасць прылад. Мэтавая прылада. LUTs. sysMEM. EBR. Рэгістры. DSP. Зрэз. Рэалізацыя рашоткі. Мадэляванне сінтэзу.

LFXP2-5E
211 4
250 1

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241 4
272 1
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246 4
281 1

Табліца 2.2. Ядро IP-фільтра FIR для прылад LatticeECP3 Кароткія факты

Асноўныя патрабаванні Выкарыстанне рэсурсаў
Падтрымка інструмента дызайну

Падтрымліваюцца сямействы FPGA. Мінімальная неабходнасць прылады. Мэтавая прылада. LUTs. sysMEM. EBR. Рэгістры. MULT18X18. Рэалізацыя рашоткі. Мадэляванне сінтэзу.

4 каналы 64 краны
1 Мультыплікатар
866 32 2041 64

Канфігурацыя FIR IP
1 канал 32 крана 32 множнікаў
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212 2
199 4
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 канал 32 крана 8 множнікаў
200 4
303 6

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core

Табліца 2.3. Ядро IP-фільтра FIR для прылад LatticeECP5 Кароткія факты

Канфігурацыя FIR IP

4 каналы 64 краны
1 Мультыплікатар

1 канал 32 крана 32 множнікаў

1 канал 32 крана 8 множнікаў

Асноўныя патрабаванні Выкарыстанне рэсурсаў
Падтрымка інструмента дызайну

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Алмаз рашоткі 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

ModelSim SE 10.2c

8 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
3. Асаблівасці
· Пераменная колькасць адводаў да 2048 · Шырыня ўваходу і каэфіцыентаў ад 4 да 32 біт · Шматканальная падтрымка да 256 каналаў · Каэфіцыенты дэцымацыі і інтэрпаляцыі ад 2 да 256 · Падтрымка паўпалоснага фільтра · Наладжвальны паралелізм ад цалкам паралельнага у паслядоўны · Даныя і каэфіцыенты са знакам або без знака · Сіметрыя каэфіцыентаў і аптымізацыя адмоўнай сіметрыі · Падтрымка каэфіцыентаў, якія можна перазагружаць · Поўная арыфметыка дакладнасці · Выбар шырыні і дакладнасці вываду · Выбар перапаўнення: абгортванне або насычанасць · Выбар акруглення: усечэнне, акругленне да нуля , акругленне ад нуля да бліжэйшага і збежнае
акругленне · Шырыня і дакладнасць, вызначаныя з выкарыстаннем абазначэнняў з фіксаванай кропкай · Сігналы рукапаціскання для палягчэння плаўнага ўзаемадзеяння

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
4. Функцыянальнае апісанне
У гэтай главе прыводзіцца функцыянальнае апісанне IP-ядра фільтра FIR.
4.1. Дыяграма інтэрфейсу
Схема інтэрфейсу верхняга ўзроўню для IP-ядра FIR Filter паказана на малюнку 4.1.

Малюнак 4.1. Інтэрфейс верхняга ўзроўню для FIR Filter IP Core
4.2. Архітэктура фільтра FIR
Аперацыя FIR-фільтра над дадзеныміamples можна апісаць як аперацыю сумы прадуктаў. Для N-адводнага FIR-фільтра токавы ўваход sample і (N-1) папярэдні ўвод sampфайлы памнажаюцца на N каэфіцыентаў фільтра, а атрыманыя N твораў дадаюцца, каб атрымаць адзін выхад sample, як паказана ніжэй.
(1)
У прыведзеным вышэй раўнанні hn , n=0,1,…, N-1 - гэта імпульсная характарыстыка; xn, n=0,1,…, — уваход; і yn, n=0,1,…, з'яўляецца
выхад. Колькасць элементаў затрымкі (N-1) уяўляе парадак фільтра. Колькасць уваходных даных samples (бягучы і папярэдні), якія выкарыстоўваюцца пры разліку аднаго выхаду sample ўяўляе колькасць фільтруючых кранаў (N).
4.2.1. Рэалізацыя ў прамой форме
У прамой рэалізацыі, паказанай на малюнку 4.2, увод samples будзе зрушаны ў чаргу зруховага рэгістра, і кожны зрухавы рэгістр падлучаны да множніка. Прадукты множнікаў сумуюцца, каб атрымаць выходныя дадзеныя фільтра FIRampле.

10 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
Малюнак 4.2. FIR-фільтр прамой формы
4.2.2. Сіметрычная рэалізацыя
Імпульсная характарыстыка для большасці FIR-фільтраў сіметрычная. Гэтую сіметрыю звычайна можна выкарыстоўваць для зніжэння арыфметычных патрабаванняў і стварэння эфектыўных па плошчы рэалізацый фільтраў. Можна выкарыстоўваць толькі палову множнікаў для сіметрычных каэфіцыентаў у параўнанні з выкарыстоўванымі для аналагічнага фільтра з несіметрычнымі каэфіцыентамі. Рэалізацыя сіметрычных каэфіцыентаў паказана на малюнку 4.3.

Малюнак 4.3. Сіметрычныя каэфіцыенты Рэалізацыя FIR-фільтра
4.2.3. Шматфазны інтэрпаляцыйны FIR-фільтр
Параметр поліфазнага інтэрпаляцыйнага фільтра рэалізуе вылічальна эфектыўны інтэрпаляцыйны фільтр 1-да-P, паказаны ніжэй, дзе P — цэлае лік, большае за 1. На малюнку 4.4 паказаны шматфазны інтэрпалятар, дзе кожная галіна называецца шматфазай.

Малюнак 4.4. Шматфазны інтэрпалятар

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
У гэтай структуры ўваходныя даныя будуць загружацца ў кожную поліфазу адначасова, а выходныя даныя кожнай поліфазы будуць выгружаны як выходныяampле РІХ. Колькасць паліфаз роўна каэфіцыенту інтэрпаляцыі. Каэфіцыенты прысвойваюцца ўсім полифазам раўнамерна.
4.2.4. FIR-фільтр шматфазнага прарэжвання
Параметр шматфазнага фільтра прарэжвання рэалізуе эфектыўны ў вылічэнні фільтр прарэжвання P-to-1, паказаны на малюнку 4.5, дзе P - цэлае лік, большае за 1.

Малюнак 4.5. Шматфазны дэцыматар
У гэтай структуры ўваход sample загружаецца паслядоўна ў кожную з поліфаз, прычым адначасова падаецца толькі адна поліфаза. Калі ўсе паліфазы загружаны якample, вынік паліфаз сумуецца і выгружаецца ў якасці выхаду фільтра FIR. У гэтай схеме P увод samples генераваць адзін выхад sample, дзе P - каэфіцыент дэцымацыі.
4.2.5. Шматканальныя FIR-фільтры
Вельмі часта можна ўбачыць FIR-фільтры, якія выкарыстоўваюцца ў сцэнарыях шматканальнай апрацоўкі. Максімальна магчымая прапускная здольнасць рэалізацыі FIR-фільтра часта значна вышэй, чым прапускная здольнасць, неабходная для аднаго апрацоўванага канала. Для такіх прыкладанняў пажадана выкарыстоўваць адны і тыя ж рэсурсы ў часавым мультыплексаванні для рэалізацыі шматканальных FIR-фільтраў. За выключэннем цалкам паралельных рэалізацый, дзе выкарыстоўваецца дастаткова множнікаў для выканання ўсіх неабходных вылічэнняў за адзін такт, фільтр FIR выкарыстоўвае незалежную памяць адводаў і каэфіцыентаў для падачы кожнага множніка. Такім чынам, шматканальныя рэалізацыі прыводзяць да меншага выкарыстання памяці ў параўнанні з некалькімі асобнікамі фільтраў FIR. У выпадках, калі ўсе каналы выкарыстоўваюць адзін і той жа набор каэфіцыентаў, выкарыстанне шматканальнага FIR-фільтра мае відавочныя перавагіtage патрабуе памяці з меншым каэфіцыентам.

4.3. Дэталі рэалізацыі
На малюнку 4.6 паказана функцыянальная блок-схема ядра IP-фільтра FIR.

coeffin coeffwe каэфіцыент

Каэфіцыент памяці

дын

Уваходныя рэгістры

Націсніце «Памяць».

Суматар сіметрыі

Масіў множнікаў

Гадзюка

Апрацоўка вываду

дужа

inpvalid ibstart ifactor dfactor
фактарнабор

Логіка кіравання
Малюнак 4.6. Функцыянальная блок-схема

несапраўдны obstart rfi

12 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
Дадзеныя і каэфіцыенты захоўваюцца ў розных модулях памяці, паказаных на прыведзенай вышэй схеме як памяць крана і памяць каэфіцыентаў. Суматар сіметрыі выкарыстоўваецца, калі каэфіцыенты сіметрычныя. Масіў множнікаў змяшчае адзін або некалькі множнікаў у залежнасці ад спецыфікацыі карыстальніка. Дрэва суматара выконвае суму твораў. У залежнасці ад канфігурацыі дрэва суматара або яго частка рэалізавана ўнутры блокаў DSP. Блок апрацоўкі вываду выконвае скарачэнне шырыні вываду і кантроль дакладнасці. Гэты блок змяшчае логіку для падтрымкі розных тыпаў акруглення і перапаўнення. Блок з надпісам Control Logic кіруе планаваннем даных і арыфметычных аперацый у залежнасці ад тыпу фільтра (інтэрпаляцыя, дэцымацыя або шматканальны) і мультыплексавання множніка.
Памяць адводу і каэфіцыента кіруецца па-рознаму для розных канфігурацый фільтра FIR. На малюнку 4.7 паказана размеркаванне памяці для 16-адводнага, 3-канальнага, сіметрычнага КИХ-фільтра з двума ўмножальнікамі.

Малюнак 4.7. Кіраванне памяццю Tap and Coefficient для Sample FIR фільтр
На дыяграме ёсць дзве памяці адводаў і памяць каэфіцыента для кожнага множніка. Глыбіня кожнай памяці - ceil(taps/2/multiplier) *channel, што складае 12 у гэтым прыкладзеample, дзе аператар ceil(x) вяртае наступнае большае цэлае, калі аргумент x з'яўляецца дробавым.

4.4. Наладжванне ядра фільтра FIR
4.4.1. Варыянты архітэктуры
Параметры колькасці каналаў, колькасці адводаў і тыпу фільтра незалежныя і вызначаюцца непасрэдна на ўкладцы «Архітэктура» інтэрфейсу ядра IP (падрабязнасці глядзіце ў «Настройках параметраў»). Калі патрабуецца шматфазны дэцыматар або інтэрпалятар, каэфіцыент дэцымацыі або інтэрпаляцыі можна ўказаць непасрэдна ў інтэрфейсе. Каэфіцыент дэцымацыі або інтэрпаляцыі таксама можна задаць праз парты ўводу падчас працы, выбраўшы адпаведную опцыю Variable. Калі абраны параметр «Зменны каэфіцыент прарэжвання» (або «Зменны каэфіцыент інтэрпаляцыі»), каэфіцыент прарэжвання (або інтэрпаляцыі) можна змяняць ад двух да каэфіцыента прарэжвання (або каэфіцыента інтэрпаляцыі) праз порт уводу.
4.4.1.1. Спецыфікацыя каэфіцыентаў Каэфіцыенты фільтра задаюцца з дапамогай каэфіцыентаў file. Каэфіцыенты file гэта тэкст file з адным каэфіцыентам на радок. Калі каэфіцыенты сіметрычныя, трэба паставіць сцяжок «Сіметрычныя каэфіцыенты», каб ядро IP выкарыстоўвала суматары сіметрыі для памяншэння колькасці выкарыстоўваных множнікаў. Калі сцяжок Сіметрычныя каэфіцыенты пазначаны, толькі палова каэфіцыентаў чытаецца з каэфіцыента file. Для n-адводнага сіметрычнага фільтра каэфіцыентаў колькасць

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
каэфіцыенты, прачытаныя з каэфіцыентаў file роўны ceil(n/2). Для шматканальных фільтраў спачатку ўказваюцца каэфіцыенты для канала 0, затым для канала 1 і гэтак далей. Для шматканальных фільтраў ёсць магчымасць вызначыць, ці будуць каэфіцыенты рознымі для кожнага канала або аднолькавымі (агульнымі) для ўсіх каналаў. Калі каэфіцыенты агульныя, у каэфіцыентах неабходна ўказаць толькі адзін набор каэфіцыентаў file. Значэнні каэфіцыента ў ст file можа быць у любым арэндзе (дзесятковым, шаснаццатковым або двайковым), выбраным карыстальнікам. Унарны адмоўны аператар выкарыстоўваецца толькі ў тым выпадку, калі каэфіцыенты зададзены ў дзесятковым апорным сістэме. Для шаснаццатковых і двайковых карэньчыкаў лікі павінны быць прадстаўлены ў форме дапаўнення да двух. Былыampле каэфіцыенты file у дзесятковым фармаце для 11-адводнага, 16-бітнага набору каэфіцыентаў прыведзены ніжэй. У гэтым эксample, каэфіцыент двайковай кропкі роўны 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 An exampле каэфіцыенты file у фармаце з плаваючай коскай для вышэйзгаданага выпадку, калі пазіцыя двайковай кропкі каэфіцыентаў роўная 8, прыведзена ніжэй. Каэфіцыенты будуць квантаваны ў адпаведнасці з дробавымі дадзенымі 16.8, у якіх 16 - гэта поўная шырыня каэфіцыентаў, а 8 - гэта шырыня дробавай часткі. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 Калі сцяжок Reloadable Coefficients адзначаны, каэфіцыенты могуць быць перазагружаны ў FIR-фільтр падчас працы ядра. З гэтай опцыяй патрэбныя каэфіцыенты павінны быць загружаны перад працай фільтра. Каэфіцыенты павінны загружацца ў пэўным парадку, які вызначаецца праграмай, якая пастаўляецца з ядром IP. IP-ядро можа таксама пры жаданні зрабіць унутраны пераўпарадкаванне, хаця і з выкарыстаннем большых рэсурсаў. Калі гэты параметр патрэбны, можна паставіць галачку ў полі «Перапарадкаваць каэфіцыенты ўнутры». З дапамогай гэтай опцыі каэфіцыенты могуць быць загружаны ў звычайным паслядоўным парадку да ядра.
4.4.1.2. Каэфіцыент мультыплексавання множніка Прапускной здольнасцю і выкарыстаннем рэсурсаў можна кіраваць шляхам прысваення патрэбнага значэння параметру каэфіцыента мультыплексавання множніка. Поўная паралельная праца (адзін выходны даны за такт) можа быць дасягнута шляхам усталявання каэфіцыента мультыплексавання множніка роўнага 1. Калі для каэфіцыента мультыплексавання множніка ўстаноўлена максімальнае значэнне, якое адлюстроўваецца ў інтэрфейсе, падтрымліваецца поўная паслядоўная праца, якая займае да n тактавыя сігналы для вылічэння адных выходных даных sample, дзе n - колькасць адводаў для несіметрычнага КИХ-фільтра і палова колькасці адводаў для сіметрычнага КИХ-фільтра. Максімальнае значэнне каэфіцыента мультыплексавання множніка для розных канфігурацый фільтра FIR з n-адводамі прыведзена ў табліцы 4.1.

14 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core

Табліца 4.1. Максімальны каэфіцыент мультыплексавання множніка для розных канфігурацый*

Тып FIR Несіметрычны Сіметрычны паўдыяпазон

Адзіная стаўка n Ceil(n/2) floor((n+1)/4)+1

Інтэрпалятар з каэфіцыентам=i Ceil(n/i) Ceil(n/2i) floor((n+1)/4)

*Заўвага: аператар падлогі (x) вяртае наступны ніжэйшы цэлы лік, калі x з'яўляецца дробавым значэннем.

Дэцыматар з каэфіцыентам Ceil(n/d) Ceil(n/2d) floor((n+1)/8)+1

4.4.2. Параметры спецыфікацыі ўводу-вываду
Элементы кіравання на ўкладцы інтэрфейсу I/O Specifications выкарыстоўваюцца для вызначэння розных метадаў шырыні і дакладнасці ў шляху даных. Шырыню і двайковыя пазіцыі кропак ўваходных даных і каэфіцыентаў можна вызначыць незалежна. Ад шырыні ўваходных даных, шырыні каэфіцыента і колькасці націсканняў аўтаматычна фіксуецца поўная дакладная шырыня вываду і сапраўднае месцазнаходжанне выхаднога бінарнага пункту. Вывад з поўнай дакладнасцю пераўтворыцца ў зададзеную карыстальнікам шырыню вываду шляхам выдалення некаторых найменш значных (LS) і некаторых найбольш значных (MS) бітаў і выканання вызначанай апрацоўкі акруглення і перапаўнення. Вывад задаецца шырынёй вываду і параметрам пазіцыі выхаднога двайковага пункта.
4.4.2.1. Акругленне
Наступныя пяць варыянтаў падтрымліваюцца для акруглення: · Няма Адкідае ўсе біты справа ад малодшага біта вываду і пакідае вывад без карэкцыі. · Акругленне ў большы бок Акругляе да бліжэйшага больш дадатнага ліку. · Акругленне ад нуля Акругленне ад нуля, калі дробавая частка дакладна роўная палове. · Акругленне ў бок нуля Акругленне ў бок нуля, калі дробавая частка дакладна роўная палове. · Збежнае акругленне Акругляе да бліжэйшага цотнага значэння, калі дробавая частка дакладна роўная палове.

4.4.3. Варыянты рэалізацыі
4.4.3.1. Тып памяці
Ядро IP-фільтра FIR выкарыстоўвае памяць для захоўвання даных адводаў затрымкі, каэфіцыентаў і для некаторых канфігурацый уваходных і выходных даных. Колькасць выкарыстоўваных адзінак памяці залежыць ад некалькіх параметраў, уключаючы шырыню дадзеных, колькасць адводаў, тып фільтра, колькасць каналаў і каэфіцыент сіметрыі. У большасці выпадкаў кожны множнік патрабуе аднаго блока памяці даных і аднаго блока памяці каэфіцыента. Фільтры інтэрпаляцыі або дэцымацыі могуць дадаткова выкарыстоўваць уваходныя або выходныя буферы. Параметр інтэрфейсу тыпу памяці можна выкарыстоўваць, каб вызначыць, ці выкарыстоўваецца EBR або размеркаваная памяць для захоўвання даных, каэфіцыентаў, уводу і вываду. Параметр пад назвай Auto пакідае гэты выбар інструменту генератара IP, які выкарыстоўвае EBR, калі памяць больш за 128 месцаў, і размеркаваную памяць у адваротным выпадку.

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core

4.5. Апісанне сігналаў
Апісанне партоў уводу/вываду (I/O) для IP-ядра фільтра FIR прыведзена ў табліцы 4.2.

Табліца 4.2. Вызначэнні партоў верхняга ўзроўню

Порт

Біты

Агульны ўвод / вывад

clk

рстн

дын

Шырыня ўваходных дадзеных

несапраўдны

dout несапраўдны
RFI

Шырыня выхаду 1
1

Калі выбраны Reloadable Coefficients

труна

Заўвагі 1*

каэфіцыент

Увод-вывад

Апісанне

Сістэмны гадзіннік для ўваходаў і выхадаў дадзеных і кіравання.

Сістэмны асінхронны актыўны нізкі сігнал скіду.

Уваходныя даныя.

Увядзіце сапраўдны сігнал. Уваходныя дадзеныя чытаюцца толькі тады, калі

inpvalid высокі.

Выхадныя даныя.

Класіфікатар выходных даных. Выхадныя даныя dout сапраўдныя толькі тады, калі

гэты сігнал высокі.

Гатовы да ўводу. Гэты выхад, калі высокі, паказвае, што IP

ядро гатова прыняць наступныя ўваходныя дадзеныя. Правільныя дадзеныя могуць

прымяняцца пры din толькі ў тым выпадку, калі RFI быў высокім падчас папярэдняга такту

цыкл.

Увод каэфіцыентаў. Каэфіцыенты павінны быць загружаныя

праз гэты порт у пэўным парадку. Звярніцеся да падзелу

Узаемадзеянне з IP-ядром фільтра FIR для атрымання падрабязнай інфармацыі.

Пры пацверджанні значэнне ў каэфіцыенце шыны будзе запісана

каэфіцыент памяці.

каэф

Гэты ўваход выкарыстоўваецца, каб сігналізаваць фільтру выкарыстоўваць нядаўна

загружаны набор каэфіцыентаў. Гэты сігнал павінен быць імпульсным высокім для

адзін такт пасля загрузкі ўсяго набору каэфіцыентаў

выкарыстоўваючы coeffin і coeffwe.

Калі колькасць каналаў больш за 1

ibstart

Пачатак блока ўводу. Для шматканальных канфігурацый гэты ўваход

вызначае канал 0 уваходу.

перашкаджаць

Пачатак выхаднога блока. Для шматканальных канфігурацый гэта

выхад ідэнтыфікуе канал 0.

Калі адзначаны пераменны каэфіцыент інтэрпаляцыі або пераменны каэфіцыент дэцымацыі

ifactor

ceil(Log2(Інтэрпаляцыя

Значэнне каэфіцыента інтэрпаляцыі

множнік+1))

dfactor

ceil(Log2(каэфіцыент прарэжнення+1))

Значэнне каэфіцыента прарэжвання

фактарнабор

Задае каэфіцыент інтэрпаляцыі або каэфіцыент дэцымацыі.

Дадатковы ўвод-вывад

Уключыць гадзіннік. Пакуль гэты сігнал адменены, ядро будзе

ігнараваць усе іншыя сінхронныя ўваходы і падтрымліваць яго бягучы

стан

Сінхронны скід. Калі сцвярджаецца хаця б на адзін гадзіннік

цыклу ўсе рэгістры ў ядры IP ініцыялізуюцца для скіду

стан.

Заўвагі: 1. Шырыня для тыпу са знакам і сіметрычнай інтэрпаляцыі роўная шырыні каэфіцыентаў +1. 2. Шырыня для беззнакавай і сіметрычнай інтэрпаляцыі роўная шырыні каэфіцыентаў +2. 3. Шырыня для ўсіх астатніх выпадкаў - шырыня каэфіцыентаў.

16 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core

4.6. Узаемадзеянне з FIR Filter IP Core
4.6.1. Інтэрфейс дадзеных
Дадзеныя паступаюць у ядро праз din і з ядра праз dout.

4.6.2. Некалькі каналаў
Для шматканальных рэалізацый у ядры IP даступныя два порты, ibstart і obstart, для сінхранізацыі нумароў каналаў. Уваход ibstart выкарыстоўваецца для ідэнтыфікацыі даных канала 0, якія ўжываюцца на ўваходах. Выхад obstart становіцца высокім адначасова з выхаднымі дадзенымі канала 0.

4.6.3. Пераменны каэфіцыент інтэрпаляцыі/дэцымацыі
Калі каэфіцыент інтэрпаляцыі (або дэцымацыі) з'яўляецца зменным, парты ifactor (або dfactor) і factorset дадаюцца да ядра IP. Каэфіцыент інтэрпаляцыі (або дэцымацыі), які ўжываецца для порта ifactor (або dfactor), усталёўваецца, калі набор фактараў строб-сігналу высокі. Калі каэфіцыент інтэрпаляцыі (або дэцымацыі) змяняецца, выхадны радыёчастотны сігнал становіцца нізкім на працягу некалькіх цыклаў. Калі ён зноў становіцца высокім, фільтр працуе як інтэрпалюючы (або прарэжваючы) фільтр, які адпавядае новаму значэнню каэфіцыента.

4.6.4. Перазагружаныя каэфіцыенты
Калі выбраны Reloadable Coeficients, два дададзеныя порты, coeffin і coeffwe, выкарыстоўваюцца для перазагрузкі каэфіцыентаў. Усе каэфіцыенты трэба загружаць адным пакетам, захоўваючы высокі каэфіцыент сігналу на працягу ўсёй працягласці загрузкі. Пасля загрузкі ўсіх каэфіцыентаў каэфіцыент уваходнага сігналу павінен быць імпульсам высокага ўзроўню на працягу аднаго тактавага цыклу, каб новыя каэфіцыенты ўступілі ў сілу.
Ёсць два спосабы прымянення каэфіцыентаў для перазагрузкі памяці каэфіцыентаў, як вызначана параметрам Reorder Coefficients Inside.
Калі параметр Reorder Coefficients Inside не выбраны, каэфіцыенты павінны прымяняцца ў пэўнай паслядоўнасці для перазагрузкі памяці каэфіцыентаў. Неапрацаваныя каэфіцыенты, як паказана ў каэфіцыентах file, можна пераўтварыць у перазагружаемую паслядоўнасць з дапамогай праграмы генерацыі каэфіцыентаў coeff_gen.exe (для Windows), даступнай у тэчцы gui у каталогу ўстаноўкі IP (напрыклад,ample, у папцы C:LatticeCorefir_core_v6.0gui). Назвы праграмы генерацыі каэфіцыентаў для UNIX і Linux - coeff_gen_s і coeff_gen_l адпаведна. Для Windows праграма выклікаецца наступным чынам:
coeff_gen.exefile_імя>.lpc
Заўвага: калі ў lpc file, значэнне параметра varcoeff= роўна "Так", калі ласка, змяніце яго на "Не" перад стварэннем ПЗУ files ўручную.
Гэтая каманда пераўтворыць каэфіцыенты ва ўваходных дадзеных file, пра што гаворыцца ў каэфfile= параметр у lpc file, да паслядоўнасці загружаных каэфіцыентаў file называецца каэф.мем. Звярніце ўвагу, што выхад file можа ўтрымліваць больш каэфіцыентаў, чым было першапачаткова з-за ўстаўленых нулявых каэфіцыентаў. Усе каэфіцыенты на выхадзе file, уключаючы нулі, павінны прымяняцца паслядоўна праз порт каэфіцыента. Каб атрымаць паслядоўнасць прымянення каэфіцыентаў, адрэдагуйце ўваходныя каэфіцыенты file з парадкавымі нумарамі (напрыклад, 1,2) і IP будзе працаваць file аўтаматычна. У рэжыме перазагружаных каэфіцыентаў ядро не будзе гатова да працы (выхад радыёчастотнага злучэння не будзе высокім), пакуль каэфіцыенты не будуць загружаныя і каэфіцыент не будзе зацверджаны высокім.
Калі абраны параметр Reorder Coefficients Inside, каэфіцыенты будуць пераўпарадкаваны ўнутры ядра IP без неабходнасці пераўпарадкавання ўручную, апісанага раней. З дапамогай гэтай опцыі логіка змены парадку дадаецца да ядра IP, і карыстальнік можа прымяняць каэфіцыенты ў звычайнай паслядоўнасці.
У гэтым рэжыме, калі абраны параметр «Сіметрычныя каэфіцыенты», будзе выкарыстоўвацца толькі палова прадстаўленых каэфіцыентаў. Напрыкладample, калі ўваходная паслядоўнасць неапрацаваных каэфіцыентаў: 1 2 3 4 5 6 5 4 3 2 1, каэфіцыенты, якія будуць выкарыстоўвацца, будуць 1 2 3 4 5 6.
Аналагічным чынам, калі абраны Half Band, усе ўваходныя каэфіцыенты ў цотных месцах, акрамя апошняга, будуць адкінуты. Напрыкладample, калі ўваходная паслядоўнасць неапрацаваных каэфіцыентаў: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1, каэфіцыенты, якія будуць выкарыстоўвацца, будуць 1 2 3 4 5 6.
Заўвага: калі параметр varcoeff= у lpc file усталявана ў Так, зменіце яго на Не перад стварэннем новых каэфіцыентаў file.

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
4.7. Тэхнічныя характарыстыкі тэрмінаў
Часавыя дыяграмы для ядра IP-фільтра FIR прыведзены на малюнках 4.8 - 4.17. Звярніце ўвагу, што існуюць розныя спецыфікацыі часу для некаторых прыкладанняў FIR-фільтраў, якія выкарыстоўваюць прылады Lattice XP2/ECP3/ECP5. Малюнкі з 4.8 па 4.11 прымяняюцца да ўсіх прыкладанняў FIR.
4.7.1. Спецыфікацыі па часе, прыдатныя да ўсіх прылад
Малюнак 4.8. Аднаканальны, адначастотны FIR-фільтр з бесперапыннымі ўваходамі

Малюнак 4.9. Адзіны канал, фільтр FIR з адной хуткасцю з прабеламі на ўваходзе Малюнак 4.10. Сігналы фактарнабору
Малюнак 4.11. Каэфіцыент перазагрузкі

18 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
4.7.2. Спецыфікацыі па часе, прыдатныя да рэалізацый LatticeXP2, LatticeECP3 і LatticeECP5
У дадатак да папярэдніх малюнкаў, малюнкі з 4.12 па 4.14 прымяняюцца пры выкарыстанні прылад LatticeXP2, LatticeECP3 і LatticeECP5: адмоўная сіметрыя, паўпаласа, інтэрпаляцыя зменнай фактару і дэцымацыя, а таксама прыкладанні з выкарыстаннем множнікаў 36×36.
Малюнак 4.12. Шматканальны аднахуткасны FIR-фільтр (3 канала)

Малюнак 4.13. Шматканальны (3 каналы) інтэрпалятар (каэфіцыент 3)

Малюнак 4.14. Шматканальны (3 каналы) дэцыматар (каэфіцыент 3)

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
4.7.3. Спецыфікацыі па часе, якія прымяняюцца да рэалізацый LatticeECP3 і LatticeECP5
Як паказвалася раней, малюнкі з 4.15 па 4.17 прымяняюцца да ўсіх прылад LatticeECP3 і Lattice ECP5, акрамя тых, якія спецыяльна пералічаны ў папярэднім раздзеле.

Малюнак 4.15. Шматканальны аднахуткасны FIR-фільтр (3 канала)

Малюнак 4.16. Шматканальны (3 каналы) інтэрпалятар (каэфіцыент 3)

Малюнак 4.17. Шматканальны (3 каналы) дэцыматар (каэфіцыент 3)

20 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core

5. Налады параметраў

Інструменты IPexpress і Clarity Designer выкарыстоўваюцца для стварэння IP і архітэктурных модуляў у праграмным забеспячэнні Diamond. Вы можаце звярнуцца да раздзела "Стварэнне і ацэнка ядра IP", каб даведацца, як стварыць IP.
Табліца 5.1 змяшчае спіс канфігураваных карыстальнікам параметраў IP-ядра фільтра FIR. Налады параметраў задаюцца з дапамогай інтэрфейсу ядра канфігурацыі IP-фільтра FIR у IPexpress або Clarity Designer. Шматлікія параметры асноўных параметраў IP-фільтра FIR падзелены на некалькі ўкладак інтэрфейсу, як апісана ў гэтай главе.

Табліца 5.1. Спецыфікацыі параметраў IP-ядра фільтра FIR

Параметр

Дыяпазон

Тэхнічныя характарыстыкі фільтра

Колькасць каналаў

1 да 256

Колькасць кранаў

1 да 2048

Тып фільтра

{Адзінкавая стаўка, інтэрпалятар, дэцыматар}

Каэфіцыент інтэрпаляцыі

2 да 256

Пераменны каэфіцыент інтэрпаляцыі

{Так, Не}

Каэфіцыент дэцымацыі

2 да 256

Пераменны каэфіцыент дэцымацыі

{Так, Не}

Спецыфікацыі каэфіцыентаў

Перазагружаныя каэфіцыенты

{Так, Не}

Перапарадкуйце каэфіцыенты ўнутры

{Так, Не}

набор каэфіцыентаў

{Агульны, адзін на канал}

Сіметрычныя каэфіцыенты

{Так, Не}

Адмоўная сіметрыя

{Так, Не}

Паўбэнд

{Так, Не}

Дзеянне каэфіцыента

{Плаваючая кропка, дзесятковы, шаснаццатковы, двайковы}

Каэфіцыенты file

Увядзіце або праглядзіце

Дадатковыя параметры

Множнік Каэфіцыент мультыплексавання

Заўвага 1, Заўвага 2

Колькасць блокаў SysDSP у радку

5 – Заўвага 3

Спецыфікацыі ўводу/вываду

Тып уваходных даных

{Подпіс, без подпісу}

Шырыня ўваходных дадзеных

4 да 32

Палажэнне двайковай кропкі ўваходных даных

-2 да шырыні ўваходных дадзеных + 2

Тып каэфіцыентаў

{Подпіс, без подпісу}

Шырыня каэфіцыентаў

4 да 32

Каэфіцыенты двайковай пазіцыі кропкі

-2 да шырыні каэфіцыентаў + 2

Шырыня выхаду

4 да максімальнай выхадной шырыні

Вывад двайковай пазіцыі кропкі

(4+Пазіцыя двайковай кропкі ўваходных даных + Пазіцыя двайковай кропкі каэфіцыента Макс. шырыня вываду) да (Шырыня выхаду + Двайковыя даныя ўваходных дадзеных
пазіцыя кропкі + каэфіцыент двайковай пазіцыі кропкі – 4)

Кантроль дакладнасці

Перапаўненне Акругленне

{Насычанасць, абгортка}
{Няма, акругленне ўверх, акругленне ад нуля, акругленне да нуля, канвергентнае акругленне}

Па змаўчанні
4 64 Разавая стаўка 2 Няма 2 Няма
Так Не Агульны Не Не Не Дзесятковы –
Заўвага 2 Заўвага 3
Падпісана 16
Падпісана 16 0 38 0
Насычанасць Няма

Тып памяці Тып памяці дадзеных Каэфіцыент памяці Тып уваходнага буфера

{EBR, размеркаваны, аўтаматычны}

EBR

{EBR, размеркаваны, аўтаматычны}

EBR

{EBR, размеркаваны, аўтаматычны}

EBR

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core

Параметр

Дыяпазон

Па змаўчанні

Тып выхаднога буфера

{EBR, размеркаваны, аўтаматычны}

EBR

Аптымізацыя

{Плошча, хуткасць}

{Плошча}

Дадатковыя парты

{Так, Не}

няма

{Так, Не}

няма

Параметры сінтэзу

Абмежаванне частоты

1 400

300

Заўвагі:

1. Каэфіцыент мультыплексавання множніка абмежаваны колькасцю блокаў DSP у прыладзе (A) і фактычнай колькасцю блокаў DSP a

праектныя патрэбы (B). Калі A>B, каэфіцыент мультыплексавання множніка ўсталёўваецца ў 1; інакш значэнне будзе больш за 1.

2. Падрабязнасці гл. Каэфіцыент мультыплексавання множніка. 3. Максімальная колькасць блокаў DSP, даступных запар у абранай прыладзе.

Значэнні па змаўчанні, паказаныя на наступных старонках, з'яўляюцца тымі, якія выкарыстоўваюцца для эталоннага дызайну фільтра FIR. Параметры ядра IP для кожнай укладкі абмяркоўваюцца больш падрабязна.

5.1. Архітэктура Tab
Малюнак 5.1 паказвае змесціва ўкладкі «Архітэктура».

Малюнак 5.1. Укладка "Архітэктура" ядра IP-інтэрфейсу фільтра FIR

22 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Табліца 5.2. Элемент інтэрфейсу ўкладкі "Архітэктура".
Колькасць каналаў Колькасць адводаў Тып фільтра Каэфіцыент інтэрпаляцыі Пераменны каэфіцыент інтэрпаляцыі Каэфіцыент дэцымацыі Пераменны каэфіцыент дэцымацыі Каэфіцыенты перазагрузкі Каэфіцыенты змены парадку ўнутры
Каэфіцыенты набору сіметрычных каэфіцыентаў
Палавіна адмоўнай сіметрыі
Каэфіцыент Radix

Кіраўніцтва карыстальніка FIR Filter IP Core
Апісанне
Гэтая опцыя дазваляе карыстальніку вызначыць колькасць каналаў.
Гэтая опцыя дазваляе карыстальніку вызначаць колькасць націсканняў.
Гэтая опцыя дазваляе карыстальніку вызначыць, ці будзе фільтр адзінай хуткасці, інтэрпалятарам або дэцыматарам.
Гэтая опцыя дазваляе карыстальніку ўказаць значэнне фіксаванага каэфіцыента інтэрпаляцыі. Калі тып FIR - інтэрпаляцыя, значэнне павінна складаць ад 2 да 256. У адваротным выпадку яно будзе аўтаматычна ўстаноўлена ў 1.
Гэты параметр дазваляе карыстальніку вызначыць, ці будзе каэфіцыент інтэрпаляцыі фіксаваным падчас генерацыі IP або зменлівым падчас выканання. Калі гэта адзначана, каэфіцыент інтэрпаляцыі задаецца праз уваходны порт ifactor, калі множнік высокі. Гэтая опцыя дазваляе карыстальніку ўказаць значэнне фіксаванага каэфіцыента прарэжвання. Калі тып FIR - прарэжванне, значэнне павінна складаць ад 2 да 256. У адваротным выпадку яно будзе аўтаматычна ўстаноўлена ў 1.
Гэты параметр дазваляе карыстальніку вызначыць, ці будзе каэфіцыент дэцымацыі фіксаваным падчас генерацыі IP або зменным падчас выканання. Калі гэта пазначана, каэфіцыент дэцымацыі задаецца праз dfactor порта ўводу, калі множнік высокі. Гэты параметр дазваляе карыстальніку вызначыць, ці з'яўляюцца каэфіцыенты фіксаванымі або перазагружанымі. Калі пазначана, каэфіцыенты могуць быць перазагружаны падчас працы ядра з дапамогай каэфіцыента ўваходнага порта.
Калі каэфіцыенты перазагружаюцца, іх трэба ўводзіць у пэўным парадку. Змена парадку можа быць выканана з дапамогай праграмы, якая пастаўляецца разам з ядром IP. Аднак ядро таксама прадугледжвае неабавязковую пераўпарадкаванне абсталявання за кошт дадатковых апаратных рэсурсаў. Калі выбрана гэтая опцыя, каэфіцыенты могуць быць уведзены ў звычайнай паслядоўнасці да стрыжня, і стрыжань будзе ўнутрана змяняць парадак падолаў па меры неабходнасці. Гэты параметр недаступны, калі тып фільтра - інтэрпалятар і ўключаны сіметрычныя каэфіцыенты.
Гэтая опцыя дазваляе карыстальніку вызначыць, ці выкарыстоўваецца адзін і той жа набор каэфіцыентаў для ўсіх каналаў, ці для кожнага канала выкарыстоўваецца незалежны набор каэфіцыентаў.
Гэты параметр дазваляе карыстальніку вызначыць, ці з'яўляюцца каэфіцыенты сіметрычнымі. Калі гэта адзначана, толькі палова колькасці каэфіцыентаў (калі колькасць націсканняў няцотная, палова значэння акругляецца да наступнага большага цэлага ліку) счытваецца з ініцыялізацыі file.
Калі гэта адзначана, каэфіцыенты лічацца адмоўнымі сіметрычнымі. Гэта значыць другая палова каэфіцыентаў робіцца роўнай адмоўным адпаведным каэфіцыентам першай паловы.
Гэтая опцыя дазваляе карыстальніку вызначыць, ці рэалізаваны паўпалосны фільтр. Калі гэта адзначана, толькі палова колькасці каэфіцыентаў (калі колькасць націскаў няцотная, палова значэння акругляецца да наступнага большага цэлага ліку) счытваецца з ініцыялізацыі file.
Гэтая опцыя дазваляе карыстальніку ўказаць радыкс для каэфіцыентаў у каэфіцыентах file. Для дзесятковага радыкса адмоўныя значэнні маюць папярэдні адзінарны знак мінус. Для шаснаццатковых (Hex) і двайковых карэньчыкаў адмоўныя значэнні павінны быць запісаны ў форме дапаўнення 2, выкарыстоўваючы роўна столькі лічбаў, колькі вызначана параметрам шырыні каэфіцыентаў. Каэфіцыенты з плаваючай кропкай зададзены ў форме . , дзе лічбы 'n' абазначаюць цэлую частку, а лічбы 'd' - дзесятковую частку. Значэнні каэфіцыентаў з плаваючай коскай павінны адпавядаць параметрам "Шырыня каэфіцыентаў" і "Пазіцыя двайковай кропкі каэфіцыентаў". Напрыкладampле, калі . складае 8.4, а тып каэфіцыентаў - без знака, значэнне каэфіцыентаў павінна быць ад 0 да 11111111.1111 (255.9375).

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
Каэфіцыенты элементаў інтэрфейсу File
Множнік Каэфіцыент мультыплексавання
Колькасць блокаў sysDSP у радку

Апісанне
Гэтая опцыя дазваляе карыстальніку ўказаць імя і размяшчэнне каэфіцыентаў file. Калі каэфіцыенты file не вызначана, фільтр ініцыялізуецца з наборам каэфіцыентаў па змаўчанні.
Гэты параметр дазваляе карыстальніку ўказаць каэфіцыент мультыплексавання множніка. Гэты параметр павінен быць усталяваны ў 1 для поўных паралельных прыкладанняў і ў максімальнае значэнне, якое падтрымліваецца ў інтэрфейсе для поўных серыйных прыкладанняў.
Гэты параметр дазваляе карыстальніку вызначыць максімальную колькасць множнікаў DSP, якія будуць выкарыстоўвацца ў радку DSP для дасягнення аптымальнай прадукцыйнасці. Напрыкладampнапрыклад, калі мэтавая прылада мае 20 множнікаў у радку DSP і канструкцыя патрабуе 22 множнікаў, карыстальнік можа выбраць выкарыстанне ўсіх 20 множнікаў у адным радку і двух множнікаў у іншым радку або менш за 20 множнікаў у кожным радку (напрыклад, 8 ), што можа даць лепшую прадукцыйнасць. У адным экзэмпляры FIR можна выкарыстоўваць множнікі, размеркаваныя максімум па трох радках DSP. Гэты параметр дзейнічае толькі на прыладах LatticeECP3 і ECP5.

5.2. Укладка спецыфікацыі ўводу-вываду
На малюнку 5.2 паказана змесціва ўкладкі Спецыфікацыя ўводу-вываду.

Малюнак 5.2. Укладка спецыфікацыі ўводу/вываду ядра IP-інтэрфейсу фільтра FIR

24 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Табліца 5.3. Укладка «Спецыфікацыя ўводу-вываду» Элемент інтэрфейсу
Тып уваходных даных Шырыня уваходных даных Каэфіцыенты двайковай пазіцыі кропкі Тып каэфіцыентаў Шырыня каэфіцыентаў двайковай пазіцыі кропкі Выхадная шырыня
Вывад бінарных балаў
Пераліў
Акругленне

Кіраўніцтва карыстальніка FIR Filter IP Core
Апісанне
Гэты параметр дазваляе карыстальніку вызначаць тып ўваходных даных як са знакам або без знака. Гэты параметр дазваляе карыстальніку ўказваць ўваходныя даныя twwiod'tsh.complement number.
Гэты параметр дазваляе карыстальніку ўказваць месцазнаходжанне двайковай кропкі ва ўваходных дадзеных. Гэты лік вызначае бітавую пазіцыю двайковай кропкі ад LSB ўваходных даных. Калі лік роўны нулю, кропка знаходзіцца адразу пасля LSB, калі дадатнае, то злева ад LSB, а калі адмоўнае, то справа ад LSB.
Гэтая опцыя дазваляе карыстальніку вызначаць тып каэфіцыентаў са знакам або без знака. Калі тып са знакам, даныя каэфіцыента інтэрпрэтуюцца як дадатковы лік 2. Гэтая опцыя дазваляе карыстальніку вызначаць шырыню каэфіцыентаў. Гэтая опцыя дазваляе карыстальніку вызначаць размяшчэнне двайковай кропкі ў каэфіцыентах. Гэты лік вызначае бітавую пазіцыю двайковай кропкі ад LSB каэфіцыентаў. Калі лік роўны нулю, кропка знаходзіцца адразу пасля LSB; калі станоўчы, ён знаходзіцца злева ад LSB, а калі адмоўны, то справа ад LSB.
Гэтая опцыя дазваляе карыстальніку задаць шырыню выходных даных. Максімальная шырыня вываду з поўнай дакладнасцю вызначаецца максімальнай шырынёй вываду = шырынёй уваходных даных + шырынёй каэфіцыентаў + столь (Log2(колькасць націсканняў/каэфіцыент інтэрпаляцыі)). Выхад ядра звычайна з'яўляецца часткай вываду з поўнай дакладнасцю, роўнай шырыні выхаду і вынятай на аснове розных параметраў становішча двайковай кропкі. Фармат унутранага вываду поўнай дакладнасці адлюстроўваецца ў выглядзе статычнага тэксту побач з элементам кіравання шырынёй вываду ў інтэрфейсе. Фармат адлюстроўваецца як WF, дзе W - шырыня вываду з поўнай дакладнасцю, а F - месцазнаходжанне двайковай кропкі ад LSB вываду з поўнай дакладнасцю, адлічваючы злева. Напрыкладample, калі WF роўны 16.4, то выходнае значэнне будзе yyyyyyyyyyyy.yyyy у двайковым выражэнні. Для прыкладуampле, 110010010010.0101.
Гэтая опцыя дазваляе карыстальніку ўказаць бітавую пазіцыю двайковай кропкі ад LSB фактычнага выхаду ядра. Калі лік роўны нулю, кропка знаходзіцца адразу пасля LSB, калі дадатнае, то злева ад LSB, а калі адмоўнае, то справа ад LSB. Гэты лік разам з параметрам "Шырыня вываду" вызначае, як фактычны асноўны вывад вылучаецца з сапраўднага вываду поўнай дакладнасці. Параметры кантролю дакладнасці Перапаўненне і Акругленне прымяняюцца адпаведна, калі MSB і LSB адкідаюцца з сапраўднага выхаду поўнай дакладнасці.
Гэты параметр дазваляе карыстальніку вызначыць, які тып кантролю перапаўнення будзе выкарыстоўвацца. Гэты параметр даступны, калі неабходна выдаліць некаторыя з MSB з сапраўднага вываду. Калі выбрана "Насычанасць", выхадное значэнне абразаецца да максімальнага, калі станоўчае або мінімальнага, калі адмоўнае, адкідваючы MSB. Калі выбрана Wrap-round, MSB проста адкідваюцца без унясення якіх-небудзь выпраўленняў.
Гэты параметр дазваляе карыстальніку вызначаць метад акруглення, калі ёсць неабходнасць выдаліць адзін або некалькі LSB з сапраўднага вываду.

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
5.3. Ўкладка рэалізацыі
Малюнак 5.3 паказвае змесціва ўкладкі «Укараненне».

Малюнак 5.3. Укладка "Укараненне" ядра IP-інтэрфейсу фільтра FIR

Табліца 5.4. Элемент інтэрфейсу ўкладкі «Укараненне».
Тып памяці дадзеных
Каэфіцыент Тып памяці
Тып уваходнага буфера Тып выхаднога буфера Сінхронны скід (sr) Уключэнне тактавага сігналу (ce)
Параметры сінтэзу аптымізацыі

Апісанне
Гэтая опцыя дазваляе карыстальніку вызначыць тып памяці, які выкарыстоўваецца для захоўвання дадзеных. Калі выбрана EBR, для захавання даных выкарыстоўваюцца ўбудаваныя блокі аператыўнай памяці Lattice Embedded Block. Калі выбрана размеркаванае, размеркаваная памяць на аснове пошукавай табліцы выкарыстоўваецца для захоўвання даных. Калі выбрана «Аўта», памяць EBR выкарыстоўваецца для памяці памерам больш за 128 месцаў, а размеркаваная памяць выкарыстоўваецца для ўсіх астатніх успамінаў. Калі тып са знакам, даныя інтэрпрэтуюцца як дадатковы лік да двух.
Гэты параметр дазваляе карыстальніку вызначыць тып памяці, які выкарыстоўваецца для захоўвання каэфіцыентаў. Калі выбрана EBR, памяць EBR выкарыстоўваецца для захавання каэфіцыентаў. Калі выбрана размеркаванае, для захавання каэфіцыентаў выкарыстоўваецца размеркаваная памяць. Калі выбрана "Аўтаматычна", памяць EBR выкарыстоўваецца для памяці памерам больш за 128 месцаў, а размеркаваная памяць - для ўсіх астатніх успамінаў.
Гэтая опцыя дазваляе карыстальніку вызначаць тып памяці для ўваходнага буфера. Гэтая опцыя дазваляе карыстальніку вызначыць тып памяці для выходнага буфера.
Гэты параметр дазваляе карыстальніку вызначыць, ці патрэбны порт сінхроннага скіду ў IP. Сігнал сінхроннага скіду скідае ўсе рэгістры ў IP-ядры фільтра FIR.
Гэтая опцыя дазваляе карыстальніку вызначыць, ці патрэбны порт уключэння гадзінніка ў IP. Уключэнне гадзінніка можа выкарыстоўвацца для эканоміі энергіі, калі ядро не выкарыстоўваецца. Выкарыстанне порта ўключэння тактавага рэжыму павялічвае выкарыстанне рэсурсаў і можа паўплываць на прадукцыйнасць з-за павелічэння загружанасці маршрутызацыі.
Гэты параметр вызначае метад аптымізацыі. Калі выбрана вобласць, ядро аптымізавана для меншага выкарыстання рэсурсаў. Калі выбрана хуткасць, ядро аптымізавана для больш высокай прадукцыйнасці, але з крыху больш высокім выкарыстаннем рэсурсаў.
Lattice LSE або Synplify Pro

26 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
6. Стварэнне і ацэнка ядра IP
У гэтым раздзеле змяшчаецца інфармацыя аб тым, як стварыць ядро IP-фільтра Lattice FIR Filter з дапамогай інструмента IPexpress праграмнага забеспячэння ispLEVER, які ўваходзіць у праграмнае забеспячэнне Diamond або ispLEVER, і як уключыць ядро ў праект верхняга ўзроўню.
6.1. Ліцэнзаванне IP Core
Для поўнага і неабмежаванага выкарыстання IP-ядра FIR Filter у поўнай канструкцыі верхняга ўзроўню патрабуецца ліцэнзія на IP-ядро і прыладу. Інструкцыі аб тым, як атрымаць ліцэнзіі на IP-ядры Lattice, прадстаўлены на: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm. Карыстальнікі могуць спампоўваць і ствараць IP-ядро FIR Filter і цалкам ацэньваць ядро праз функцыянальныя магчымасці мадэляванне і рэалізацыя (сінтэз, карта, месца і маршрут) без ліцэнзіі IP. IP-ядро FIR Filter таксама падтрымлівае магчымасць ацэнкі апаратнага забеспячэння IP ад Lattice, што дазваляе ствараць версіі ядра IP, якія працуюць у апаратным забеспячэнні на працягу абмежаванага часу (прыкладна чатыры гадзіны) без неабходнасці ліцэнзіі IP. Для атрымання дадатковай інфармацыі гл. Аднак ліцэнзія патрабуецца для ўключэння мадэлявання сінхранізацыі, адкрыцця дызайну ў інструменце Diamond або ispLEVER EPIC і генерацыі бітавых патокаў, якія не ўключаюць абмежаванне часу чакання апаратнай ацэнкі.
6.2. Пачатак працы
IP-ядро FIR Filter даступна для загрузкі з IP-сервера Lattice з дапамогай IPexpress або інструмента Clarity Designer. IP fileаўтаматычна ўсталёўваюцца з дапамогай тэхналогіі ispUPDATE у любы каталог, указаны кліентам. Пасля ўстаноўкі IP-ядра яно будзе даступна ў інтэрфейсе IPexpress або ў інструменце Clarity Designer. Дыялогавае акно інтэрфейсу інструмента IPexpress для IP-ядра FIR Filter паказана на малюнку 6.1. Каб згенераваць канкрэтную канфігурацыю ядра IP, карыстальнік вызначае: · Шлях да праекта Шлях да каталога, дзе створаны IP files будзе размешчаны. · File Імя Абазначэнне імя карыстальніка, якое даецца створанаму ядру IP і адпаведным папкам і fileс. · (Diamond) Модуль вываду Verilog або VHDL. · Сямейства прылад Сямейства прылад, на якое IP павінен быць накіраваны (напрыклад, LatticeXP2, LatticeECP3 і іншыя). Толькі
пералічаны сем'і, якія падтрымліваюць канкрэтнае ядро IP. · Назва часткі Канкрэтная мэтавая частка ў абраным сямействе прылад.

Малюнак 6.1. Дыялогавае акно IPexpress

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
Звярніце ўвагу, што калі інструмент IPexpress выклікаецца з існуючага праекта, то па змаўчанні ўказаныя параметры праекта, шлях да праекта, выхад модуля, сямейства прылад і назва часткі. Для атрымання дадатковай інфармацыі звярніцеся да онлайн-даведкі інструмента IPexpress. Каб стварыць карыстальніцкую канфігурацыю, карыстальнік націскае кнопку «Наладзіць» у дыялогавым акне інструмента IPexpress, каб адлюстраваць інтэрфейс канфігурацыі ядра IP-фільтра FIR, як паказана на малюнку 6.2. У гэтым дыялогавым акне карыстальнік можа выбраць параметры IP-параметраў, характэрныя для іх прыкладання. Звярніцеся да налад параметраў для атрымання дадатковай інфармацыі аб FIR Filer Налады асноўных параметраў IP.

Малюнак 6.2. Дыялогавае акно канфігурацыі
Дыялогавае акно інтэрфейсу інструмента Clarity Designer для IP-ядра FIR Filter паказана на малюнку 6.3. · Стварэнне новага дызайну Clarity. Выберыце для стварэння новага каталога праекта Clarity Design, у якім будзе ядро FIR IP
генеруецца. · Дызайн Месцазнаходжанне Яснасць Дызайн каталог праектаў Шлях. · Назва дызайну Назва праекта Clarity Design. · Фармат вываду апаратнага апісання HDL (Verilog або VHDL). · Open Clarity Design Адкрыйце існуючы праект Clarity Design. · Дызайн File Назва існуючага праекта Clarity Design file з пашырэннем .sbx.

Малюнак 6.3. Дыялогавае акно інструмента Clarity Designer

28 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
Укладка Clarity Designer Catalog паказана на малюнку 6.4. Каб стварыць канфігурацыю ядра FIR IP, двойчы пстрыкніце імя IP на ўкладцы «Каталог».

Малюнак 6.4. Укладка каталога Clarity Designer
У дыялогавым акне Fir Filter, паказаным на малюнку 6.5, укажыце наступнае: · Імя асобніка Імя модуля экземпляра ядра FIR IP.

Малюнак 6.5. Дыялогавае акно Fir Filter
Звярніце ўвагу, што калі інструмент Clarity Designer выклікаецца з існуючага праекта, то для «Размяшчэння дызайну», «Сямейства прылад» і «Назва часткі» па змаўчанні выкарыстоўваюцца ўказаныя параметры праекта. Для атрымання дадатковай інфармацыі звярніцеся да онлайн-даведкі інструмента Clarity Designer. Каб стварыць карыстальніцкую канфігурацыю, націсніце кнопку «Наладзіць» у дыялогавым акне інструмента Clarity Designer, каб адлюстраваць інтэрфейс канфігурацыі ядра FIR IP, як паказана на малюнку 6.6. У гэтым дыялогавым акне карыстальнік можа выбраць параметры IP-параметраў, характэрныя для іх прыкладання. Звярніцеся да налад параметраў для атрымання дадатковай інфармацыі аб наладах параметраў FIR.

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core

Малюнак 6.6. Інтэрфейс канфігурацыі IP

30 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core
6.3. Створаны IPexpress Files і структура каталогаў верхняга ўзроўню
Калі карыстальнік націскае кнопку Стварыць, ядро IP і падтрымка files генеруюцца ва ўказаным каталогу шляху праекта. Структура каталогаў згенераванага files паказаны на рысунку 6.7.

Малюнак 6.7. FIR Filter IP Core Generated Directory Structure

Паток праектавання для IP, створаны з дапамогай інструмента IPexpress, выкарыстоўвае постсінтэзаваны модуль (NGO) для сінтэзу і абароненую мадэль для мадэлявання. Постсінтэзаваны модуль наладжваецца і ствараецца падчас генерацыі інструмента IPexpress.
У табліцы 6.1 прыведзены спіс ключоў files, створаны інструментам IPexpress. Назвы большасці створаных files настроены на назву модуля карыстальніка, указаную ў інструменце IPexpress. The fileУсе прыведзеныя ў табліцы 6.1 з'яўляюцца fileНеабходна ўкараніць і праверыць IP-ядро фільтра FIR у дызайне верхняга ўзроўню.

Табліца 6.1. File Спіс File

Апісанне

_інст.в

гэта file забяспечвае шаблон асобніка для IP.

гэта file забяспечвае абалонку для ядра FIR для мадэлявання.

_beh.v

гэта file забяспечвае мадэляванне паводзін для ядра FIR.

_bb.v

гэта file забяспечвае чорную скрыню сінтэзу для сінтэзу карыстальніка.

.ngo

НДА files забяспечваюць сінтэзаванае ядро IP.

.lpc .ipx
pmi_*.ngo *.rom

гэта file змяшчае параметры інструмента IPexpress, якія выкарыстоўваюцца для аднаўлення або змены ядра ў інструменце IPexpress. Пакет IPexpress file (Толькі алмаз). Гэта кантэйнер, які змяшчае спасылкі на ўсе элементы згенераванага ядра IP, неабходныя для падтрымкі мадэлявання, сінтэзу і рэалізацыі. Ядро IP можа быць уключана ў дызайн карыстальніка шляхам імпарту гэтага file да звязанага праекта Diamond.
Адзін або некалькі files рэалізацыя сінтэзаваных модуляў памяці, якія выкарыстоўваюцца ў ядры IP.
гэта file забяспечвае даныя ініцыялізацыі памяці каэфіцыента фільтра.

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core

Наступныя дап fileІнфармацыя аб стане генерацыі ядра IP таксама ствараецца ў каталогу Project Path: · _generate.tcl Скрыпты TCL, якія могуць аднавіць IP з каманднага радка. · _generate.log Сінтэз і часопіс карты file. · _gen.log Журнал стварэння IP-адрасоў IPexpress file.
6.4. Стварэнне ядра
Створаны IP-пакет FIR Filter уключае чорную скрыню ( _bb.v) і асобнік ( _inst.v) шаблоны, якія можна выкарыстоўваць для стварэння асобніка ў дызайне верхняга ўзроўню. Былыample RTL даведачная крыніца верхняга ўзроўню file які можа быць выкарыстаны ў якасці шаблону стварэння асобніка для ядра IP, прадстаўлены ў ялінка srcrtltop. Вы таксама можаце выкарыстоўваць гэтую спасылку верхняга ўзроўню ў якасці пачатковага шаблону для верхняга ўзроўню для іх поўнага дызайну. Рэгенеруючы ядро IP з дапамогай інструмента Clarity Designer, вы можаце змяніць любыя параметры, характэрныя для існуючага асобніка IP. Узнавіўшы ядро IP з дапамогай інструмента Clarity Designer, вы можаце стварыць (і змяніць пры неабходнасці) новы экземпляр IP з існуючай канфігурацыяй LPC/IPX file.
6.5. Запуск функцыянальнага мадэлявання
Падтрымка мадэлявання для IP-ядра FIR Filter забяспечваецца для сімулятара Aldec Active-HDL (Verilog і VHDL), сімулятара Mentor Graphics ModelSim. Функцыянальнае мадэляванне ўключае спецыфічную для канфігурацыі паводніцкую мадэль IP-ядра FIR Filter. Тэставы стэнд падае стымулы для ядра і кантралюе выхад з ядра. Створаны асноўны IP-пакет уключае спецыфічную для канфігурацыі мадэль паводзін ( _beh.v) для функцыянальнага мадэлявання ў каранёвым каталогу Project Path. Скрыпты мадэлявання, якія падтрымліваюць мадэляванне ацэнкі ModelSim, прадстаўлены ў ялінка сімвалічныя скрыпты. Скрыпт мадэлявання, які падтрымлівае мадэляванне ацэнкі Aldec, прадстаўлены ў ялінка simaldecscripts. Мадэляванне Modelsim і Aldec падтрымліваецца на выпрабавальным стэндзе files прадастаўляецца ст fir_evaltestbench. Мадэлі, неабходныя для мадэлявання, знаходзяцца ў адпаведнай папцы мадэляў. Каб запусціць мадэляванне ацэнкі Aldec: 1. Адкрыйце Active-HDL. 2. На ўкладцы Інструменты абярыце Выканаць макрас. 3. Перайдзіце да тэчкі ялінка simaldecscripts і запусціце адзін з паказаных сцэнарыяў do. Каб запусціць мадэляванне ацэнкі Modelsim: 1. Адкрыйце ModelSim. 2. Пад ст File ўкладку, абярыце Змяніць каталог і абярыце тэчку
ялінка сімвалічныя скрыпты. 3. На ўкладцы «Інструменты» абярыце «Выканаць макрас» і запусціце паказаны сцэнарый ModelSim do. Заўвага: калі мадэляванне завершана, з'явіцца ўсплывальнае акно з пытаннем Вы ўпэўненыя, што хочаце скончыць? Выберыце «Не», каб прааналізаваць вынікі. Выбар "Так" закрывае ModelSim.
6.6. Сінтэз і рэалізацыя ядра ў дызайне верхняга ўзроўню
Само IP-ядро фільтра FIR сінтэзуецца і прадастаўляецца ў фармаце NGO, калі ядро генеруецца праз IPexpress. Вы можаце аб'яднаць ядро ў вашым уласным дызайне верхняга ўзроўню, стварыўшы асобнік ядра ў вашым верхнім узроўні file як апісана ў раздзеле "Стварэнне ядра", а затым сінтэз усяго дызайну з дапамогай Synplify або Precision RTL Synthesis. Наступны тэкст апісвае паток рэалізацыі ацэнкі для платформаў Windows. Паток для платформаў Linux і UNIX апісаны ў Readme file у камплекце з ядром IP. Вышэйшы ўзровень file _top.v прадастаўляецца ў ялінка srcrtltop. Праз праект падтрымліваецца кнопкавая рэалізацыя эталоннага дызайну file .ldf знаходзіцца ў ялінка ахопліваць. Каб выкарыстоўваць гэты праект file у алмазе:

32 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core

1. Выбраць File > Адкрыць > Праект. 2. Перайсці да ялінка implsynplify у дыялогавым акне Адкрыць праект. 3. Выберыце і адкрыйце _.ldf. На дадзены момант усе з fileнеабходныя для падтрымкі сінтэзу верхняга ўзроўню і
рэалізацыя будзе імпартавана ў праект. 4. Выберыце ўкладку Працэс у левым акне інтэрфейсу. 5. Рэалізуйце поўную канструкцыю праз стандартны паток інтэрфейсу Diamond.
6.7. Ацэнка абсталявання
IP-ядро FIR Filter падтрымлівае магчымасць ацэнкі апаратнага забеспячэння IP Lattice, што дазваляе ствараць версіі ядра IP, якія працуюць у апаратным забеспячэнні на працягу абмежаванага перыяду часу (прыкладна чатыры гадзіны) без неабходнасці набыцця ліцэнзіі IP. Ён таксама можа быць выкарыстаны для ацэнкі ядра апаратнага забеспячэння ў дызайне, які вызначаецца карыстальнікам. Магчымасць ацэнкі апаратнага забеспячэння можа быць уключана/выключана ў меню "Уласцівасці" налад "Пабудаваць базу дадзеных" у Diamond Project Navigator.
6.7.1. Уключэнне ацэнкі абсталявання ў Diamond
Каб уключыць ацэнку абсталявання ў Diamond, абярыце Праект > Актыўная стратэгія > Перакласці налады дызайну. Магчымасць ацэнкі абсталявання можа быць уключана/выключана ў дыялогавым акне "Стратэгія". Ён уключаны па змаўчанні.

6.8. Абнаўленне/аднаўленне ядра IP
Рэгенеруючы ядро IP з дапамогай інструмента IPexpress, вы можаце змяніць любыя яго налады, уключаючы: тып прылады, метад уводу дызайну і любыя параметры, характэрныя для ядра IP. Рэгенерацыю можна зрабіць, каб змяніць існуючае IP-ядро або стварыць новае, але падобнае.

6.8.1. Аднаўленне ядра IP у Diamond
Каб аднавіць IP-ядро ў Diamond:
1. У IPexpress націсніце кнопку Аднавіць. 2. У рэгенерат view IPexpress, абярыце крыніцу IPX file модуля або IP, які вы хочаце аднавіць. 3. IPexpress паказвае бягучыя налады для модуля або IP у полі "Крыніца". Зрабіце новыя налады ў Target
скрынка. 4. Калі вы хочаце стварыць новы набор files у новым месцы, усталюйце новае месца ў IPX Target File скрынка. База
з file Імя будзе асновай усяго новага file назвы. Мэта IPX File павінен заканчвацца пашырэннем .ipx. 5. Націсніце Аднавіць. Адкрыецца дыялогавае акно модуля, у якім паказаны бягучыя налады параметраў. 6. У дыялогавым акне модуля абярыце патрэбныя параметры.
Каб атрымаць дадатковую інфармацыю пра параметры, націсніце Даведка. Таксама праверце ўкладку Аб праграме IPexpress, каб знайсці спасылкі на тэхнічныя заўвагі і кіраўніцтва карыстальніка. IP можа пастаўляцца з дадатковай інфармацыяй.
Па меры змены параметраў прынцыповая схема модуля змяняецца, каб паказаць увод-вывад і рэсурсы прылады, неабходныя модулю.
7. Каб імпартаваць модуль у свой праект, калі яго яшчэ няма, выберыце «Імпартаваць IPX у праект Diamond» (недаступна ў аўтаномным рэжыме).
8. Націсніце Стварыць. 9. Праверце ўкладку Generate Log, каб праверыць наяўнасць папярэджанняў і паведамленняў пра памылкі. 10. Націсніце Зачыніць. Пакет IPexpress file (.ipx), які падтрымліваецца Diamond, змяшчае спасылкі на ўсе элементы згенераванага ядра IP, неабходныя для падтрымкі мадэлявання, сінтэзу і рэалізацыі. Ядро IP можа быць уключана ў дызайн карыстальніка шляхам імпарту .ipx file да звязанага праекта Diamond. Каб змяніць параметры модуля або IP-адраса, які ўжо ёсць у дызайнерскім праекце, двойчы пстрыкніце .ipx модуля file у File Спіс view. Гэта адкрывае IPexpress і дыялогавае акно модуля, у якім паказаны бягучыя налады параметраў. Затым перайдзіце да кроку 6 вышэй.

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
6.9. Аднаўленне ядра IP у Clarity Designer Tool
Каб аднавіць IP-ядро ў Clarity Designer: 1. На ўкладцы Clarity Designer Builder пстрыкніце правай кнопкай мышы існуючы IP-асобнік і выберыце Config. 2. У дыялогавым акне модуля выберыце патрэбныя параметры.
Каб атрымаць дадатковую інфармацыю пра параметры, націсніце Даведка. Вы таксама можаце націснуць на ўкладку Аб праграме ў акне Clarity Designer для спасылак на тэхнічныя заўвагі і кіраўніцтва карыстальніка. IP можа прыходзіць з дадатковай інфармацыяй. Па меры змены параметраў прынцыповая схема модуля змяняецца, каб паказаць увод-вывад і рэсурсы прылады, неабходныя модулю. 3. Націсніце Наладзіць.
6.10. Паўторнае стварэнне ядра IP у Clarity Designer Tool
Каб узнавіць IP-ядро ў Clarity Designer: 1. У Clarity Designer націсніце ўкладку «Каталог». 2. Пстрыкніце ўкладку «Імпарт IP» (у ніжняй частцы файла view). 3. Націсніце Агляд. 4. У Open IPX File дыялогавае акно, перайдзіце да .ipx або .lpc file модуля. Выкарыстоўвайце .ipx, калі ён даступны. 5. Націсніце Адкрыць. 6. Увядзіце назву мэтавага асобніка. Звярніце ўвагу, што гэта імя асобніка не павінна супадаць з любым з існуючых асобнікаў 7. IP у бягучым праекце Clarity Designer. 8. Націсніце Імпарт. Адкрыецца дыялогавае акно модуля. 9. У дыялогавым акне абярыце патрэбныя параметры.
Каб атрымаць дадатковую інфармацыю пра параметры, націсніце Даведка. Вы таксама можаце праверыць укладку Аб праграме ў акне Clarity Designer, каб знайсці спасылкі на тэхнічныя заўвагі і кіраўніцтва карыстальніка. IP можа прыходзіць з дадатковай інфармацыяй. Па меры змены параметраў прынцыповая схема модуля змяняецца, каб паказаць парты і рэсурсы прылады, неабходныя модулю. 10. Націсніце Наладзіць.

34 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Спасылкі
· Табліца даных сямейства LatticeXP2TM (DS1009) · Табліца даных сямейства LatticeECP3TM (DS1021) · Табліца даных сямейства ECP5TM і ECP5-5GTM (FPGA-DS-12012)

Кіраўніцтва карыстальніка FIR Filter IP Core

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core
Тэхнічная падтрымка
Адпраўце запыт у службу тэхнічнай падтрымкі праз www.latticesemi.com/techsupport.

36 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Кіраўніцтва карыстальніка FIR Filter IP Core

Дадатак А. Выкарыстанне рэсурсаў
У гэтым дадатку змяшчаецца інфармацыя аб выкарыстанні рэсурсаў для рашоткавых FPGA з выкарыстаннем ядра FIR IP. Канфігурацыі IP, паказаныя ў гэтай главе, былі створаны з дапамогай праграмнага забеспячэння IPexpress і інструмента Clarity Designer. IPexpress і Clarity Designer - гэта ўтыліта канфігурацыі Lattice IP, якая з'яўляецца стандартнай функцыяй інструмента дызайну Diamond. Падрабязную інфармацыю аб выкарыстанні IPexpress і Clarity Designer можна знайсці ў даведачных сістэмах IPexpress, Clarity Designer і Diamond. Для атрымання дадатковай інфармацыі аб інструменце дызайну Diamond наведайце Lattice web сайт па адрасе: www.latticesemi.com/software.

Прылады LatticeECP3

Табліца А.1. Прадукцыйнасць і выкарыстанне рэсурсаў (LatticeECP3)*

Рэжым IPexpress, які наладжваецца карыстальнікам, 4 канала, 64 адводы, мультыплексіраванне множніка 64

Зрэзы 134

LUTs 254

Рэестры 222

DSP зрэзы 4

sysMEM EBR
2

fMAX (МГц) 227

1 канал, 32 адводы, мультыплікатар 1

155

148

207

1 канал, 32 адводы, мультыплікатар 4

260

238

482

153

*Заўвага: характарыстыкі прадукцыйнасці і выкарыстання генеруюцца для прылады LFE3-150EA-6FN672C з выкарыстаннем праграмнага забеспячэння Lattice Diamond 3.10.2 і бэта-версіі Synplify Pro D-2013.09L. Прадукцыйнасць можа адрознівацца пры выкарыстанні гэтага ядра IP з іншай шчыльнасцю, хуткасцю або класам у сямействе LatticeECP3 або ў іншай версіі праграмнага забеспячэння.

Нумар дэталі замовы

Нумар для замовы (OPN) ядра IP-фільтра FIR для прылад LatticeECP3 - FIR-COMP-E3-U4.

Прылады LatticeXP2

Табліца А.2. Прадукцыйнасць і выкарыстанне рэсурсаў (LatticeXP2)*

Рэжым IPexpress, які наладжваецца карыстальнікам, 4 канала, 64 адводы, мультыплексіраванне множніка 64

Зрэзы 105

LUTs 204

Рэестры 165

Мультыплікатары 18×18
1

sysMEM EBR
1

fMAX (МГц) 197

1 канал, 32 адводы, мультыплікатар 1

211

418

372

189

1 канал, 32 адводы, мультыплікатар 4

159

272

304

207

*Заўвага: характарыстыкі прадукцыйнасці і выкарыстання генеруюцца для прылады LFXP2-40E-7F672C з выкарыстаннем праграмнага забеспячэння Lattice Diamond 3.10.2 і бэта-версіі Synplify Pro D-2013.09L. Прадукцыйнасць можа адрознівацца пры выкарыстанні гэтага ядра IP з іншай шчыльнасцю, хуткасцю або класам у сямействе LatticeXP2 або ў іншай версіі праграмнага забеспячэння.

Нумар дэталі замовы

Нумар для замовы (OPN) ядра IP-фільтра FIR для прылад LatticeXP2 - FIR-COMP-X2-U4.

Прылады ECP5

Табліца А.3. Прадукцыйнасць і выкарыстанне рэсурсаў (LFE5U)*

Рэжым Clarity, які наладжваецца карыстальнікам, 4 канала, 64 адводы, мультыплексіраванне множніка 64

Зрэзы 129

LUTs 248

Рэестры

Кавалачкі DSP

sysMEM EBR

222

fMAX (МГц)
211

1 канал, 32 адводы, мультыплікатар 1

151

148

264

1 канал, 32 адводы, мультыплікатар 4

260

239

482

177

*Заўвага: характарыстыкі прадукцыйнасці і выкарыстання генеруюцца для LFE5UM-85F-8MG756I з выкарыстаннем праграмнага забеспячэння Lattice Diamond 3.10.2 і бэта-версіі Synplify Pro F-2013.09L. Пры выкарыстанні гэтага ядра IP з іншай шчыльнасцю, хуткасцю або класам у сямействе прылад ECP5 або ў іншай версіі праграмнага забеспячэння прадукцыйнасць можа адрознівацца.

Нумар дэталі замовы

Нумар для замовы (OPN) ядра IP-фільтра FIR, арыентаванага на прылады ECP5, - FIR-COMP-E5-U.

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

Кіраўніцтва карыстальніка FIR Filter IP Core

Гісторыя версій
Рэдакцыя 1.6, чэрвень 2021 г. Функцыянальнае апісанне раздзела

Рэзюмэ змяненняў Абноўлены змест у раздзеле перазагружаных каэфіцыентаў.

Рэдакцыя 1.5, чэрвень 2018 г. Раздзел Усе ўводзіны Кароткія факты Асаблівасці Функцыянальнае апісанне
Налады параметраў
Генерацыя IP Core і ацэнка
Дадатак A. Тэхнічная падтрымка па выкарыстанні рэсурсаў

Змяніць зводку
· Зменены нумар дакумента з IPUG79 на FPGA-IPUG-02043.
· Абноўлены кантэнт.
· Агульнае абнаўленне табліц кароткіх звестак.
· Выдалены радок «У ECP5 падтрымліваецца высокая хуткасць. Для нізкай хуткасці падтрымка паўпалоснага фільтра».
· Абноўлены малюнак 4.1. Інтэрфейс верхняга ўзроўню для FIR Filter IP Core. · Абноўленае ўраўненне ў архітэктуры фільтра FIR. · Абноўлены подпіс да малюнка 4.7. · Абноўлены раздзел спецыфікацыі каэфіцыентаў. · Абноўлена табліца 4.2 у раздзеле "Апісанні сігналаў". · Абноўлена ўзаемадзеянне з раздзелам FIR Filter IP Core. · Дададзены Lattice ECP3 і ECP5 у раздзел спецыфікацый па часе.
· Абноўлена табліца 5.1. Спецыфікацыі параметраў IP-ядра фільтра FIR. · Абноўлены малюнак 5.1. Укладка "Архітэктура" ядра IP-інтэрфейсу фільтра FIR. · Абноўлена табліца 5.2. Архітэктура Tab. · Абноўлена табліца 5.4. Укладка рэалізацыі. Дададзена апісанне опцый сінтэзу.
· Абноўлены малюнак 6.1. Дыялогавае акно IPexpress. · Абноўлены малюнак 6.2. Дыялогавае акно канфігурацыі. · Абноўлены малюнак 6.3. Дыялогавае акно інструмента Clarity Designer. · Абноўлены малюнак 6.4. Укладка каталога Clarity Designer. · Абноўлены малюнак 6.5. Дыялогавае акно Fir Filter. · Абноўлены малюнак 6.6. Інтэрфейс канфігурацыі IP. · Абноўлены малюнак 6.7. FIR Filter IP Core Generated Directory Structure.
· Абноўлена табліца A.1. Прадукцыйнасць і выкарыстанне рэсурсаў (LatticeECP3)*. · Абноўлена табліца A.2. Прадукцыйнасць і выкарыстанне рэсурсаў (LatticeXP2)*. · Абноўлена табліца A.3. Прадукцыйнасць і выкарыстанне рэсурсаў (LFE5U)*.
· Агульнае абнаўленне.

Рэдакцыя 1.4, май 2018 г. Раздзел Усе

Змяніць зводку
· Дададзена падтрымка сямейства ECP5 FPGA. · Абноўлены дакумент з новым карпаратыўным лагатыпам. · Абноўленая інфармацыя аб тэхнічнай падтрымцы.

Рэдакцыя 1.3, май 2011 г. Раздзел Усе

Рэзюмэ змяненняў · Дададзена падтрымка множнікаў у некалькіх радках DSP. · Зменены час інтэрфейсу для пэўных канфігурацый у прыладах LatticeECP3.

38 Спампавана з Arrow.com.

FPGA-IPUG-02043-1.6

Рэдакцыя 1.2, чэрвень 2010 г. Раздзел Усе
Кароткія факты Стварэнне і ацэнка ядра IP

Рэзюмэ змяненняў · Дададзена падтрымка праграмнага забеспячэння Diamond паўсюдна. · Падзелены дакумент на раздзелы. Дададзены змест. · Дададзены табліцы кароткіх фактаў. · Дададзены новы кантэнт.

Рэдакцыя 1.1, красавік 2009 г. Раздзел Усе

Рэзюмэ змяненняў · Дададзена падтрымка сямейства LatticeECP3 FPGA. · Абноўленыя дадаткі для ispLEVER 7.2 SP1.

Рэдакцыя 1.0, верасень 2008 г. Раздзел Усе

Рэзюмэ змяненняў Першапачатковы выпуск.

Кіраўніцтва карыстальніка FIR Filter IP Core

FPGA-IPUG-02043-1.6

Спампавана з Arrow.com.

www.latticesemi.com

Дакументы / Рэсурсы

LATTICE FPGA-IPUG-02043-1.6 Ядро IP-фільтра FIR [pdfКіраўніцтва карыстальніка
FPGA-IPUG-02043-1.6 FIR Filter IP Core, FPGA-IPUG-02043-1.6, FIR Filter IP Core, Filter IP Core, IP Core, Core

Спасылкі

Кіраўніцтва карыстальніка

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core Кіраўніцтва карыстальніка

Ядро IP-фільтра FPGA-IPUG-02043-1.6 FIR

Інфармацыя аб прадукце:

тэхнічныя характарыстыкі:

Інструкцыя па выкарыстанні прадукту:

1. Уводзіны:

2. Кароткія факты:

Прылады LatticeXP2:

Прылады LatticeECP3:

Прылады LatticeECP5:

FAQ:

Пытанне: Якая мэта FIR Filter IP Core?

Q: Якія сямейства FPGA падтрымліваюцца FIR Filter IP
Ядро?

Q: Якія інструменты праектавання сумяшчальныя з FIR Filter IP
Ядро?

Q: Якія патрабаванні да выкарыстання рэсурсаў для FIR
Фільтр IP Core на прыладах LatticeECP5?

Дакументы / Рэсурсы

Спасылкі

Пакінуць каментар

Адмяніць адказ

Ядро IP-фільтра FPGA-IPUG-02043-1.6 FIR

Інфармацыя аб прадукце:

тэхнічныя характарыстыкі:

Інструкцыя па выкарыстанні прадукту:

1. Уводзіны:

2. Кароткія факты:

Прылады LatticeXP2:

Прылады LatticeECP3:

Прылады LatticeECP5:

FAQ:

Пытанне: Якая мэта FIR Filter IP Core?

Q: Якія сямейства FPGA падтрымліваюцца FIR Filter IP Ядро?

Q: Якія інструменты праектавання сумяшчальныя з FIR Filter IP Ядро?

Q: Якія патрабаванні да выкарыстання рэсурсаў для FIR Фільтр IP Core на прыладах LatticeECP5?

Дакументы / Рэсурсы

Спасылкі

Пакінуць каментар

Адмяніць адказ

Q: Якія сямейства FPGA падтрымліваюцца FIR Filter IP
Ядро?

Q: Якія інструменты праектавання сумяшчальныя з FIR Filter IP
Ядро?

Q: Якія патрабаванні да выкарыстання рэсурсаў для FIR
Фільтр IP Core на прыладах LatticeECP5?