Агуулга нуугдах

1 FPGA-IPUG-02043-1.6 FIR шүүлтүүр IP үндсэн

2.2 Бүтээгдэхүүнийг ашиглах заавар:

2.2.1 1. Танилцуулга:

2.2.2 2. Шуурхай баримтууд:

2.2.2.1 LatticeXP2 төхөөрөмжүүд:

2.2.2.2 LatticeECP3 төхөөрөмжүүд:

2.2.2.3 LatticeECP5 төхөөрөмжүүд:

2.3 Түгээмэл асуултууд:

2.3.1 А: FIR Filter IP Core-ийн зорилго юу вэ?

2.3.2 А: FIR Filter IP Core нь ямар FPGA гэр бүлүүдийг дэмждэг вэ?

2.3.3 А: FIR Filter IP Core-тэй ямар дизайны хэрэгслүүд нийцдэг вэ?

2.3.4 Асуулт: LatticeECP5 төхөөрөмж дээрх FIR шүүлтүүрийн IP цөмд нөөц ашиглалтын шаардлага юу вэ?

2.3.5 Баримт бичиг / нөөц

2.3.5.1 Лавлагаа

FPGA-IPUG-02043-1.6 FIR шүүлтүүр IP үндсэн

Бүтээгдэхүүний мэдээлэл:

Үзүүлэлтүүд:

FIR Filter IP Core нь LatticeXP2,
LatticeECP3 ба LatticeECP5 FPGA төхөөрөмжүүд. Энэ нь тохиргоог санал болгодог
янз бүрийн үржүүлэгчийн хамт өөр өөр суваг, цоргоны хувьд
төхөөрөмжийн төрлөөс хамаарна.

Бүтээгдэхүүнийг ашиглах заавар:

1. Танилцуулга:

FIR Filter IP Core нь дохиог шүүх хүчирхэг хэрэгсэл юм
FPGA програмууд дээр. Энэ нь Finite Impulse Response шүүлтүүрээр хангадаг
дохио боловсруулах ажлыг сайжруулах чадвар.

2. Шуурхай баримтууд:

LatticeXP2 төхөөрөмжүүд:

1 суваг 64 цорго, 16 үржүүлэгч
1 суваг 24 цорго, 6 үржүүлэгч
1 суваг 48 цорго, 12 үржүүлэгч
Шаардлагатай хамгийн бага төхөөрөмж: LFXP2-5E
Нөөцийн ашиглалт: LUTs – 211, sysMEM – 4, EBRs – 250,
Бүртгэл - 1

Дизайн хэрэгслийн дэмжлэг: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Сүлжээ
Хэвлэл

LatticeECP3 төхөөрөмжүүд:

4 суваг 64 цорго, 1 үржүүлэгч
1 суваг 32 цорго, 32 үржүүлэгч
1 суваг 32 цорго, 8 үржүүлэгч
Шаардлагатай хамгийн бага төхөөрөмж: LFE3-35EA
Нөөцийн ашиглалт: LUTs – 866, sysMEM – 32, EBRs – 2041,
Бүртгэл - 64

Дизайн хэрэгслийн дэмжлэг: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Сүлжээ
Хэвлэл

LatticeECP5 төхөөрөмжүүд:

4 суваг 64 цорго, 1 үржүүлэгч
1 суваг 32 цорго, 32 үржүүлэгч
1 суваг 32 цорго, 8 үржүүлэгч
Шаардлагатай хамгийн бага төхөөрөмж: LFE5UM-85FEA
Нөөцийн ашиглалт: LUTs – 248, sysMEM – 202, EBRs – 201,
Бүртгэл - 2

Дизайн хэрэгслийн дэмжлэг: Торны алмаз 3.10

Түгээмэл асуултууд:

А: FIR Filter IP Core-ийн зорилго юу вэ?

Х: FIR Filter IP Core нь хязгаарлагдмал импульсийг хангах зориулалттай
FPGA дахь дохио боловсруулах даалгаврын хариу шүүлтүүрийн чадвар
програмууд.

А: FIR Filter IP нь ямар FPGA гэр бүлүүдийг дэмждэг вэ?
Гол уу?

Х: FIR Filter IP Core нь LatticeXP2, LatticeECP3 болон
LatticeECP5 FPGA гэр бүлүүд.

Асуулт: Ямар дизайны хэрэгслүүд FIR шүүлтүүр IP-тэй нийцдэг вэ?
Гол уу?

Х: FIR Filter IP Core-г дизайны хэрэгслээр ашиглаж болно
Lattice Diamond, Synplify Pro, Modelsim SE, Active-HDL Lattice
Хэвлэл.

А: FIR-д нөөц ашиглалтын шаардлага юу вэ?
LatticeECP5 төхөөрөмж дээрх IP Core-г шүүх үү?

Х: LatticeECP5 төхөөрөмж дээр нөөцийн ашиглалт орно
LUTs – 248, sysMEM – 202, EBRs – 201, Registers – 2.

View Fullscreen

FIR шүүлтүүрийн IP цөм
Хэрэглэгчийн гарын авлага
FPGA-IPUG-02043-1.6
2021 оны зургадугаар сар
Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Агуулга
Энэхүү баримт бичигт байгаа товчилсон үгс …………………………………………………………………………………………………………………………… …….5 1. Оршил ……………………………………………………………………………………………………………………… ………………………………6 2. Товч баримт……………………………………………………………………………………… ……………………………………………………..7 3. Онцлогууд ………………………………………………………………… ………………………………………………………………………………………9 4. Функцийн тодорхойлолт…………………………………… ……………………………………………………………………………………………10
4.1. Интерфейсийн диаграмм………………………………………………………………………………………………………………………………… 10 4.2. FIR шүүлтүүрийн архитектур ………………………………………………………………………………………………………………………10
4.2.1. Шууд хэлбэрийн хэрэгжилт…………………………………………………………………………………………………………….10 4.2.2. Тэгш хэмийн хэрэгжилт ……………………………………………………………………………………………………………..11 4.2.3. Полифазын интерполяцийн FIR шүүлтүүр……………………………………………………………………………………………………………………………………………………..11 4.2.4. Олон фазын задралын FIR шүүлтүүр ………………………………………………………………………………………………………….12 4.2.5. Олон сувгийн FIR шүүлтүүр ………………………………………………………………………………………………………………………………………………………. . Хэрэгжилтийн дэлгэрэнгүй………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….12 4.3. FIR шүүлтүүрийн цөмийг тохируулах ……………………………………………………………………………………………………………..12 4.4. 13. Архитектурын сонголтууд………………………………………………………………………………………………………………….4.4.1
4.4.1.1. Коэффициентийн тодорхойлолт……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………13 4.4.1.2. Multiplier Multiplexing Factor ……………………………………………………………………………………………….14 4.4.2. I/O Specification Options ………………………………………………………………………………………………………………15 4.4.2.1. 15. Дугуйлах ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. 4.4.3. Implementation Options……………………………………………………………………………………………………………….15 4.4.3.1. Санах ойн төрөл………………………………………………………………………………………………………………………15 4.5. Дохионы тайлбар ………………………………………………………………………………………………………………………………………………………… 16 4.6. Fire Suber IP COMERICAL-тай интернинг интерфэйсингтэй харьцах ... Өгөгдлийн интерфейс………………………………………………………………………………………………………………………………… .17 4.6.1. Олон суваг ……………………………………………………………………………………………………………………..17 4.6.2. Хувьсах интерполяци/децимация хүчин зүйл………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….17 4.6.3. Дахин ачаалах коэффициент ………………………………………………………………………………………………………………..17 4.6.4. Хугацааны үзүүлэлтүүд………………………………………………………………………………………………………………………..17 4.7. Бүх төхөөрөмжид хамаарах цаг хугацааны үзүүлэлтүүд ……………………………………………………………………………..18 4.7.1. LatticeXP18, LatticeECP4.7.2 болон LatticeECP2 хэрэгжүүлэхэд хамаарах цаг хугацааны үзүүлэлтүүд …………….3 5. LatticeECP19 ба LatticeECP4.7.3-ийн хэрэгжилтэд хамаарах цаг хугацааны үзүүлэлтүүд ……………………………..3 5. Параметрийн тохиргоо …………………………………………………………… ………………………………………………………………..20 5. Архитектур таб……………………………………………………………………………………………………………………………… 21 5.1. Оролт/гаралтын үзүүлэлтүүдийн таб…………………………………………………………………………………………………………………… ..22 5.2. Хэрэгжүүлэх таб……………………………………………………………………………………………………………………………24 5.3 IP үндсэн үүсгэх ба үнэлгээ……………………………………………………………………………………………..26 6. IP Core-ийн лиценз олгох ………………………………………………………………………………………………………………………… .27 6.1. Эхлэл ……………………………………………………………………………………………………………………………… ..27 6.2. IPexpress-ээр үүсгэгдсэн Files ба Дээд түвшний лавлах бүтэц ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………31 6.4. Цөмийг бий болгох……………………………………………………………………………………………………………………….32 6.5. Running Functional Simulation ………………………………………………………………………………………………………….32 6.6. Дээд түвшний загварт голыг нэгтгэх, хэрэгжүүлэх ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….32 6.7. Техник хангамжийн үнэлгээ ……………………………………………………………………………………………………………………..33 6.7.1. Алмазанад техник хангамжийн үнэлгээг идэвхжүүлж байна ............................................................................................................................................................................................................................................................................................................................................................................................................................................ IP цөмийг шинэчлэх/сэргээх………………………………………………………………………………………………………….33 6.8. Алмазан дахь IP цөмийг сэргээх ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………33 6.8.1. Clarity Designer Tool-д IP Core-г сэргээх………………………………………………………………………………………………………………………………………………………………….33 6.9. Clarity Designer Tool-д IP Core-г дахин үүсгэх ……………………………………………………………………………………………..34 Ашигласан материал ………………… ……………………………………………………………………………………………………………………………… ..6.10 Техникийн тусламжийн тусламж …………………………………………………………………………………………………………………………… 34 Хавсралт А. Нөөцийн ашиглалт …………………………………………………………………………………………………………………………… …35 LatticeECP36 төхөөрөмжүүд ………………………………………………………………………………………………………………………………… ……..37

© 2008-2021 Lattice Semiconductor Corp. Бүх Lattice барааны тэмдэг, бүртгэгдсэн барааны тэмдэг, патент, татгалзлыг www.latticesemi.com/legal сайтад жагсаасан болно. Бусад бүх брэнд эсвэл бүтээгдэхүүний нэр нь тус тусын эзэмшигчийн худалдааны тэмдэг эсвэл бүртгэгдсэн худалдааны тэмдэг юм. Энд байгаа техникийн үзүүлэлтүүд болон мэдээллийг мэдэгдэлгүйгээр өөрчилж болно.

2 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
LatticeXP2 төхөөрөмжүүд………………………………………………………………………………………………………………………………… ……….37 ECP5 төхөөрөмж…………………………………………………………………………………………………………………… …………………………………………………………….37 Хяналтын түүх ………………………………………………………………………………………… …………………………………………………38

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Зураг
Зураг 4.1. FIR шүүлтүүрийн IP цөмийн дээд түвшний интерфейс……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Шууд хэлбэрийн FIR шүүлтүүр ………………………………………………………………………………………………………………………… .10 Зураг 4.2. Тэгш хэмийн коэффициентууд FIR шүүлтүүрийн хэрэгжилт …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….11 Зураг 4.3. Полифазын интерполятор …………………………………………………………………………………………………………………….11 Зураг 4.4 . Polyphase Decimator ……………………………………………………………………………………………………………………….11 Figure 4.5. Функциональ блок диаграмм ……………………………………………………………………………………………………………………12 Зураг 4.6. S-д зориулсан товшилт ба коэффициент санах ойн менежментample FIR шүүлтүүр …………………………………………………..13 Зураг 4.8. Тасралтгүй оролттой нэг суваг, нэг хувьтай FIR шүүлтүүр …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….18 Зураг 4.9. Оролтын цоорхойтой нэг суваг, нэг хурдтай FIR шүүлтүүр …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………18 Зураг 4.10. Хүчин зүйлийн олонлогийн дохио …………………………………………………………………………………………………………………………18 Зураг 4.11. Коэффициентийг дахин ачаалах……………………………………………………………………………………………………………………..18 Зураг 4.12. Олон сувгийн нэг хурдны FIR шүүлтүүр (3 суваг) …………………………………………………………………………………19 Зураг 4.13. Олон суваг (3 суваг) интерполятор (3-ын хүчин зүйл) ………………………………………………………………………..19 Зураг 4.14. Олон суваг (3 суваг) Дециматор (3-ын коэффициент) …………………………………………………………………………..19 Зураг 4.15. Олон сувгийн нэг хурдны FIR шүүлтүүр (3 суваг) ………………………………………………………………………………20 Зураг 4.16. Олон суваг (3 суваг) интерполятор (3-ын хүчин зүйл) ………………………………………………………………………..20 Зураг 4.17. Олон суваг (3 суваг) Дециматор (3-ын хүчин зүйл) …………………………………………………………………………..20 Зураг 5.1. FIR шүүлтүүрийн IP үндсэн интерфейсийн архитектурын таб …………………………………………………………………………………22 Зураг 5.2. FIR шүүлтүүрийн IP үндсэн интерфэйсийн оролт/гаралтын үзүүлэлтүүдийн таб ……………………………………………………………………………………………………………..24 Зураг 5.3. FIR шүүлтүүрийн IP үндсэн интерфейсийн хэрэгжилтийн таб …………………………………………………………………………26 Зураг 6.1. IPexpress харилцах цонх ………………………………………………………………………………………………………………………………………………………… 27 Зураг 6.2. Configuration Dialog Box ………………………………………………………………………………………………………………….28 Figure 6.3 . Clarity Designer Tool харилцах цонх ……………………………………………………………………………………………………………..28 Зураг 6.4. Clarity Designer Catalog Tab …………………………………………………………………………………………………………………..29 Зураг 6.5 . Гацуур шүүлтүүрийн харилцах цонх ………………………………………………………………………………………………………………………… .29 Зураг 6.6. IP тохиргооны интерфейс……………………………………………………………………………………………………………………30 Зураг 6.7. FIR шүүлтүүрийн IP үндсэн үүсгэсэн лавлах бүтэц……………………………………………………………………………….31
Хүснэгтүүд
Хүснэгт 2.1. LatticeXP2 төхөөрөмжүүдэд зориулсан FIR шүүлтүүрийн IP цөм Товч баримтууд ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….7 Хүснэгт 2.2. LatticeECP3 төхөөрөмжүүдэд зориулсан FIR шүүлтүүрийн IP үндсэн товч мэдээлэл ……………………………………………………………………………..7 Хүснэгт 2.3. LatticeECP5 төхөөрөмжүүдийн FIR шүүлтүүрийн IP цөм Товч баримтууд ……………………………………………………………………………..8 Хүснэгт 4.1. Янз бүрийн тохиргоонд зориулсан хамгийн их үржүүлэгчийн үржүүлэгч хүчин зүйл*………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………..15 Хүснэгт 4.2. Дээд түвшний портын тодорхойлолт……………………………………………………………………………………………………………….16 Хүснэгт 5.1. FIR шүүлтүүрийн IP үндсэн параметрийн үзүүлэлтүүд …………………………………………………………………………………..21 Хүснэгт 5.2. Архитектур таб……………………………………………………………………………………………………………………………… .23 Хүснэгт 5.3. Оролт/гаралтын үзүүлэлтүүдийн таб…………………………………………………………………………………………………………………… …25 Хүснэгт 5.4. Хэрэгжүүлэх таб……………………………………………………………………………………………………………………….26 Хүснэгт 6.1. File Жагсаалт……………………………………………………………………………………………………………………………… …………31 Хүснэгт А.1. Гүйцэтгэл ба нөөцийн ашиглалт (LatticeECP3)* …………………………………………………………………………..37 Хүснэгт А.2. Гүйцэтгэл ба нөөцийн ашиглалт (LatticeXP2)* ………………………………………………………………………….37 Хүснэгт А.3. Гүйцэтгэл ба нөөцийн ашиглалт (LFE5U)* …………………………………………………………………………………..37

4 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

Энэхүү баримт бичигт байгаа товчилсон үгс

Энэхүү баримт бичигт ашигласан товчилсон үгсийн жагсаалт.

Товчлол

Тодорхойлолт

FIR

Хязгаарлагдмал импульсийн хариу үйлдэл

FPGA

Талбайн программчлах хаалганы массив

LED

гэрэл ялгаруулах диод

MLE

Машин сургалтын хөдөлгүүр

SDHC

Аюулгүй дижитал өндөр хүчин чадалтай

SDXC

Аюулгүй тоон өргөтгөсөн хүчин чадал

SPI

Цуваа захын интерфейс

VIP

Видео интерфейсийн платформ

USB

Бүх нийтийн цуваа автобус

Мэдрэлийн сүлжээ

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
1. Танилцуулга
Lattice FIR (Finite Impulse Response) шүүлтүүрийн IP цөм нь Lattice төхөөрөмжүүдэд байдаг өндөр хүчин чадалтай sysDSPTM блокуудыг ашиглан хэрэгжүүлсэн, өргөнөөр тохируулах боломжтой, олон сувагт FIR шүүлтүүр юм. Нэг хурдны шүүлтүүрээс гадна IP цөм нь олон фазын бууралт болон интерполяцийн шүүлтүүрийг дэмждэг. Шүүлтүүрийг хэрэгжүүлэхэд ашиглагдах үржүүлэгчийн олон талт хүчин зүйлийг зааж өгснөөр ашиглалт ба нэвтрүүлэх чадварын зөрүүг хянаж болно. FIR Filter IP цөм нь 256 хүртэлх сувгийг дэмждэг бөгөөд тус бүр нь 2048 хүртэл цорготой. Оролтын өгөгдөл, коэффициент, гаралтын өгөгдлийн өргөнийг өргөн хүрээнд тохируулах боломжтой. IP цөм нь бүрэн дотоод нарийвчлалыг ашигладаг бөгөөд хувьсах гаралтын нарийвчлалыг ханасан байдал, дугуйралтын хэд хэдэн сонголттойгоор зөвшөөрдөг. Шүүлтүүрийн коэффициентийг үүсгэх үед зааж өгөх ба/эсвэл оролтын портоор дамжуулан ажиллах үед дахин ачаалах боломжтой. FIR шүүлтүүрийн IP цөмийг мөн торны FIR шүүлтүүр Simulink® загварыг ашиглан үүсгэж болно. Simulink урсгалын талаар мэдээлэл авахыг хүсвэл FPGA Design with ispLEVER зааварчилгааг үзнэ үү.

6 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

2. Шуурхай баримтууд

Хүснэгт 2.1-ээс Хүснэгт 2.3-т LatticeXP2TM, LatticeECP3TM, болон LatticeECP5TM төхөөрөмжүүдэд зориулсан FIR шүүлтүүрийн IP цөмийн талаарх товч мэдээллийг өгнө.

Хүснэгт 2.1. LatticeXP2 төхөөрөмжүүдэд зориулсан FIR шүүлтүүрийн IP үндсэн мэдээлэл

FIR IP тохиргоо

1 суваг 64 товшилт
16 Үржүүлэгч

1 суваг 24 цорго 6 үржүүлэгч

1 суваг 48 цорго 12 үржүүлэгч

Үндсэн шаардлага Нөөцийн ашиглалт
Дизайн хэрэгслийн дэмжлэг

FPGA гэр бүлүүдэд дэмжлэг үзүүлдэг хамгийн бага төхөөрөмж шаардлагатай Зорилтот төхөөрөмж LUTssysMEM EBRs DSP Slice Lattice Implementation Synthesis Simulation-ийг бүртгэдэг.

LFXP2-5E
211 4
250 1

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241 4
272 1
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246 4
281 1

Хүснэгт 2.2. LatticeECP3 төхөөрөмжүүдэд зориулсан FIR шүүлтүүрийн IP үндсэн мэдээлэл

Үндсэн шаардлага Нөөцийн ашиглалт
Дизайн хэрэгслийн дэмжлэг

FPGA гэр бүлүүдэд дэмжлэг үзүүлдэг хамгийн бага төхөөрөмж шаардлагатай Зорилтот төхөөрөмж LUTs sysMEM EBRs MULT18X18 сүлжээний хэрэгжилтийн синтезийн симуляцийг бүртгэдэг.

4 суваг 64 товшилт
1 Үржүүлэгч
866 32 2041 64

FIR IP тохиргоо
1 суваг 32 цорго 32 үржүүлэгч
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212 2
199 4
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 суваг 32 цорго 8 үржүүлэгч
200 4
303 6

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Хүснэгт 2.3. LatticeECP5 төхөөрөмжүүдэд зориулсан FIR шүүлтүүрийн IP үндсэн мэдээлэл

FIR IP тохиргоо

4 суваг 64 товшилт
1 Үржүүлэгч

1 суваг 32 цорго 32 үржүүлэгч

1 суваг 32 цорго 8 үржүүлэгч

Үндсэн шаардлага Нөөцийн ашиглалт
Дизайн хэрэгслийн дэмжлэг

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Торны алмаз 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

ModelSim SE 10.2c

8 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
3. Онцлогууд
· Цоргоны хувьсах тоо 2048 хүртэл · Оролт ба коэффициентийн өргөн 4-32 бит · 256 хүртэлх сувагт зориулсан олон сувгийн дэмжлэг · 2-оос 256 хүртэлх хасалт ба интерполяцийн харьцаа · Хагас зурвасын шүүлтүүрийг дэмжих · Бүрэн параллель байдлаас тохируулах боломжтой параллелизм цуваа руу · Гарын үсэг зурсан эсвэл тэмдэггүй өгөгдөл ба коэффициентүүд · Коэффициентуудын тэгш хэм ба сөрөг тэгш хэмийн оновчлол · Дахин ачаалагдах коэффициентүүдийн дэмжлэг · Бүрэн нарийвчлалтай арифметик · Сонгох боломжтой гаралтын өргөн ба нарийвчлал · Сонгох боломжтой халих: тойруулан эсвэл ханасан байдал · Сонгох боломжтой дугуйлах: тайрах, тэг рүү дугуйлах , тэгээс зайд дугуй, ойртсон, нийлдэг
бөөрөнхийлөх · Тогтмол цэгийн тэмдэглэгээг ашиглан тодорхойлсон өргөн ба нарийвчлал · Гөлгөр интерфэйсийг хөнгөвчлөх гар барих дохио

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
4. Үйл ажиллагааны тодорхойлолт
Энэ бүлэгт FIR шүүлтүүрийн IP цөмийн функциональ тайлбарыг өгсөн болно.
4.1. Интерфейсийн диаграм
FIR шүүлтүүрийн IP цөмийн дээд түвшний интерфейсийн диаграммыг Зураг 4.1-д үзүүлэв.

Зураг 4.1. FIR шүүлтүүрийн IP цөмд зориулсан дээд түвшний интерфейс
4.2. FIR шүүлтүүрийн архитектур
Өгөгдөл дээрх FIR шүүлтүүрийн ажиллагаа samples-ийг бүтээгдэхүүний нийлбэрийн үйл ажиллагаа гэж тодорхойлж болно. N-товшилттой FIR шүүлтүүрийн хувьд одоогийн оролт sample болон (N-1) өмнөх оролт samples-ийг N шүүлтүүрийн коэффициентээр үржүүлээд гарсан N бүтээгдэхүүнийг нэмж нэг гаралт s гарнаample доор үзүүлсэн шиг.
(1)
Дээрх тэгшитгэлд hn , n=0,1,…, N-1 нь импульсийн хариу урвал; xn, n=0,1,…, оролт; ба yn, n=0,1,…, нь
гаралт. Саатуулах элементийн тоо (N-1) нь шүүлтүүрийн дарааллыг илэрхийлнэ. Оролтын өгөгдлийн тоо samples (одоогийн ба өмнөх) нэг гаралтын тооцоонд ашигласан sample нь шүүлтүүрийн цоргоны тоог (N) илэрхийлнэ.
4.2.1. Шууд хэлбэрийн хэрэгжилт
Зураг 4.2-т үзүүлсэн шууд хэлбэрийн хэрэгжилтэд оролт samples нь ээлжийн бүртгэлийн дараалалд шилжих бөгөөд ээлжийн регистр бүр үржүүлэгчид холбогдсон байна. Үржүүлэгчийн бүтээгдэхүүнийг нэгтгэн FIR шүүлтүүрийн гаралтын s-ийг авнаample.

10 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Зураг 4.2. Шууд хэлбэрийн FIR шүүлтүүр
4.2.2. Симметрийн хэрэгжилт
Ихэнх FIR шүүлтүүрүүдийн импульсийн хариу нь тэгш хэмтэй байдаг. Энэхүү тэгш хэмийг ерөнхийдөө арифметикийн шаардлагыг бууруулж, талбайн хэмнэлттэй шүүлтүүрийн хэрэгжилтийг бий болгоход ашиглаж болно. Тэгш хэмт бус коэффициент бүхий ижил төстэй шүүлтүүрт ашигладагтай харьцуулахад тэгш хэмийн коэффициентүүдийн хувьд үржүүлэгчийн зөвхөн хагасыг ашиглах боломжтой. Тэгш хэмийн коэффициентүүдийн хэрэгжилтийг Зураг 4.3-т үзүүлэв.

Зураг 4.3. Тэгш хэмийн коэффициент FIR шүүлтүүрийн хэрэгжилт
4.2.3. Полифазын интерполяцийн FIR шүүлтүүр
Олон фазын интерполяцийн шүүлтүүрийн сонголт нь доор үзүүлсэн тооцооллын үр ашигтай 1-ээс P хүртэлх интерполяцийн шүүлтүүрийг хэрэгжүүлдэг бөгөөд P нь 1-ээс их бүхэл тоо юм. Зураг 4.4-т салбар бүрийг полифаз гэж нэрлэдэг полифазын интерполяторыг харуулав.

Зураг 4.4. Полифазын интерполятор

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Энэ бүтцэд оролтын өгөгдлийг олон фаз бүрт нэгэн зэрэг ачаалж, олон фаз бүрийн гаралтын өгөгдлийг гаралт хэлбэрээр буулгана.ampFIR-ийн le. Полифазын тоо нь интерполяцийн коэффициенттэй тэнцүү байна. Коэффициентийг бүх полифазуудад жигд хуваарилдаг.
4.2.4. Polyphase Decimation FIR Filter
Олон фазын бууралтын шүүлтүүрийн сонголт нь Зураг 1-д үзүүлсэн тооцооллын үр ашигтай P-4.5-ээс хасах шүүлтүүрийг хэрэгжүүлдэг ба P нь 1-ээс их бүхэл тоо юм.

Зураг 4.5. Полифазын дециматор
Энэ бүтцэд оролт нь sample нь нэг удаад зөвхөн нэг полифазаар тэжээгддэг олон фаз бүрт дараалан ачаалагддаг. Бүх полифазууд нь зэрэг ачаалагдсан үедample, олон фазын үр дүнг нэгтгэж, FIR шүүлтүүрийн гаралт болгон буулгана. Энэ схемд P оролт samples нь нэг гаралтыг үүсгэдэг sample, энд P нь хасах хүчин зүйл юм.
4.2.5. Олон сувгийн FIR шүүлтүүрүүд
Олон сувгийн боловсруулалтын хувилбаруудад FIR шүүлтүүрийг ашиглах нь маш түгээмэл байдаг. FIR шүүлтүүрийг хэрэгжүүлэх хамгийн дээд хүчин чадал нь боловсруулагдаж буй нэг сувагт шаардагдах дамжуулах чадвараас хамаагүй өндөр байдаг. Ийм хэрэглээний хувьд олон сувгийн FIR шүүлтүүрийг хэрэгжүүлэхийн тулд ижил нөөцийг цаг хугацааны олон талт байдлаар ашиглах нь зүйтэй юм. Нэг цагийн мөчлөгт шаардлагатай бүх тооцооллыг хийхэд хангалттай үржүүлэгчийг ашигладаг бүрэн зэрэгцээ хэрэгжүүлэлтээс бусад тохиолдолд FIR шүүлтүүр нь үржүүлэгч бүрийг тэжээхийн тулд бие даасан цорго ба коэффициент санах ойг ашигладаг. Тиймээс олон сувгийн хэрэгжилт нь FIR шүүлтүүрийн олон хувилбартай харьцуулахад санах ойн хэрэглээ багатай байдаг. Бүх суваг ижил коэффициентийг ашигладаг тохиолдолд олон сувгийн FIR шүүлтүүрийг ашиглах нь тодорхой давуу талтай байдаг.tagбага коэффициент санах ой шаардах e.

4.3. Хэрэгжилтийн дэлгэрэнгүй мэдээлэл
Зураг 4.6-д FIR Filter IP цөмийн функциональ блок диаграммыг үзүүлэв.

коэффин коеффве коеффсет

Санах ойн коэффициент

дин

Оролтын бүртгэлүүд

Санах ойг товш

Симметрийн нэмэгч

Үржүүлэгч массив

Нэмэгч мод

Гаралтын боловсруулалт

эргэлзээ

inpvalid ibstart ifactor dfactor
хүчин зүйлийн багц

Хяналтын логик
Зураг 4.6. Функционал блок диаграмм

хүчингүй obstart rfi

12 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Өгөгдөл ба коэффициентүүд нь өөр өөр санах ойд хадгалагдаж байгаа бөгөөд дээрх диаграммд товшилтын санах ой болон коэффициентийн санах ой хэлбэрээр харуулсан болно. Коэффициент нь тэгш хэмтэй байвал тэгш хэмийн нэмэгчийг ашиглана. Үржүүлэгчийн массив нь хэрэглэгчийн тодорхойлолтоос хамааран нэг буюу хэд хэдэн үржүүлэгчийг агуулна. Нэмэгч мод нь бүтээгдэхүүний нийлбэрийг гүйцэтгэдэг. Тохиргооноос хамааран нэмэгч мод эсвэл түүний хэсэг нь DSP блок дотор хэрэгждэг. Гаралтын боловсруулалтын блок нь гаралтын өргөнийг багасгах, нарийвчлалын хяналтыг гүйцэтгэдэг. Энэ блок нь янз бүрийн төрлийн бөөрөнхийлөлт, халилтыг дэмжих логикийг агуулдаг. Control Logic гэсэн шошготой блок нь шүүлтүүрийн төрөл (интерполяци, децимация эсвэл олон суваг) болон үржүүлэгчийн олон талт дээр үндэслэн өгөгдөл болон арифметик үйлдлүүдийн хуваарийг удирддаг.
FIR шүүлтүүрийн өөр өөр тохиргооны хувьд цорго болон коэффициентийн санах ойг өөр өөрөөр удирддаг. Зураг 4.7-д 16 товшилттой, 3 сувагтай, хоёр үржүүлэгчтэй тэгш хэмтэй FIR шүүлтүүрийн санах ойн хуваарилалтыг харуулав.

Зураг 4.7. S-д зориулсан товшилт ба коэффициент санах ойн менежментampFIR шүүлтүүр
Диаграммд хоёр товшилтын санах ой, үржүүлэгч бүрийн коэффициент санах ой байна. Санах ой бүрийн гүн нь тааз (цорго/2/үржүүлэгч) * суваг бөгөөд энэ нь 12 байна.ample, хэрэв x аргумент бутархай бол ceil(x) оператор дараагийн дээд бүхэл тоог буцаана.

4.4. FIR шүүлтүүрийн цөмийг тохируулж байна
4.4.1. Архитектурын сонголтууд
Сувгийн тоо, товшилтын тоо, шүүлтүүрийн төрлүүдийн сонголтууд нь бие даасан бөгөөд IP үндсэн интерфейсийн Архитектур таб дээр шууд тодорхойлогддог (дэлгэрэнгүйг Параметрийн тохиргооноос үзнэ үү). Хэрэв олон фазын дециматор эсвэл интерполятор шаардлагатай бол интерполяцийн коэффициентийг интерфэйс дээр шууд зааж өгч болно. Харгалзах Хувьсах сонголтыг сонгон ашиглалтын явцад оролтын портуудаар дамжуулан хасах буюу интерполяцийн коэффициентийг зааж өгч болно. Хэрэв хувьсагчийн бууралтын (эсвэл хувьсагчийн интерполяцийн) хүчин зүйлийн сонголтыг сонгосон бол хасах (эсвэл интерполяцийн) коэффициентийг оролтын портоор дамжуулан хоёроос хасах хүчин зүйл (эсвэл интерполяцийн коэффициент) хүртэл өөрчилж болно.
4.4.1.1. Коэффициентийн тодорхойлолт Шүүлтүүрийн коэффициентийг коэффициент ашиглан тодорхойлно file. Коэффицентүүд file текст юм file мөр бүрт нэг коэффициенттэй. Коэффициент нь тэгш хэмтэй бол Symmetric Coefficients гэсэн нүдийг шалгах шаардлагатай бөгөөд ингэснээр IP цөм нь ашигласан үржүүлэгчийн тоог багасгахын тулд тэгш хэмийн нэмэгчийг ашигладаг. Хэрэв тэгш хэмт коэффициентийн нүдийг чагталвал коэффициентээс зөвхөн хагасыг нь уншина. file. n-товшилтын тэгш хэмийн коэффициент шүүлтүүрийн хувьд тоо

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
коэффициентуудаас уншсан коэффициентүүд file тааз(n/2)-тай тэнцүү байна. Олон сувгийн шүүлтүүрийн хувьд эхлээд 0-р сувгийн коэффициент, дараа нь 1-р суваг гэх мэтийг зааж өгнө. Олон сувгийн шүүлтүүрийн хувьд коэффициентүүд нь суваг бүрт өөр байх уу эсвэл бүх сувгийн хувьд ижил (нийтлэг) эсэхийг тодорхойлох сонголт байдаг. Коэффициент нь нийтлэг байвал зөвхөн нэг багц коэффициентийг илтгэлцүүрт зааж өгөх шаардлагатай file. дахь коэффициентийн утгууд file хэрэглэгчийн сонгосон дурын радикс (аравтын тоо, арван зургаан тоот эсвэл хоёртын тоо) дотор байж болно. Коэффициентийг аравтын бутархайн тоогоор зааж өгсөн тохиолдолд нэгдмэл сөрөг операторыг ашиглана. Арван арван тоот болон хоёртын тоонуудын хувьд тоонууд нь хоёр нэмэлт хэлбэрээр илэрхийлэгдэх ёстой. Хуучинample коэффициентүүд file 11 товшилтын аравтын бутархай форматаар 16 битийн коэффициентүүдийг доор өгөв. Энэ жишээндample, хоёртын цэгийн коэффициентүүд нь 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 Example коэффициентүүд file Коэффицентийн хоёртын цэгийн байрлал 8 байх тохиолдолд дээрх тохиолдолд хөвөгч цэгийн форматыг доор өгөв. Коэффициентийг 16.8 бутархай өгөгдөлд нийцүүлэхийн тулд квант болгоно, үүнд 16 нь коэффициентийн бүрэн өргөн, 8 нь бутархай хэсгийн өргөн юм. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 Дахин ачаалах коэффицентийн нүдийг чагталвал FIR-ийн шүүлтүүрийн үйл ажиллагааны коэффициентийг дахин ачаалж болно. Энэ сонголтоор шүүлтүүрийг ажиллуулахаас өмнө хүссэн коэффициентийг ачаалах ёстой. Коэффициентийг IP цөмтэй нийлүүлсэн програмаар тодорхойлсон тодорхой дарааллаар ачаалах ёстой. IP цөм нь нэмэлт нөөцийг ашиглан дотооддоо дахин захиалга хийх боломжтой. Хэрэв энэ сонголтыг хүсвэл "Дахин эрэмбэлэх коэффицентийн доторх" гэсэн нүдийг чагтлах боломжтой. Энэ тохируулгын тусламжтайгаар коэффициентүүдийг үндсэн дарааллаар нь ачаалж болно.
4.4.1.2. Үржүүлэгчийн үржүүлэгч хүчин зүйл Үржүүлэгчийн үржвэрийн хүчин зүйлийн параметрт тохирох утгыг өгөх замаар дамжуулах чадвар болон нөөцийн ашиглалтыг хянаж болно. Үржүүлэгчийн үржүүлэх коэффициентийг 1 болгож тохируулснаар бүрэн зэрэгцээ ажиллагаа (цагийн цикл тутамд нэг гаралтын өгөгдөл) хүрч болно. Хэрэв үржүүлэгчийн үржүүлэх коэффициентийг интерфэйс дээр харуулсан хамгийн их утгад тохируулсан бол бүрэн цуврал ажиллагааг дэмжих ба n хүртэл хугацаа шаардагдана. нэг гаралтын өгөгдлийг тооцоолох цаг sample, энд n нь тэгш хэмтэй бус FIR шүүлтүүрийн цоргоны тоо, тэгш хэмтэй FIR шүүлтүүрийн краны тоо юм. n-товшилттой FIR шүүлтүүрийн өөр өөр тохиргоонд зориулсан Үржүүлэгчийн үржүүлэх коэффициентийн хамгийн их утгыг Хүснэгт 4.1-д үзүүлэв.

14 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Хүснэгт 4.1. Өөр өөр тохиргоонд зориулсан хамгийн их үржүүлэгчийн үржүүлэгч хүчин зүйл*

FIR Type Non-symmetric Symmetric Half-band

Single Rate n Тааз(n/2) давхар((n+1)/4)+1

Фактортой интерполятор=i Тааз(n/i) Тааз(n/2i) шал((n+1)/4)

*Тэмдэглэл: Хэрэв x нь бутархай утга бол операторын давхар (x) нь дараагийн доод бүхэл тоог буцаана.

Факторын тааз(n/d) Тааз(n/2d) шал((n+1)/8)+1 бүхий дециматор

4.4.2. I/O-ийн тодорхойлолтын сонголтууд
I/O Specifications интерфейсийн таб дахь удирдлага нь өгөгдлийн зам дахь янз бүрийн өргөн, нарийвчлалын аргуудыг тодорхойлоход ашиглагддаг. Оролтын өгөгдөл болон коэффициентүүдийн өргөн ба хоёртын цэгийн байрлалыг бие даан тодорхойлж болно. Оролтын өгөгдлийн өргөн, коэффициентийн өргөн, товшилтын тоо зэргээс бүрэн нарийвчлалтай гаралтын өргөн ба гаралтын хоёртын цэгийн жинхэнэ байршил автоматаар тогтоогддог. Бүрэн нарийвчлалтай гаралт нь хамгийн бага ач холбогдолтой (LS) болон зарим чухал (MS) битүүдийг буулгаж, заасан бөөрөнхийлөлт, халих боловсруулалтыг хийснээр хэрэглэгчийн тодорхойлсон гаралтын өргөн рүү хөрвүүлнэ. Гаралтыг гаралтын өргөн ба гаралтын хоёртын цэгийн байрлалын параметрээр тодорхойлно.
4.4.2.1. Дугуйлах
Бөөрөнхийлөлт хийхэд дараах таван сонголтыг дэмжинэ: · Байхгүй Гаралтын хамгийн бага ач холбогдол бүхий битийн баруун талд байгаа бүх битийг хаяж, гаралтыг засаагүй орхино. · Бөөрөнхийлэх нь хамгийн ойрын эерэг тоо руу дугуйрна. · Тэгээс дугуйлах Хэрэв бутархай хэсэг нь яг нэг хагас бол тэгээс дугуйрна. · Тэг рүү дугуйлах Хэрэв бутархай хэсэг нь яг нэг хагас бол тэг рүү дугуйлна. · Convergent rounding Хэрэв бутархай хэсэг нь яг нэг хагас бол хамгийн ойрын тэгш утга руу дугуйлна.

4.4.3. Хэрэгжүүлэх сонголтууд
4.4.3.1. Санах ойн төрөл
FIR шүүлтүүрийн IP цөм нь саатлын өгөгдөл, коэффициент, зарим тохиргоо, оролт, гаралтын өгөгдлийг хадгалахад санах ойг ашигладаг. Ашигласан санах ойн нэгжийн тоо нь өгөгдлийн өргөн, товшилтын тоо, шүүлтүүрийн төрөл, сувгийн тоо, коэффициентийн тэгш хэм зэрэг хэд хэдэн параметрээс хамаарна. Ихэнх тохиолдолд үржүүлэгч бүрд нэг өгөгдлийн санах ой, нэг коэффициент санах ойн нэгж шаардлагатай байдаг. Интерполяци эсвэл хасах шүүлтүүр нь оролт эсвэл гаралтын буферийг нэмэлтээр ашиглаж болно. Санах ойн төрлийн интерфэйсийн сонголтыг EBR эсвэл тархсан санах ойг өгөгдөл, коэффициент, оролт, гаралтын хадгалалтад ашиглах эсэхийг тодорхойлоход ашиглаж болно. Автомат гэж нэрлэгддэг сонголт нь IP генераторын хэрэгсэлд энэ сонголтыг үлдээдэг бөгөөд хэрэв санах ой нь 128 байршлаас илүү гүнтэй бол EBR-ийг ашигладаг бол бусад тохиолдолд тархсан санах ойг ашигладаг.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

4.5. Дохионы тайлбар
FIR шүүлтүүрийн IP цөмд зориулсан оролт/гаралтын (Оролт/гаралтын) портуудын тайлбарыг Хүснэгт 4.2-т үзүүлэв.

Хүснэгт 4.2. Дээд түвшний портын тодорхойлолт

Порт

Бит

Ерөнхий I / O

clk

rstn

дин

Оруулах мэдээллийн өргөн

хүчингүй

эргэлзээ хүчингүй
rfi

Гаралтын өргөн 1
1

Дахин ачаалах коэффициентийг сонгох үед

коффин

Тэмдэглэл 1*

коэффве

I/O

Тодорхойлолт

Өгөгдөл болон хяналтын оролт гаралтын системийн цаг.

Системийн өргөн асинхрон идэвхтэй-бага дахин тохируулах дохио.

Өгөгдөл оруулах.

Зөв дохиог оруулна уу. Оруулсан өгөгдлийг зөвхөн тухайн үед унших боломжтой

inpvalid өндөр байна.

Гаралтын өгөгдөл.

Гаралтын өгөгдлийн шалгуур үзүүлэлт. Гаралтын өгөгдлийн эргэлзээ зөвхөн үед хүчинтэй байна

Энэ дохио өндөр байна.

Оролцоход бэлэн байна. Энэ гаралт нь өндөр байх үед IP гэдгийг харуулж байна

core нь дараагийн оролтын өгөгдлийг хүлээн авахад бэлэн байна. Хүчинтэй өгөгдөл байж болно

Өмнөх цагт rfi өндөр байсан тохиолдолд л оройн цагаар хэрэглэнэ

мөчлөг.

Коэффициент оруулах. Коэффициентийг ачаалах хэрэгтэй

тодорхой дарааллаар энэ портоор дамжуулан. хэсгийг үзнэ үү

Дэлгэрэнгүй мэдээллийг FIR Filter IP цөмтэй холбох.

Баталгаажуулах үед автобусны коффин дээрх утгыг бичнэ

коэффициент санах ой.

коэффсет

Энэ оролт нь шүүлтүүрийг саяхан ашиглах дохио өгөхөд ашиглагддаг

ачаалалтай коэффициентийн багц. Энэ дохио нь өндөр импульс байх ёстой

Бүхэл бүтэн коэффициентийг ачаалсны дараа нэг цагийн мөчлөг

коэффин ба коэффве ашиглан.

Сувгийн тоо 1-ээс их байвал

ibstart

Оролтын блок эхлэх. Олон сувгийн тохиргооны хувьд энэ оролт

оролтын 0-р сувгийг тодорхойлно.

саад хийх

Гаралтын блок эхлэх. Олон сувгийн тохиргооны хувьд энэ

гаралт нь 0 сувгийг тодорхойлдог.

Хувьсах интерполяцийн коэффициент эсвэл Хувьсах бууралтын коэффициентийг шалгах үед

жүжигчин

тааз(Log2(Интерполяци

Интерполяцийн хүчин зүйлийн утга

хүчин зүйл+1))

хүчин зүйл

тааз(Log2(Аргалах хүчин зүйл+1))

Буурах хүчин зүйлийн утга

хүчин зүйлийн багц

Интерполяцийн хүчин зүйл эсвэл хасах коэффициентийг тохируулна.

Нэмэлт оролт/гаралт

Цагийг идэвхжүүлэх. Энэ дохио нь батлагдаагүй байхад гол нь байх болно

бусад бүх синхрон оролтыг үл тоомсорлож, гүйдлийг нь хадгалах

муж

Синхрон дахин тохируулах. Наад зах нь нэг цагийг батлах үед

мөчлөгийн үед IP цөм дэх бүх регистрүүдийг дахин тохируулахаар эхлүүлнэ

муж.

Тайлбар: 1. Тэмдэглэсэн төрөл ба тэгш хэмтэй интерполяцийн өргөн нь Коэффицентийн өргөн +1 байна. 2. Тэмдэггүй ба тэгш хэмтэй интерполяцийн өргөн нь Коэффицентийн өргөн +2. 3. Бусад бүх тохиолдлуудын өргөн нь Коэффицентийн өргөн юм.

16 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

4.6. FIR шүүлтүүрийн IP цөмтэй холбогдох
4.6.1. Өгөгдлийн интерфейс
Өгөгдөл нь динамикаар дамжин цөмд орж, цөмөөс гадагш дамждаг.

4.6.2. Олон суваг
Олон сувгийн хэрэгжилтийн хувьд сувгийн дугаарыг синхрончлохын тулд IP цөмд ibstart болон obstart гэсэн хоёр порт байдаг. Оролтын ibstart нь оролтод ашиглагдсан 0 сувгийн өгөгдлийг тодорхойлоход хэрэглэгддэг. Гаралтын obstart нь 0 сувгийн гаралтын өгөгдөлтэй нэгэн зэрэг өндөр байна.

4.6.3. Хувьсах интерполяци/децимация коэффициент
Интерполяцийн (эсвэл бууралтын) хүчин зүйл хувьсах үед IP цөмд ifactor (эсвэл dfactor) болон factorset портуудыг нэмнэ. Портын ifactor (эсвэл dfactor) дээр хэрэглэсэн интерполяцийн (эсвэл бууралтын) коэффициентийг strobe дохионы хүчин зүйлийн багц өндөр байх үед тохируулна. Интерполяцийн (эсвэл бууралтын) хүчин зүйл өөрчлөгдөхөд гаралтын rfi хэд хэдэн мөчлөгийн турш багасдаг. Энэ нь дахин өндөр болоход шүүлтүүр нь шинэ хүчин зүйлийн утгад тохирох интерполяци (эсвэл хасах) шүүлтүүрийн үүргийг гүйцэтгэдэг.

4.6.4. Дахин ачаалах коэффициентүүд
Дахин ачаалах коэффициентийг сонгох үед коэффин ба коэффве гэсэн хоёр нэмсэн портыг коэффициентүүдийг дахин ачаалахад ашиглана. Ачаалах бүх хугацаанд дохионы коэффицентийг өндөр байлгахын зэрэгцээ бүх коэффициентийг нэг багцаар ачаалах шаардлагатай. Бүх коэффициентүүдийг ачаалсны дараа шинэ коэффициентүүд хүчин төгөлдөр болохын тулд оролтын дохионы коэффсетийг нэг цагийн мөчлөгөөр өндөр импульс болгох шаардлагатай.
Коэффициентийн санах ойг дахин ачаалахад коэффициентийг ашиглах хоёр арга бий.
Коэффициентийг дахин эрэмбэлэхийг сонгоогүй тохиолдолд коэффициентийн санах ойг дахин ачаалахын тулд коэффициентийг тодорхой дарааллаар ашиглах шаардлагатай. Коэффициенттерд заасан түүхий коэффициентүүд file, IP суулгацын лавлах доторх gui хавтсанд байдаг coeff_gen.exe (Windows-д зориулсан) коэффициент үүсгэх програмыг ашиглан дахин ачаалах дараалалд хөрвүүлж болно (жишээ нь).ample, C:LatticeCorefir_core_v6.0gui хавтасны доор). UNIX болон Linux-д зориулсан коэффициент үүсгэх программын нэр нь тус бүр нь coeff_gen_s ба coeff_gen_l юм. Windows-ийн хувьд програмыг дараах байдлаар ажиллуулна.
coeff_gen.exefile_нэр>.lpc
Тайлбар: Хэрэв lpc дээр байгаа бол file, varcoeff= параметрийн утга нь Тийм, ROM үүсгэхийн өмнө үүнийг Үгүй болгож өөрчилнө үү files гараар.
Энэ тушаал нь оролтын коэффициентийг хөрвүүлдэг file, коэффт дурдсанчланfile= lpc дахь параметр file, ачаалагдах коэффициентүүдийн дараалалд file coeff.mem гэж нэрлэдэг. гаралт гэдгийг анхаарна уу file тэг коэффицент оруулсны улмаас анх байснаас илүү олон коэффициент агуулж болно. Гаралт дахь бүх коэффициентүүд file, тэр дундаа тэгийг коффин портоор дараалан оруулах ёстой. Коэффициент хэрэглэх дарааллыг олж авахын тулд оролтын коэффициентийг засварлана file дараалсан тоонууд (жишээ нь 1,2) байх ба IP нь дараахыг ажиллуулна file автоматаар. Дахин ачаалах коэффициентийн горимд коэффицентийг ачаалж, коеффсетийг өндөр гэж батлах хүртэл цөм ажиллахад бэлэн биш (rfi гаралт өндөр биш).
Коэффициентийг дахин эрэмбэлэх параметрийг сонгох үед өмнө нь тайлбарласан гараар дахин эрэмбэлэх шаардлагагүйгээр коэффициентүүдийг IP цөм дотор дахин эрэмбэлнэ. Энэ тохируулгын тусламжтайгаар дахин эрэмбэлэх логикийг IP цөмд нэмж, хэрэглэгч коэффициентүүдийг ердийн дарааллаар ашиглах боломжтой.
Энэ горимд Symmetric Coefficients параметрийг сонгосон тохиолдолд өгсөн коэффициентүүдийн зөвхөн хагасыг нь ашиглана. Жишээ ньample, хэрэв түүхий коэффициентийн оролтын дараалал нь: 1 2 3 4 5 6 5 4 3 2 1 бол ашиглагдах коэффициентүүд нь 1 2 3 4 5 6 байна.
Үүний нэгэн адил, хэрэв Хагас зурвасыг сонгосон бол сүүлчийнхээс бусад тэгш байршилд байгаа бүх оролтын коэффициентууд хасагдах болно. Жишээ ньample, хэрэв түүхий коэффициентийн оролтын дараалал нь: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1 бол ашиглагдах коэффициентүүд нь 1 2 3 4 5 6 байна.
Тайлбар: Хэрэв lpc-д varcoeff= параметр байвал file -ийг Тийм гэж тохируулсан бол шинэ коэффициент үүсгэхийн өмнө үүнийг Үгүй болгож өөрчил file.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
4.7. Цагийн үзүүлэлтүүд
FIR шүүлтүүрийн IP цөмд зориулсан цаг хугацааны диаграммыг Зураг 4.8-аас 4.17-д үзүүлэв. Lattice XP2/ECP3/ECP5 төхөөрөмжүүдийг ашигладаг FIR шүүлтүүрийн зарим програмуудад өөр өөр цаг хугацааны үзүүлэлтүүд байдгийг анхаарна уу. Зураг 4.8-аас Зураг 4.11 хүртэлх бүх FIR програмуудад хамаарна.
4.7.1. Бүх төхөөрөмжид хамаарах цаг хугацааны үзүүлэлтүүд
Зураг 4.8. Тасралтгүй оролттой нэг суваг, нэг хурдтай FIR шүүлтүүр

Зураг 4.9. Оролтын цоорхойтой нэг суваг, нэг хурдтай FIR шүүлтүүр Зураг 4.10. Хүчин зүйлийн олонлогийн дохио
Зураг 4.11. Коэффициентийг дахин ачаалах

18 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
4.7.2. LatticeXP2, LatticeECP3 болон LatticeECP5 хэрэгжүүлэхэд хамаарах цаг хугацааны үзүүлэлтүүд
Өмнөх зургуудаас гадна Зураг 4.12-аас Зураг 4.14-ийг LatticeXP2, LatticeECP3, LatticeECP5 төхөөрөмжүүдийн аль алиныг нь ашиглахад хэрэглэнэ: сөрөг тэгш хэм, хагас зурвас, хүчин зүйлийн хувьсагчийн интерполяци ба бууралт, мөн 36×36 үржүүлэгч ашигладаг програмууд.
Зураг 4.12. Олон сувгийн нэг хурдны FIR шүүлтүүр (3 суваг)

Зураг 4.13. Олон суваг (3 суваг) интерполятор (3-ын хүчин зүйл)

Зураг 4.14. Олон суваг (3 суваг) Дециматор (3-ын хүчин зүйл)

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
4.7.3. LatticeECP3 болон LatticeECP5 хэрэгжүүлэхэд хамаарах цаг хугацааны үзүүлэлтүүд
Өмнө дурьдсанчлан Зураг 4.15-аас Зураг 4.17-д өмнөх хэсэгт тусгайлан жагсаасанаас бусад бүх LatticeECP3 болон Lattice ECP5 төхөөрөмжүүдэд хамаарна.

Зураг 4.15. Олон сувгийн нэг хурдны FIR шүүлтүүр (3 суваг)

Зураг 4.16. Олон суваг (3 суваг) интерполятор (3-ын хүчин зүйл)

Зураг 4.17. Олон суваг (3 суваг) Дециматор (3-ын хүчин зүйл)

20 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

5. Параметрийн тохиргоо

IPexpress болон Clarity Designer хэрэгслийг Diamond програм хангамжид IP болон архитектурын модулиудыг бий болгоход ашигладаг. Та IP-г хэрхэн үүсгэх талаар IP үндсэн үүсгэх ба үнэлгээ хэсгээс лавлаж болно.
Хүснэгт 5.1-д FIR шүүлтүүрийн IP цөмд зориулсан хэрэглэгчийн тохируулж болох параметрүүдийн жагсаалтыг харуулав. Параметрийн тохиргоог IPexpress эсвэл Clarity Designer дээрх FIR шүүлтүүрийн IP үндсэн тохиргооны интерфейс ашиглан зааж өгсөн болно. Олон тооны FIR шүүлтүүрийн IP үндсэн параметрийн сонголтуудыг энэ бүлэгт тайлбарласны дагуу олон интерфейсийн табуудаар хуваасан.

Хүснэгт 5.1. FIR шүүлтүүрийн IP үндсэн параметрийн үзүүлэлтүүд

Параметр

Хүрээ

Шүүлтүүрийн үзүүлэлтүүд

Сувгуудын тоо

1-ээс 256 хүртэл

Цоргоны тоо

1-ээс 2048 хүртэл

Шүүлтүүрийн төрөл

{Нэг хувь хэмжээ, Интерполятор, Дециматор}

Интерполяцийн хүчин зүйл

2-ээс 256 хүртэл

Хувьсах интерполяцийн коэффициент

{Тийм, Үгүй}

Буурах хүчин зүйл

2-ээс 256 хүртэл

Хувьсах бууралтын коэффициент

{Тийм, Үгүй}

Коэффицентийн үзүүлэлтүүд

Дахин ачаалах коэффициентүүд

{Тийм, Үгүй}

Коэффицентүүдийг дотор нь дахин эрэмбэлнэ үү

{Тийм, Үгүй}

коэффициентүүдийг тогтоосон

{Нийтлэг, нэг суваг тус бүр}

Симметрийн коэффициентүүд

{Тийм, Үгүй}

Сөрөг тэгш хэм

{Тийм, Үгүй}

Хагас хамтлаг

{Тийм, Үгүй}

Коэффицентийн цацраг

{Хөвөгч цэг, Аравтын тоо, Hex, Хоёртын тоо}

Коэффициент file

Бичих эсвэл үзэх

Нарийвчилсан сонголтууд

Үржүүлэгч Multiplexing хүчин зүйл

Тайлбар 1, Тайлбар 2

Дараалсан SysDSP блокуудын тоо

5 – Тайлбар 3

I/O техникийн үзүүлэлтүүд

Оролтын өгөгдлийн төрөл

{Гарын үсэг зураагүй, гарын үсэг зураагүй}

Оруулах мэдээллийн өргөн

4-ээс 32 хүртэл

Өгөгдлийн хоёртын цэгийн байрлалыг оруулах

-2-оос өгөгдөл оруулах өргөн + 2

Коэффицентийн төрөл

{Гарын үсэг зураагүй, гарын үсэг зураагүй}

Коэффициент өргөн

4-ээс 32 хүртэл

Коэффициент хоёртын цэгийн байрлал

-2 хүртэл Коэффициент өргөн + 2

Гаралтын өргөн

4-ээс хамгийн их гаралтын өргөн

Гаралтын хоёртын цэгийн байрлал

(4+Оролтын өгөгдлийн хоёртын цэгийн байрлал + коэффициент хоёртын цэгийн байрлал Хамгийн их гаралтын өргөн) хүртэл (Гаралтын өргөн + Оролтын өгөгдлийн хоёртын тоо)
цэгийн байрлал + Хоёртын цэгийн коэффициент - 4)

Нарийвчлалтай хяналт

Бөөрөнхийлөлт

{Хаалт, ороох}
{Байхгүй, Бөөрөнхийлөлт, Тэгээс хол, Тэг рүү дугуй, Конвергент бөөрөнхий}

Өгөгдмөл
4 64 Нэг хувь 2 Үгүй 2 Үгүй
Тийм Үгүй Нийтлэг Үгүй Үгүй Аравтын тоо
Тайлбар 2 Тайлбар 3
16 0 гарын үсэг зурсан
16 0 38 0 гарын үсэг зурсан
Ханалт Байхгүй

Санах ойн төрөл Өгөгдлийн санах ойн төрөл Коэффицент санах ойн төрөл Оролтын буферийн төрөл

{EBR, Distributed, Auto}

EBR

{EBR, Distributed, Auto}

EBR

{EBR, Distributed, Auto}

EBR

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Параметр

Хүрээ

Өгөгдмөл

Гаралтын буферийн төрөл

{EBR, Distributed, Auto}

EBR

Оновчлол

{Талбай, Хурд}

{Талбай}

Нэмэлт портууд

{Тийм, Үгүй}

Үгүй

{Тийм, Үгүй}

Үгүй

Синтезийн сонголтууд

Давтамжийн хязгаарлалт

1 400

300

Тэмдэглэл:

1. Үржүүлэгчийн олон талт хүчин зүйл нь төхөөрөмж дэх DSP блокуудын тоо (A) ба DSP блокуудын бодит тоогоор хязгаарлагддаг.

дизайны хэрэгцээ (B). A>B үед үржүүлэгчийн үржүүлэх хүчин зүйлийг 1 болгож тохируулна; өөрөөр хэлбэл утга 1-ээс их байх болно.

2. Дэлгэрэнгүйг Үржүүлэгчийн үржүүлэгч хүчин зүйлээс үзнэ үү. 3. Сонгосон төхөөрөмжид дараалан ашиглах боломжтой DSP блокуудын хамгийн их тоо.

Дараах хуудсанд үзүүлсэн өгөгдмөл утгууд нь FIR шүүлтүүрийн лавлагааны загварт ашигласан утгууд юм. Таб тус бүрийн IP үндсэн сонголтуудыг дэлгэрэнгүй авч үзэх болно.

5.1. Архитектур таб
Зураг 5.1-д Архитектур табын агуулгыг харуулав.

Зураг 5.1. FIR шүүлтүүрийн IP үндсэн интерфейсийн архитектурын таб

22 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

Хүснэгт 5.2. Архитектурын таб интерфэйсийн зүйл
Сувгийн тоо Цоргоны тоо Шүүлтүүрийн төрөл Интерполяцийн коэффициент Хувьсах Интерполяцийн коэффициент Арчилгааны хүчин зүйл Хувьсах бууралтын коэффициент Дахин ачаалах коэффициент Дотор эрэмбийн коэффициент
Коэффициенттер нь тэгш хэмийн коэффициентүүдийг тогтоодог
Сөрөг тэгш хэмийн хагас зурвас
Радикс коэффициент

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Тодорхойлолт
Энэ сонголт нь хэрэглэгчдэд сувгийн тоог зааж өгөх боломжийг олгодог.
Энэ сонголт нь хэрэглэгчдэд товшилтын тоог зааж өгөх боломжийг олгодог.
Энэ сонголт нь хэрэглэгчдэд шүүлтүүр нь дан хурд, интерполятор эсвэл задлагч эсэхийг тодорхойлох боломжийг олгодог.
Энэ сонголт нь хэрэглэгчдэд тогтмол интерполяцийн коэффициентийн утгыг тодорхойлох боломжийг олгодог. FIR төрөл нь интерполяци байх үед утга нь 2-оос 256 байх ёстой. Үгүй бол автоматаар 1-д тохируулагдана.
Энэ сонголт нь хэрэглэгчдэд интерполяцийн хүчин зүйл нь IP үүсгэх үед тогтмол байх уу, эсвэл ажиллах үеийн хувьсах уу гэдгийг тодорхойлох боломжийг олгодог. Хэрэв үүнийг шалгавал факторын хэмжээ өндөр байх үед интерполяцийн коэффициентийг оролтын порт ifactor-аар тохируулна. Энэ сонголт нь хэрэглэгчдэд тогтмол хасах коэффициентийн утгыг тодорхойлох боломжийг олгодог. FIR төрөл нь хасагдах үед утга нь 2-оос 256 байх ёстой. Үгүй бол автоматаар 1 болгож тохируулна.
Энэ сонголт нь хэрэглэгчдэд IP үүсгэх үед хасагдах хүчин зүйл тогтмол байх уу эсвэл ажиллах үеийн хувьсагч уу гэдгийг тодорхойлох боломжийг олгодог. Хэрэв үүнийг шалгавал хүчин зүйлийн багц өндөр байх үед хасах коэффициентийг оролтын порт dfactor-аар тохируулна. Энэ сонголт нь хэрэглэгчдэд коэффициентүүд тогтмол эсвэл дахин ачаалах боломжтой эсэхийг тодорхойлох боломжийг олгодог. Хэрэв чагтсан бол оролтын порт коэффиныг ашиглан үндсэн үйл ажиллагааны явцад коэффициентүүдийг дахин ачаалж болно.
Коэффициентийг дахин ачаалах боломжтой үед тэдгээрийг тодорхой дарааллаар оруулах шаардлагатай. Дахин захиалгыг IP цөмтэй хамт нийлүүлсэн програмыг ашиглан хийж болно. Гэсэн хэдий ч үндсэн хэсэг нь нэмэлт тоног төхөөрөмжийн нөөцийн зардлаар нэмэлт тоног төхөөрөмжийн захиалга өгөх боломжийг олгодог. Хэрэв энэ сонголтыг сонгосон бол коэффицентийг үндсэн хэсэгт хэвийн дарааллаар оруулж болох ба цөм нь шаардлагатай бол захыг дотооддоо дахин эрэмбэлнэ. Шүүлтүүрийн төрөл интерполятор, тэгш хэмийн коэффициент идэвхжсэн үед энэ сонголт боломжгүй.
Энэ сонголт нь хэрэглэгчдэд ижил коэффициентийн багцыг бүх сувагт ашиглах уу, эсвэл суваг бүрт бие даасан коэффициентийн багцыг ашиглах уу гэдгийг тодорхойлох боломжийг олгодог.
Энэ сонголт нь хэрэглэгчдэд коэффициентүүд тэгш хэмтэй эсэхийг тодорхойлох боломжийг олгодог. Хэрэв үүнийг шалгавал коэффициентүүдийн зөвхөн нэг тал нь (хэрэв товшилтын тоо сондгой бол хагас утгыг дараагийн дээд бүхэл тоо руу дугуйрсан) эхлэлээс уншина. file.
Хэрэв үүнийг шалгавал коэффициентийг сөрөг тэгш хэмтэй гэж үзнэ. Энэ нь коэффициентүүдийн хоёр дахь хагасыг харгалзах эхний хагасын коэффициентүүдийн сөрөг утгатай тэнцүү болгоно.
Энэ сонголт нь хэрэглэгчдэд хагас зурвасын шүүлтүүр хэрэгжиж байгаа эсэхийг тодорхойлох боломжийг олгодог. Хэрэв үүнийг шалгавал коэффициентүүдийн зөвхөн нэг тал нь (хэрэв товшилтын тоо сондгой бол хагас утгыг дараагийн дээд бүхэл тоо руу дугуйрсан) эхлэлээс уншина. file.
Энэ сонголт нь хэрэглэгчдэд коэффициент дэх коэффициентүүдийн радиксийг тодорхойлох боломжийг олгодог file. Аравтын бутархайн голын хувьд сөрөг утгууд нь өмнөх нэгдмэл хасах тэмдэгтэй байна. Арван арван тоот (Hex) болон хоёртын радикалуудын хувьд сөрөг утгуудыг 2-ын нөхөх хэлбэрээр, коэффицентийн өргөн параметрт заасан тооны цифрийг ашиглан бичих ёстой. Хөвөгч цэгийн коэффициентийг маягт дээр зааж өгсөн болно . , 'n' цифрүүд нь бүхэл тоо, 'd' цифрүүд нь аравтын бутархайг илэрхийлнэ. Хөвөгч цэгийн коэффициентүүдийн утга нь Коэффициентийн өргөн ба Коэффициентийн хоёртын цэгийн байрлалын параметрүүдтэй нийцэж байх ёстой. Жишээ ньample, хэрэв . 8.4 бөгөөд Коэффицентийн төрөл нь тэмдэггүй, коэффициентүүдийн утга 0-ээс 11111111.1111 (255.9375) хооронд байх ёстой.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Интерфейсийн элементийн коэффициентүүд File
Үржүүлэгчийн үржүүлэгч хүчин зүйл
Мөр дэх sysDSP блокуудын тоо

Тодорхойлолт
Энэ сонголт нь хэрэглэгчдэд коэффициентүүдийн нэр, байршлыг зааж өгөх боломжийг олгодог file. Хэрэв коэффициентууд file заагаагүй бол шүүлтүүрийг анхдагч коэффициентээр тохируулсан.
Энэ сонголт нь хэрэглэгчдэд Үржүүлэгчийн үржүүлэх хүчин зүйлийг зааж өгөх боломжийг олгодог. Энэ параметрийг бүрэн параллель програмуудын хувьд 1, бүрэн цуврал програмуудын интерфэйс дэх дэмжигдсэн хамгийн их утгад тохируулна.
Энэ параметр нь хэрэглэгчдэд оновчтой гүйцэтгэлд хүрэхийн тулд DSP эгнээнд ашиглах DSP үржүүлэгчийн хамгийн их тоог зааж өгөх боломжийг олгодог. Жишээ ньampХэрэв зорилтот төхөөрөмж нь DSP эгнээнд 20 үржүүлэгчтэй бөгөөд дизайн нь 22 үржүүлэгч шаардлагатай бол хэрэглэгч нэг мөрөнд бүх 20 үржүүлэгч, өөр мөрөнд хоёр үржүүлэгч эсвэл мөр бүрт 20-аас цөөн үржүүлэгч ашиглахаар сонгож болно (жишээ нь 8). ), энэ нь илүү сайн гүйцэтгэлтэй байж болно. Нэг FIR жишээнд дээд тал нь гурван DSP мөрөнд тархсан үржүүлэгчийг ашиглаж болно. Энэ параметр нь зөвхөн LatticeECP3 болон ECP5 төхөөрөмжүүдэд хүчинтэй.

5.2. I/O Specification Tab
Зураг 5.2 нь I/O Specification табын агуулгыг харуулав.

Зураг 5.2. FIR шүүлтүүрийн IP үндсэн интерфэйсийн I/O тодорхойлолтын таб

24 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

Хүснэгт 5.3. I/O Specification Tab интерфейсийн зүйл
Оролтын өгөгдлийн төрөл Оролтын өргөн Оролтын өгөгдөл Хоёртын цэгийн байрлалын коэффициент Төрөл коэффициент Өргөн коэффициент Хоёртын цэгийн байрлал Гаралтын өргөн
Гаралтын хоёртын цэгүүд
Халих
Дугуйлах

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Тодорхойлолт
Энэ сонголт нь хэрэглэгчдэд оролтын өгөгдлийн төрлийг гарын үсэг зурсан эсвэл гарын үсэг зураагүй гэж зааж өгөх боломжийг олгодог. Энэ сонголт нь хэрэглэгчдэд twwiod'tsh.complement дугаарыг оруулах өгөгдлийг зааж өгөх боломжийг олгодог.
Энэ сонголт нь хэрэглэгчдэд оролтын өгөгдөл дэх хоёртын цэгийн байршлыг зааж өгөх боломжийг олгодог. Энэ тоо нь оролтын өгөгдлийн LSB-ээс хоёртын цэгийн битийн байрлалыг тодорхойлдог. Хэрэв тоо нь тэг байвал цэг нь LSB-ийн баруун талд, эерэг бол LSB-ийн зүүн талд, сөрөг бол LSB-ийн баруун талд байна.
Энэ сонголт нь хэрэглэгчдэд коэффициентийн төрлийг гарын үсэг зурсан эсвэл гарын үсэг зураагүй гэж зааж өгөх боломжийг олгодог. Хэрэв төрөл нь гарын үсэг зурсан бол коэффициентийн өгөгдлийг 2-ын нэмэлт тоо гэж тайлбарлана. Энэ сонголт нь хэрэглэгчдэд коэффициентийн өргөнийг тодорхойлох боломжийг олгодог. Энэ сонголт нь хэрэглэгчдэд коэффициент дэх хоёртын цэгийн байршлыг зааж өгөх боломжийг олгодог. Энэ тоо нь коэффициентүүдийн LSB-ээс хоёртын цэгийн битийн байрлалыг тодорхойлдог. Хэрэв тоо нь тэг бол цэг нь LSB-ийн дараа шууд байрлана; эерэг байвал LSB-ийн зүүн талд, сөрөг байвал LSB-ийн баруун талд байна.
Энэ сонголт нь хэрэглэгчдэд гаралтын өгөгдлийн өргөнийг тодорхойлох боломжийг олгодог. Хамгийн их нарийвчлалтай гаралтын өргөнийг хамгийн их гаралтын өргөн = Оролтын өгөгдлийн өргөн + Коэффициентийн өргөн + тааз (Log2(Цоргоны тоо/Интерполяцийн коэффициент)) -аар тодорхойлно. Цөмийн гаралт нь ихэвчлэн гаралтын өргөнтэй тэнцэх бүрэн нарийвчлалтай гаралтын нэг хэсэг бөгөөд хоёртын цэгийн байрлалын өөр өөр параметрүүд дээр үндэслэн гаргаж авдаг. Дотоод бүрэн нарийвчлалтай гаралтын форматыг интерфэйс дэх Гаралтын өргөн удирдлагын хажууд статик текст хэлбэрээр харуулдаг. Форматыг WF хэлбэрээр харуулах ба W нь бүрэн нарийвчлалтай гаралтын өргөн, F нь бүрэн нарийвчлалтай гаралтын LSB-ээс зүүн тийш тоологдсон хоёртын цэгийн байршил юм. Жишээ ньample, хэрэв WF 16.4 бол гаралтын утга нь хоёртын радикс дээр yyyyyyyyyyyy.yyyy байх болно. Жишээ ньampЛе, 110010010010.0101.
Энэ сонголт нь хэрэглэгчдэд бодит үндсэн гаралтын LSB-ээс хоёртын цэгийн битийн байрлалыг тодорхойлох боломжийг олгодог. Хэрэв тоо нь тэг байвал цэг нь LSB-ийн баруун талд, эерэг бол LSB-ийн зүүн талд, сөрөг бол LSB-ийн баруун талд байна. Энэ тоо нь Гаралтын өргөн параметрийн хамт жинхэнэ бүрэн нарийвчлалтай гаралтаас бодит үндсэн гаралтыг хэрхэн гаргаж авахыг тодорхойлдог. Үнэн бүрэн нарийвчлалын гаралтаас MSB болон LSB-г хассан үед Бүтэн болон Бөөрөнхийлөлтийн нарийвчлалын хяналтын параметрүүдийг тус тус хэрэглэнэ.
Энэ сонголт нь хэрэглэгчдэд ямар төрлийн халих хяналтыг ашиглахыг зааж өгөх боломжийг олгодог. Үнэн гаралтаас MSB-ийн заримыг хасах шаардлагатай үед энэ параметрийг ашиглах боломжтой. Хэрэв сонголт нь Saturation бол гаралтын утгыг MSB-г хаях үед эерэг эсвэл хамгийн бага, сөрөг бол хамгийн дээд хэмжээнд хүртэл таслана. Хэрэв сонголт нь "Wrap-round" бол ямар ч засвар хийлгүйгээр MSB-г зүгээр л устгана.
Энэ сонголт нь хэрэглэгчдэд жинхэнэ гаралтаас нэг буюу хэд хэдэн LSB-г хасах шаардлагатай үед дугуйлах аргыг зааж өгөх боломжийг олгодог.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
5.3. Хэрэгжүүлэх таб
Зураг 5.3-д Хэрэгжүүлэх табын агуулгыг харуулав.

Зураг 5.3. FIR шүүлтүүрийн IP үндсэн интерфейсийн хэрэгжилтийн таб

Хүснэгт 5.4. Implementation Tab интерфейсийн зүйл
Өгөгдлийн санах ойн төрөл
Санах ойн коэффициентийн төрөл
Оролтын буферийн төрөл Гаралтын буферийн төрөл Синхрон дахин тохируулах (sr) Цагийг идэвхжүүлэх (ce)
Оновчлолын синтезийн сонголтууд

Тодорхойлолт
Энэ сонголт нь хэрэглэгчдэд өгөгдөл хадгалахад ашигладаг санах ойн төрлийг сонгох боломжийг олгодог. Хэрэв сонголт нь EBR бол өгөгдөл хадгалахад Lattice Embedded Block RAM санах ойг ашигладаг. Хэрэв сонголт нь Distributed бол хайлтын хүснэгтэд суурилсан тархсан санах ойг өгөгдөл хадгалахад ашиглана. Хэрэв "Авто"-г сонгосон бол EBR санах ойг 128 байршлаас илүү гүн санах ойд, бусад бүх санах ойд хуваарилагдсан санах ойг ашиглана. Хэрэв төрөл гарын үсэг зурсан бол өгөгдлийг хоёр нөхөх тоо гэж тайлбарлана.
Энэ сонголт нь хэрэглэгчдэд коэффициентийг хадгалахад ашигладаг санах ойн төрлийг тодорхойлох боломжийг олгодог. Хэрэв сонголт нь EBR бол коэффициентийг хадгалахад EBR санах ойг ашигладаг. Хэрэв сонголт нь Distributed бол тархсан санах ойг коэффициентийг хадгалахад ашиглана. Хэрэв Auto-г сонгосон бол EBR санах ойг 128 байршлаас илүү гүн санах ойд, тараасан санах ойг бусад бүх санах ойд хэрэглэнэ.
Энэ сонголт нь хэрэглэгчдэд оролтын буферийн санах ойн төрлийг зааж өгөх боломжийг олгодог. Энэ сонголт нь хэрэглэгчдэд гаралтын буферийн санах ойн төрлийг тодорхойлох боломжийг олгодог.
Энэ сонголт нь хэрэглэгчдэд IP-д синхрон дахин тохируулах порт шаардлагатай эсэхийг тодорхойлох боломжийг олгодог. Синхрон дахин тохируулах дохио нь FIR шүүлтүүрийн IP цөм дэх бүх бүртгэлийг дахин тохируулдаг.
Энэ сонголт нь хэрэглэгчдэд IP-д цаг идэвхжүүлэх порт шаардлагатай эсэхийг тодорхойлох боломжийг олгодог. Цөмийг ашиглаагүй үед эрчим хүч хэмнэхийн тулд цаг идэвхжүүлэх хяналтыг ашиглаж болно. Цаг идэвхжүүлэх портыг ашиглах нь нөөцийн ашиглалтыг нэмэгдүүлж, чиглүүлэлтийн ачаалал ихэссэний улмаас гүйцэтгэлд нөлөөлж болзошгүй.
Энэ сонголт нь оновчтой болгох аргыг зааж өгдөг. Хэрэв Талбайг сонгосон бол нөөцийг бага ашиглахын тулд цөмийг оновчтой болгоно. Хэрэв Хурдыг сонгосон бол цөм нь илүү өндөр гүйцэтгэлтэй байхаар оновчтой боловч бага зэрэг өндөр нөөцийн ашиглалттай болно.
Lattice LSE эсвэл Synplify Pro

26 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
6. IP үндсэн үүсгэх ба үнэлгээ
Энэ бүлэгт Diamond эсвэл ispLEVER программ хангамжид багтсан ispLEVER програм хангамжийн IPexpress хэрэглүүрийг ашиглан торны FIR шүүлтүүрийн IP цөмийг хэрхэн үүсгэх, мөн цөмийг дээд түвшний загварт хэрхэн оруулах талаар мэдээлэл өгнө.
6.1. IP Core-ийн лиценз олгох
FIR шүүлтүүрийн IP цөмийг бүрэн, дээд түвшний загварт бүрэн, хязгаарлалтгүй ашиглахын тулд IP цөм болон төхөөрөмжийн тусгай лиценз шаардлагатай. Торны IP цөмд зориулсан лицензийг хэрхэн авах тухай зааврыг дараах хаягаар өгсөн болно: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm Хэрэглэгчид FIR шүүлтүүрийн IP цөмийг татаж аваад үүсгэж, функциональ байдлаар дамжуулан цөмийг бүрэн үнэлж болно. IP лицензгүйгээр симуляци хийх, хэрэгжүүлэх (синтез, газрын зураг, газар, маршрут). FIR Filter IP цөм нь Lattice-ийн IP техник хангамжийн үнэлгээний чадварыг дэмждэг бөгөөд энэ нь IP лиценз шаардалгүйгээр хязгаарлагдмал хугацаанд (ойролцоогоор дөрвөн цаг) техник хангамжид ажилладаг IP цөмийн хувилбаруудыг үүсгэх боломжийг олгодог. Дэлгэрэнгүй мэдээллийг үзнэ үү. Гэсэн хэдий ч цаг хугацааны симуляцийг идэвхжүүлэх, дизайныг Diamond эсвэл ispLEVER EPIC хэрэглүүрт нээх, тоног төхөөрөмжийн үнэлгээний хугацаа дуусах хязгаарлалтыг оруулаагүй бит урсгал үүсгэхийн тулд лиценз шаардлагатай.
6.2. Эхлэл
FIR Filter IP цөмийг IPexpress эсвэл Clarity Designer хэрэглүүрийг ашиглан Lattice-ийн IP серверээс татаж авах боломжтой. IP files-ийг ispUPDATE технологийг ашиглан хэрэглэгчийн тодорхойлсон дурын лавлахад автоматаар суулгадаг. IP цөмийг суулгасны дараа IP цөмийг IPexpress Interface эсвэл Clarity Designer хэрэгсэлд ашиглах боломжтой болно. FIR шүүлтүүрийн IP цөмд зориулсан IPexpress хэрэгслийн интерфейсийн харилцах цонхыг Зураг 6.1-д үзүүлэв. Тодорхой IP үндсэн тохиргоог үүсгэхийн тулд хэрэглэгч дараахыг зааж өгнө: · Төслийн зам үүсгэсэн IP хаягийн лавлах хүртэлх замыг. files байрлах болно. · File Үүсгэсэн IP цөм болон харгалзах хавтсанд өгсөн хэрэглэгчийн нэрийн нэр fileс. · (Алмаз) модулийн гаралтын Verilog буюу VHDL. · Төхөөрөмжийн гэр бүлийн IP-г чиглүүлэх төхөөрөмжийн гэр бүл (LatticeXP2, LatticeECP3 болон бусад). Зөвхөн
тодорхой IP цөмийг дэмждэг гэр бүлүүдийг жагсаасан болно. · Хэсгийн нэр Сонгосон төхөөрөмжийн бүлэг доторх тодорхой зорилтот хэсэг.

Зураг 6.1. IPexpress харилцах цонх

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Хэрэв IPexpress хэрэглүүрийг одоо байгаа төсөл дотроос дуудсан бол Төслийн зам, модулийн гаралт, төхөөрөмжийн гэр бүл болон хэсгийн нэр нь тухайн төслийн параметрүүдийг өгөгдмөл байдлаар тохируулна гэдгийг анхаарна уу. Нэмэлт мэдээллийг IPexpress хэрэгслийн онлайн тусламжаас авна уу. Захиалгат тохиргоог үүсгэхийн тулд хэрэглэгч IPexpress хэрэгслийн харилцах цонхны Customize товчийг дарж, Зураг 6.2-т үзүүлсэн шиг FIR шүүлтүүрийн IP үндсэн тохиргооны интерфейсийг харуулна. Энэ харилцах цонхноос хэрэглэгч өөрийн хэрэглээний онцлогт тохирсон IP параметрийн сонголтыг сонгож болно. FIR-ийн талаарх дэлгэрэнгүй мэдээллийг Параметрийн тохиргооноос харна уу Filer IP үндсэн параметрийн тохиргоо.

Зураг 6.2. Тохиргооны харилцах цонх
FIR шүүлтүүрийн IP цөмд зориулсан Clarity Designer хэрэгслийн интерфейсийн харилцах цонхыг Зураг 6.3-т үзүүлэв. · Шинэ Clarity дизайн үүсгэх Clarity Design төслийн шинэ лавлах үүсгэхийн тулд FIR IP цөм нь байх болно.
үүсгэсэн. · Загварын байршил Тодорхой байдал Дизайн төслийн лавлах Зам. · Загварын нэр Тодорхойлолт Дизайн төслийн нэр. · HDL гаралтын техник хангамжийн тайлбар хэлний гаралтын формат (Verilog эсвэл VHDL). · Open Clarity design Одоо байгаа Clarity Design төслийг нээх. · Дизайн File Одоо байгаа Clarity Design төслийн нэр file .sbx өргөтгөлтэй.

Зураг 6.3. Clarity Designer Tool харилцах цонх

28 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Clarity Designer Catalog табыг Зураг 6.4-т үзүүлэв. FIR IP үндсэн тохиргоог үүсгэхийн тулд Каталог таб дээрх IP нэр дээр давхар товшино уу.

Зураг 6.4. Clarity Designer Catalog Tab
Зураг 6.5-д үзүүлсэн Fir Filter харилцах цонхонд дараах зүйлийг зааж өгнө үү: · Instance Name FIR IP цөмийн жишээний модулийн нэр.

Зураг 6.5. Гацуур шүүлтүүрийн харилцах цонх
Хэрэв Clarity Designer хэрэглүүрийг одоо байгаа төсөл дотроос дуудсан бол Дизайн байршил, Төхөөрөмжийн гэр бүл болон Хэсгийн нэр нь тухайн төслийн параметрүүдийг өгөгдмөл байдлаар тохируулна гэдгийг анхаарна уу. Нэмэлт мэдээллийг Clarity Designer хэрэглүүрийн онлайн тусламжаас авна уу. Захиалгат тохиргоог үүсгэхийн тулд Clarity Designer хэрэгслийн харилцах цонхны Customize товчийг дарж, Зураг 6.6-д үзүүлсэн шиг FIR IP үндсэн тохиргооны интерфейсийг харуулна. Энэ харилцах цонхноос хэрэглэгч өөрийн хэрэглээний онцлогт тохирсон IP параметрийн сонголтыг сонгож болно. FIR параметрийн тохиргооны талаарх дэлгэрэнгүй мэдээллийг Параметрийн тохиргооноос харна уу.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Зураг 6.6. IP тохиргооны интерфейс

30 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
6.3. IPexpress-ээр үүсгэгдсэн Files ба Дээд түвшний лавлах бүтэц
Хэрэглэгч Үүсгэх товчийг дарахад IP үндсэн ба дэмжлэг files нь заасан Project Path лавлахад үүсгэгддэг. үүсгэсэн лавлах бүтэц files-ийг Зураг 6.7-д үзүүлэв.

Зураг 6.7. FIR шүүлтүүрийн IP үндсэн үүсгэсэн лавлах бүтэц

IPexpress хэрэгслээр үүсгэсэн IP-д зориулсан дизайны урсгал нь синтезийн дараах нийлэгжүүлсэн модулийг (ТББ) болон симуляцид хамгаалагдсан загварыг ашигладаг. Синтезийн дараах модулийг IPexpress хэрэгслийг үүсгэх явцад тохируулан бүтээдэг.
Хүснэгт 6.1-д түлхүүрүүдийн жагсаалтыг харуулав fileIPexpress хэрэгслээр бүтээгдсэн. Ихэнх бүтээгдсэн хүмүүсийн нэрс files нь IPexpress хэрэгсэлд заасан хэрэглэгчийн модулийн нэрээр тохируулагдсан байдаг. The fileХүснэгт 6.1-д үзүүлсэн нь бүгд files FIR шүүлтүүрийн IP цөмийг дээд түвшний загварт нэвтрүүлэх, баталгаажуулах шаардлагатай.

Хүснэгт 6.1. File Жагсаалт File

Тодорхойлолт

_inst.v

Энэ file IP-ийн жишээний загварыг өгдөг.

Энэ file симуляцид зориулж FIR цөмд зориулсан боодолтой.

_beh.v

Энэ file FIR цөмд зориулсан зан үйлийн симуляцийн загварыг өгдөг.

_bb.v

Энэ file Хэрэглэгчийн синтез хийх синтезийн хар хайрцгийг хангадаг.

.ngo

Төрийн бус байгууллага files нь нэгтгэсэн IP цөмийг хангадаг.

.lpc .ipx
pmi_*.ngo *.rom

Энэ file IPexpress хэрэглүүрийн цөмийг дахин үүсгэх эсвэл өөрчлөхөд ашигладаг IPexpress хэрэгслийн сонголтуудыг агуулдаг. IPexpress багц file (Зөвхөн алмаз). Энэ нь загварчлал, синтез, хэрэгжилтийг дэмжихэд шаардлагатай үүсгэсэн IP цөмийн бүх элементүүдийн лавлагаа агуулсан контейнер юм. Үүнийг импортлох замаар IP цөмийг хэрэглэгчийн загварт оруулж болно file холбогдох Diamond төсөлд .
Нэг буюу түүнээс дээш fileнь IP цөмд ашигладаг нийлэгжүүлсэн санах ойн модулиудыг хэрэгжүүлэх.
Энэ file шүүлтүүрийн коэффициент санах ойг эхлүүлэх өгөгдлийг өгдөг.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Дараах нэмэлт fileТөслийн замын лавлах дотор IP үндсэн үеийн төлөвийн мэдээллийг өгдөг: · _generate.tcl тушаалын мөрөөс IP-г дахин үүсгэх боломжтой TCL скриптүүд. · _generate.log Синтез ба газрын зургийн бүртгэл file. · _gen.log IPexpress IP үүсгэх бүртгэл file.
6.4. Цөмийг бий болгох
Үүсгэсэн FIR шүүлтүүрийн IP үндсэн багц нь хар хайрцаг ( _bb.v) болон жишээ ( _inst.v) дээд түвшний загварт цөмийг бий болгоход ашиглаж болох загварууд. Хуучинample RTL дээд түвшний лавлах эх сурвалж file IP цөмд зориулсан загвар болгон ашиглах боломжтой гацуур үнэлгээ srcrtltop. Та мөн энэхүү дээд түвшний лавлагааг тэдний бүрэн дизайны дээд түвшний эхлэлийн загвар болгон ашиглаж болно. Clarity Designer хэрэгслээр IP цөмийг дахин үүсгэснээр та одоо байгаа IP жишээнд хамаарах сонголтуудын аль нэгийг өөрчлөх боломжтой. Clarity Designer хэрэгслээр IP цөмийг дахин үүсгэснээр та одоо байгаа LPC/IPX тохиргоотой шинэ IP жишээ үүсгэх (мөн шаардлагатай бол өөрчлөх) боломжтой. file.
6.5. Функциональ симуляцийг ажиллуулж байна
FIR Filter IP цөмд зориулсан симуляцийн дэмжлэгийг Aldec Active-HDL (Verilog ба VHDL) симулятор, Mentor Graphics ModelSim симуляторт зориулж өгсөн. Функциональ симуляци нь FIR Filter IP цөмийн тохиргоонд зориулагдсан зан үйлийн загварыг агуулдаг. Туршилтын вандан нь цөмд өдөөгчийг үүсгэдэг бөгөөд голоос гарах гаралтыг хянадаг. Үүсгэсэн IP үндсэн багц нь тохиргоонд зориулсан зан үйлийн загварыг агуулдаг ( _beh.v) Төслийн Замын үндсэн лавлах дахь функциональ симуляцид зориулагдсан. ModelSim үнэлгээний симуляцийг дэмждэг симуляцийн скриптүүдийг энд оруулав гацуур үнэлгээ Simmodelssimscripts. Aldec үнэлгээний симуляцийг дэмждэг симуляцийн скриптийг энд оруулав гацуур үнэлгээ simaldecscripts. Modelsim болон Aldec симуляцийг туршилтын тавцангаар дэмждэг file-д өгөгдсөн fir_evaltest вандан. Симуляцид шаардлагатай загваруудыг харгалзах загварын хавтсанд оруулсан болно. Aldec үнэлгээний симуляцийг ажиллуулахын тулд: 1. Active-HDL-г нээнэ үү. 2. Tools tab-аас Execute Macro командыг сонгоно. 3. Фолдер руу гүйлгэх гацуур үнэлгээ simaldecscripts болон үзүүлсэн do скриптүүдийн аль нэгийг ажиллуулна. Modelsim үнэлгээний симуляцийг ажиллуулахын тулд: 1. ModelSim-г нээнэ үү. 2. дор File таб дээр "Change Directory"-г сонгоод хавтасаа сонгоно уу
гацуур үнэлгээ Simmodelssimscripts. 3. Tools цонхны Execute Macro-г сонгоод ModelSim do скриптийг ажиллуулна уу. Тайлбар: Симуляци дуусмагц "Та дуусгахдаа итгэлтэй байна уу?" гэсэн цонх гарч ирнэ. Үр дүнг шинжлэхийн тулд Үгүй гэснийг сонгоно уу. Тийм гэснийг сонгосноор ModelSim хаагдана.
6.6. Дээд түвшний дизайн дахь үндсэн хэсгийг нэгтгэж, хэрэгжүүлэх
FIR Filter IP цөм нь өөрөө нийлэгжиж, IPexpress-ээр үүсгэгдсэн үед ТББ форматаар хангагдсан байдаг. Та өөрийн дээд түвшний цөмийг загварчлах замаар өөрийн дээд түвшний дизайндаа цөмийг нэгтгэж болно. file "Цөмийг үүсгэх" хэсэгт тайлбарласны дагуу дизайныг бүхэлд нь Synplify эсвэл Precision RTL Synthesis ашиглан нэгтгэнэ. Дараах текст нь Windows платформуудын үнэлгээний хэрэгжилтийн урсгалыг тайлбарласан болно. Линукс болон UNIX платформуудын урсгалыг Readme-д тайлбарласан болно file IP цөмд багтсан болно. Дээд түвшний file _top.v-г оруулсан болно гацуур үнэлгээ srcrtltop. Лавлах дизайныг товчлуураар хэрэгжүүлэх нь төслөөр дэмжигддэг file .ldf-д байрладаг гацуур үнэлгээ илэрхийлэх. Энэ төслийг ашиглахын тулд file Алмазан дээр:

32 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

1. Сонго File > Нээх > Төсөл. 2. гүйлгэж үзнэ үү гацуур үнэлгээ Нээлттэй төсөл харилцах цонхонд implsynplify. 3. Сонгоод нээнэ үү _.ldf. Энэ үед бүх fileдээд түвшний синтезийг дэмжихэд шаардлагатай ба
хэрэгжилтийг төсөлд оруулж ирэх болно. 4. Зүүн талын интерфейсийн цонхноос Процесс табыг сонгоно уу. 5. Стандарт Diamond интерфэйсийн урсгалаар дамжуулан бүрэн дизайныг хэрэгжүүлэх.
6.7. Техник хангамжийн үнэлгээ
FIR Filter IP цөм нь Lattice-ийн IP тоног төхөөрөмжийн үнэлгээний чадамжийг дэмждэг бөгөөд энэ нь IP лиценз худалдаж авах шаардлагагүйгээр хязгаарлагдмал хугацаанд (ойролцоогоор дөрвөн цаг) техник хангамжид ажилладаг IP цөмийн хувилбаруудыг үүсгэх боломжийг олгодог. Үүнийг мөн хэрэглэгчийн тодорхойлсон загварт техник хангамжийн цөмийг үнэлэхэд ашиглаж болно. Техник хангамжийн үнэлгээний чадварыг Diamond Project Navigator-ийн Build Database тохиргооны Properties цэсэнд идэвхжүүлж/идэвхгүй болгож болно.
6.7.1. Алмазан дахь техник хангамжийн үнэлгээг идэвхжүүлэх
Diamond дахь техник хангамжийн үнэлгээг идэвхжүүлэхийн тулд Төсөл > Идэвхтэй стратеги > Дизайныг орчуулах тохиргоог сонгоно уу. Тоног төхөөрөмжийн үнэлгээний чадварыг Стратеги харилцах цонхонд идэвхжүүлж/идэвхгүй болгож болно. Энэ нь анхдагчаар идэвхжсэн байна.

6.8. IP цөмийг шинэчлэх/сэргээх
IPExpress хэрэгслээр IP цөмийг дахин үүсгэснээр та төхөөрөмжийн төрөл, дизайн оруулах арга, IP цөмд хамаарах сонголтуудын аль нэгийг өөрчлөх боломжтой. Сэргээх нь одоо байгаа IP цөмийг өөрчлөх эсвэл шинэ боловч ижил төстэй үүсгэх боломжтой.

6.8.1. Алмазан дахь IP цөмийг сэргээх
Diamond дахь IP цөмийг сэргээхийн тулд:
1. IPexpress дээр Regenerate товчийг дарна уу. 2. Regenerate-д view IPexpress-ийн IPX эх сурвалжийг сонгоно уу file Таны сэргээхийг хүсэж буй модуль эсвэл IP. 3. IPexpress нь Source хайрцагт модуль эсвэл IP-ийн одоогийн тохиргоог харуулдаг. Зорилтот хэсэгт шинэ тохиргоогоо хийнэ үү
хайрцаг. 4. Хэрэв та шинэ багц үүсгэхийг хүсвэл files шинэ байршилд байгаа бол IPX зорилтот хэсэгт шинэ байршлыг тохируулна уу File хайрцаг. Суурь
-ийн file нэр нь бүх шинэ зүйлийн үндэс байх болно file нэрс. IPX зорилтот File .ipx өргөтгөлөөр төгсөх ёстой. 5. Regenerate дээр дарна уу. Модулийн харилцах цонх нээгдэж, одоогийн тохируулгын тохиргоог харуулна. 6. Модулийн харилцах цонхноос хүссэн сонголтоо сонгоно уу.
Сонголтуудын талаар нэмэлт мэдээлэл авахыг хүсвэл Тусламж дээр дарна уу. Мөн IPexpress-ийн тухай табаас техникийн тэмдэглэл болон хэрэглэгчийн гарын авлагуудын холбоосыг шалгана уу. IP нь нэмэлт мэдээлэлтэй байж болно.
Сонголтууд өөрчлөгдөхийн хэрээр модулийн бүдүүвч диаграм нь модульд шаардлагатай I/O болон төхөөрөмжийн нөөцийг харуулахын тулд өөрчлөгдөнө.
7. Модулийг төсөлдөө импортлохын тулд хэрэв энэ нь байхгүй бол Import IPX to Diamond Project-г сонгоно уу (дангаараа горимд байхгүй).
8. Үүсгэх товчийг дарна уу. 9. Анхааруулга болон алдааны мэдэгдлийг шалгахын тулд Бүртгэл үүсгэх табыг шалгана уу. 10. Close дээр дарна уу. IPexpress багц file Даймонд дэмждэг (.ipx) нь загварчлал, синтез болон хэрэгжилтийг дэмжихэд шаардлагатай үүсгэсэн IP цөмийн бүх элементүүдийн лавлагаа агуулдаг. IP цөмийг .ipx импортлох замаар хэрэглэгчийн загварт оруулж болно file холбогдох Diamond төсөлд . Загварын төсөлд аль хэдийн орсон модуль эсвэл IP-ийн сонголтын тохиргоог өөрчлөхийн тулд модулийн .ipx дээр давхар товшино уу. file -д File Жагсаалт view. Энэ нь IPexpress болон одоогийн тохируулгын тохиргоог харуулсан модулийн харилцах цонхыг нээнэ. Дараа нь дээрх 6-р алхам руу очно уу.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
6.9. Clarity Designer хэрэглүүрт IP цөмийг сэргээх
Clarity Designer-д IP цөмийг сэргээхийн тулд: 1. Clarity Designer Builder табаас одоо байгаа IP instance дээр хулганы баруун товчийг дараад Config-ийг сонгоно. 2. Модулийн харилцах цонхноос хүссэн сонголтоо сонгоно уу.
Сонголтуудын талаар нэмэлт мэдээлэл авахыг хүсвэл Тусламж дээр дарна уу. Та мөн Clarity Designer цонхны Тухай дээр дарж техникийн тэмдэглэл болон хэрэглэгчийн гарын авлага руу орж болно. IP нь нэмэлт мэдээлэлтэй байж болно. Сонголтууд өөрчлөгдөхийн хэрээр модулийн бүдүүвч диаграм нь модульд шаардлагатай I/O болон төхөөрөмжийн нөөцийг харуулахын тулд өөрчлөгдөнө. 3. Configure дээр дарна уу.
6.10.Clarity Designer хэрэглүүрт IP цөмийг дахин үүсгэх
Clarity Designer-д IP цөмийг дахин үүсгэхийн тулд: 1. Clarity Designer-ийн Catalog таб дээр дарна уу. 2. Импорт IP табыг дарна уу (доор талд view). 3. Browse дээр дарна уу. 4. Нээлттэй IPX дээр File харилцах цонхноос .ipx эсвэл .lpc руу очно уу file модулийн. Хэрэв боломжтой бол .ipx ашиглана уу. 5. Нээх дээр дарна уу. 6. Target Instance-ийн нэрийг бичнэ үү. Энэ жишээний нэр нь одоогийн Clarity Designer төсөлд байгаа 7. IP instance-тэй ижил байж болохгүй гэдгийг анхаарна уу. 8. Импорт дээр дарна уу. Модулийн харилцах цонх нээгдэнэ. 9. Харилцах цонхноос хүссэн сонголтоо сонгоно уу.
Сонголтуудын талаар нэмэлт мэдээлэл авахыг хүсвэл Тусламж дээр дарна уу. Та мөн "Clarity Designer" цонхны "Тухай" хэсэгт техникийн тэмдэглэл болон хэрэглэгчийн гарын авлагыг үзэх боломжтой. IP нь нэмэлт мэдээлэлтэй байж болно. Сонголтууд өөрчлөгдөхийн хэрээр модулийн бүдүүвч диаграмм нь модульд шаардлагатай портууд болон төхөөрөмжийн нөөцүүдийг харуулахын тулд өөрчлөгдөнө. 10. Configure дээр дарна уу.

34 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

Лавлагаа
· LatticeXP2TM гэр бүлийн мэдээллийн хуудас (DS1009) · LatticeECP3TM гэр бүлийн мэдээллийн хуудас (DS1021) · ECP5TM ба ECP5-5GTM гэр бүлийн мэдээллийн хуудас (FPGA-DS-12012)

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага
Техникийн тусламжийн тусламж
Техникийн тусламжийн хүсэлтийг www.latticesemi.com/techsupport хаягаар илгээнэ үү.

36 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Хавсралт А. Нөөцийн ашиглалт
Энэхүү хавсралт нь FIR IP цөмийг ашигладаг Lattice FPGA-ийн нөөц ашиглалтын мэдээллийг өгдөг. Энэ бүлэгт үзүүлсэн IP тохиргоог IPexpress програм хангамжийн хэрэгсэл болон Clarity Designer хэрэгслийг ашиглан үүсгэсэн. IPexpress болон Clarity Designer нь Lattice IP тохиргооны хэрэгсэл бөгөөд Diamond дизайны хэрэгслийн стандарт шинж чанарт багтсан болно. IPexpress болон Clarity Designer-ийн хэрэглээний талаарх дэлгэрэнгүй мэдээллийг IPexpress, Clarity Designer, Diamond тусламжийн системээс олж болно. Diamond дизайны хэрэгслийн талаар нэмэлт мэдээлэл авахыг хүсвэл Lattice-д зочилно уу web сайт: www.latticesemi.com/software.

LatticeECP3 төхөөрөмжүүд

Хүснэгт А.1. Гүйцэтгэл ба нөөцийн ашиглалт (LatticeECP3)*

IPexpress хэрэглэгчийн тохируулж болох горим 4 суваг, 64 товшилт, үржүүлэгчийн олон талт 64

Зүсмэлүүд 134

LUT 254

Бүртгэл 222

DSP зүсмэлүүд 4

sysMEM EBRs
2

fMAX (MHz) 227

1 суваг, 32 товшилт, үржүүлэгчийн олон талт 1

155

148

207

1 суваг, 32 товшилт, үржүүлэгчийн олон талт 4

260

238

482

153

*Тэмдэглэл: Lattice Diamond 3 болон Synplify Pro D-150L бета программ хангамжийг ашиглан LFE6-672EA-3.10.2FN2013.09C төхөөрөмжид зориулж гүйцэтгэл болон ашиглалтын шинж чанаруудыг үүсгэсэн. Энэ IP цөмийг LatticeECP3 гэр бүлийн өөр нягтрал, хурд эсвэл зэрэглэлд эсвэл өөр програм хангамжийн хувилбарт ашиглах үед гүйцэтгэл өөр өөр байж болно.

Захиалгын хэсгийн дугаар

LatticeECP3 төхөөрөмжүүдэд зориулагдсан FIR шүүлтүүрийн IP Core-ийн захиалгын хэсгийн дугаар (OPN) нь FIR-COMP-E3-U4 юм.

LatticeXP2 төхөөрөмжүүд

Хүснэгт А.2. Гүйцэтгэл ба нөөцийн ашиглалт (LatticeXP2)*

IPexpress хэрэглэгчийн тохируулж болох горим 4 суваг, 64 товшилт, үржүүлэгчийн олон талт 64

Зүсмэлүүд 105

LUT 204

Бүртгэл 165

18×18 үржүүлэгч
1

sysMEM EBRs
1

fMAX (MHz) 197

1 суваг, 32 товшилт, үржүүлэгчийн олон талт 1

211

418

372

189

1 суваг, 32 товшилт, үржүүлэгчийн олон талт 4

159

272

304

207

*Тэмдэглэл: Lattice Diamond 2 болон Synplify Pro D-40L бета программыг ашиглан LFXP7-672E-3.10.2F2013.09C төхөөрөмжид зориулж гүйцэтгэл болон ашиглалтын шинж чанаруудыг үүсгэсэн. Энэ IP цөмийг LatticeXP2 гэр бүлийн өөр нягтрал, хурд эсвэл зэрэглэлд эсвэл өөр програм хангамжийн хувилбарт ашиглах үед гүйцэтгэл өөр өөр байж болно.

Захиалгын хэсгийн дугаар

LatticeXP2 төхөөрөмжүүдэд зориулагдсан FIR шүүлтүүрийн IP үндсэн хэсгийн захиалгын дугаар (OPN) нь FIR-COMP-X2-U4 юм.

ECP5 төхөөрөмжүүд

Хүснэгт А.3. Гүйцэтгэл ба нөөцийн ашиглалт (LFE5U)*

Clarity Хэрэглэгчийн тохируулж болох горим 4 суваг, 64 товшилт, үржүүлэгчийн олон талт 64

Зүсмэлүүд 129

LUT 248

Бүртгэл

DSP зүсмэлүүд

sysMEM EBRs

222

fMAX (МГц)
211

1 суваг, 32 товшилт, үржүүлэгчийн олон талт 1

151

148

264

1 суваг, 32 товшилт, үржүүлэгчийн олон талт 4

260

239

482

177

*Тэмдэглэл: Гүйцэтгэл болон ашиглалтын шинж чанаруудыг LFE5UM-85F-8MG756I-д зориулан Lattice Diamond 3.10.2 болон Synplify Pro F-2013.09L бета программ хангамжийг ашиглан бүтээсэн. Энэ IP цөмийг ECP5 төхөөрөмжийн гэр бүлийн өөр нягтрал, хурд эсвэл зэрэглэлд эсвэл өөр програм хангамжийн хувилбарт ашиглах үед гүйцэтгэл өөр байж болно.

Захиалгын хэсгийн дугаар

ECP5 төхөөрөмжид зориулагдсан FIR шүүлтүүрийн IP үндсэн хэсгийн захиалгын дугаар (OPN) нь FIR-COMP-E5-U юм.

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

Хяналтын түүх
1.6 оны 2021-р сарын XNUMX-р хувилбар, Үйл ажиллагааны тодорхойлолт

Хураангуйг өөрчлөх Дахин ачаалах коэффициент хэсэгт шинэчлэгдсэн контент.

Хувилбар 1.5, 2018 оны XNUMX-р хэсэг Бүх танилцуулга Товч баримтууд Онцлогууд Үйл ажиллагааны тайлбар
Параметрийн тохиргоо
IP үндсэн үүсгэх ба үнэлгээ
Хавсралт А. Нөөцийн ашиглалтын техникийн дэмжлэгийн тусламж

Хураангуйг өөрчлөх
· Баримт бичгийн дугаарыг IPUG79-с FPGA-IPUG-02043 болгон өөрчилсөн.
· Шинэчилсэн контент.
· Шуурхай баримт хүснэгтүүдийн ерөнхий шинэчлэлт.
· “ECP5-д өндөр хурдыг дэмж” гэсэн мөрийг хассан. Бага хурдтай бол хагас зурвасын шүүлтүүрийг дэмжинэ."
· Зураг 4.1-ийг шинэчилсэн. FIR шүүлтүүрийн IP цөмд зориулсан дээд түвшний интерфейс. · FIR Filter Architecture дахь шинэчлэгдсэн тэгшитгэл. · Зураг 4.7-ийн тайлбарыг шинэчилсэн. · Коэффицентийн тодорхойлолтын хэсгийг шинэчилсэн. · Дохионы тайлбар хэсгийн 4.2-р хүснэгтийг шинэчилсэн. · FIR Filter IP Core хэсгийн интерфэйсийг шинэчилсэн. · Хугацааны техникийн үзүүлэлтүүд хэсэгт Lattice ECP3 болон ECP5 нэмсэн.
· Шинэчилсэн хүснэгт 5.1. FIR шүүлтүүрийн IP үндсэн параметрийн үзүүлэлтүүд. · Шинэчилсэн Зураг 5.1. FIR шүүлтүүрийн IP үндсэн интерфейсийн архитектурын таб. · Шинэчилсэн хүснэгт 5.2. Архитектур таб. · Шинэчилсэн хүснэгт 5.4. Хэрэгжүүлэх таб. Синтезийн сонголтуудын тайлбарыг нэмсэн.
· Шинэчилсэн Зураг 6.1. IPexpress харилцах цонх. · Шинэчилсэн Зураг 6.2. Тохиргооны харилцах цонх. · Шинэчилсэн Зураг 6.3. Clarity Designer Tool харилцах цонх. · Шинэчилсэн Зураг 6.4. Clarity Designer Catalog Tab. · Шинэчилсэн Зураг 6.5. Гацуур шүүлтүүрийн харилцах цонх. · Зураг 6.6-г шинэчилсэн. IP тохиргооны интерфейс. · Зураг 6.7-г шинэчилсэн. FIR шүүлтүүрийн IP үндсэн үүсгэсэн лавлах бүтэц.
· Шинэчилсэн хүснэгт А.1. Гүйцэтгэл ба нөөцийн ашиглалт (LatticeECP3)*. · Шинэчилсэн хүснэгт А.2. Гүйцэтгэл ба нөөцийн ашиглалт (LatticeXP2)*. · Шинэчилсэн хүснэгт А.3. Гүйцэтгэл ба нөөцийн ашиглалт (LFE5U)*.
· Ерөнхий шинэчлэл.

Шинэчилсэн найруулга 1.4, 2018 оны XNUMX-р сарын Хэсэг Бүгд

Хураангуйг өөрчлөх
· ECP5 FPGA гэр бүлийн дэмжлэгийг нэмсэн. · Байгууллагын шинэ лого бүхий шинэчилсэн баримт бичиг. · Техникийн дэмжлэгийн мэдээллийг шинэчилсэн.

Шинэчилсэн найруулга 1.3, 2011 оны XNUMX-р сарын Хэсэг Бүгд

Өөрчлөлтийн хураангуй · Олон DSP эгнээнд үржүүлэгчид зориулсан дэмжлэг нэмэгдсэн. · LatticeECP3 төхөөрөмжүүдийн тодорхой тохиргооны интерфэйсийн цагийг өөрчилсөн.

38 Arrow.com сайтаас татаж авсан.

FPGA-IPUG-02043-1.6

Шинэчилсэн найруулга 1.2, 2010 оны XNUMX-р сар Бүх хэсэг
Шуурхай баримтууд IP үндсэн үүсгэх ба үнэлгээ

Өөрчлөлтийн хураангуй · Даймонд програм хангамжийн дэмжлэгийг бүхэлд нь нэмсэн. · Баримт бичгийг бүлгүүдэд хуваасан. Агуулгын хүснэгтийг нэмсэн. · Түргэн баримтын хүснэгтүүдийг нэмсэн. · Шинэ контент нэмсэн.

Шинэчилсэн найруулга 1.1, 2009 оны XNUMX-р сар Бүх хэсэг

Өөрчлөлтийн хураангуй · LatticeECP3 FPGA гэр бүлийн дэмжлэг нэмсэн. · ispLEVER 7.2 SP1-ийн шинэчилсэн хавсралт.

Шинэчилсэн найруулга 1.0, 2008 оны XNUMX-р сар Бүх хэсэг

Хураангуй анхны хувилбарыг өөрчлөх.

FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

FPGA-IPUG-02043-1.6

Arrow.com сайтаас татаж авсан.

www.latticesemi.com

Баримт бичиг / нөөц

LATTICE FPGA-IPUG-02043-1.6 FIR шүүлтүүр IP үндсэн [pdf] Хэрэглэгчийн гарын авлага
FPGA-IPUG-02043-1.6 FIR шүүлтүүр IP үндсэн, FPGA-IPUG-02043-1.6, FIR шүүлтүүр IP үндсэн, шүүлтүүр IP үндсэн, IP үндсэн, үндсэн

Лавлагаа

Хэрэглэгчийн гарын авлага

LATTICE FPGA-IPUG-02043-1.6 FIR шүүлтүүрийн IP үндсэн хэрэглэгчийн гарын авлага

FPGA-IPUG-02043-1.6 FIR шүүлтүүр IP үндсэн

Бүтээгдэхүүний мэдээлэл:

Үзүүлэлтүүд:

Бүтээгдэхүүнийг ашиглах заавар:

1. Танилцуулга:

2. Шуурхай баримтууд:

LatticeXP2 төхөөрөмжүүд:

LatticeECP3 төхөөрөмжүүд:

LatticeECP5 төхөөрөмжүүд:

Түгээмэл асуултууд:

А: FIR Filter IP Core-ийн зорилго юу вэ?

А: FIR Filter IP нь ямар FPGA гэр бүлүүдийг дэмждэг вэ?
Гол уу?

Асуулт: Ямар дизайны хэрэгслүүд FIR шүүлтүүр IP-тэй нийцдэг вэ?
Гол уу?

А: FIR-д нөөц ашиглалтын шаардлага юу вэ?
LatticeECP5 төхөөрөмж дээрх IP Core-г шүүх үү?

Баримт бичиг / нөөц

Лавлагаа

Сэтгэгдэл үлдээгээрэй

Хариултыг цуцлах

FPGA-IPUG-02043-1.6 FIR шүүлтүүр IP үндсэн

Бүтээгдэхүүний мэдээлэл:

Үзүүлэлтүүд:

Бүтээгдэхүүнийг ашиглах заавар:

1. Танилцуулга:

2. Шуурхай баримтууд:

LatticeXP2 төхөөрөмжүүд:

LatticeECP3 төхөөрөмжүүд:

LatticeECP5 төхөөрөмжүүд:

Түгээмэл асуултууд:

А: FIR Filter IP Core-ийн зорилго юу вэ?

А: FIR Filter IP нь ямар FPGA гэр бүлүүдийг дэмждэг вэ? Гол уу?

Асуулт: Ямар дизайны хэрэгслүүд FIR шүүлтүүр IP-тэй нийцдэг вэ? Гол уу?

А: FIR-д нөөц ашиглалтын шаардлага юу вэ? LatticeECP5 төхөөрөмж дээрх IP Core-г шүүх үү?

Баримт бичиг / нөөц

Лавлагаа

Сэтгэгдэл үлдээгээрэй

Хариултыг цуцлах

А: FIR Filter IP нь ямар FPGA гэр бүлүүдийг дэмждэг вэ?
Гол уу?

Асуулт: Ямар дизайны хэрэгслүүд FIR шүүлтүүр IP-тэй нийцдэг вэ?
Гол уу?

А: FIR-д нөөц ашиглалтын шаардлага юу вэ?
LatticeECP5 төхөөрөмж дээрх IP Core-г шүүх үү?