Sadržaj sakriti

1 FPGA-IPUG-02043-1.6 FIR Filter IP Core

2.2 Upute za upotrebu proizvoda:

2.2.1 1. Uvod:

2.2.2 2. Brze činjenice:

2.2.2.1 LatticeXP2 uređaji:

2.2.2.2 LatticeECP3 uređaji:

2.2.2.3 LatticeECP5 uređaji:

2.3 FAQ:

2.3.1 P: Koja je svrha IP jezgra FIR filtera?

2.3.2 P: Koje FPGA porodice podržava FIR Filter IP Core?

2.3.3 P: Koji alati za dizajn su kompatibilni sa FIR Filter IP Core?

2.3.4 P: Koji su zahtjevi za korištenje resursa za FIR Filter IP Core na LatticeECP5 uređajima?

2.3.5 Dokumenti / Resursi

2.3.5.1 Reference

FPGA-IPUG-02043-1.6 FIR Filter IP Core

Informacije o proizvodu:

specifikacije:

FIR Filter IP Core je dizajniran za upotrebu sa LatticeXP2,
LatticeECP3 i LatticeECP5 FPGA uređaji. Nudi konfiguracije
za različite kanale i slavine, zajedno sa različitim množiteljima
na osnovu tipa uređaja.

Upute za upotrebu proizvoda:

1. Uvod:

FIR Filter IP Core je moćan alat za filtriranje signala
u FPGA aplikacijama. Pruža filtriranje konačnog impulsnog odziva
sposobnosti za poboljšanje zadataka obrade signala.

2. Brze činjenice:

LatticeXP2 uređaji:

1 kanal 64 slavine, 16 množitelja
1 kanal 24 slavine, 6 množitelja
1 kanal 48 slavine, 12 množitelja
Minimalni potreban uređaj: LFXP2-5E
Korištenje resursa: LUTs – 211, sysMEM – 4, EBRs – 250,
Registri – 1

Podrška alata za dizajn: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Edition

LatticeECP3 uređaji:

4 kanala 64 slavine, 1 množitelj
1 kanal 32 slavine, 32 množitelja
1 kanal 32 slavine, 8 množitelja
Minimalni potreban uređaj: LFE3-35EA
Korištenje resursa: LUTs – 866, sysMEM – 32, EBRs – 2041,
Registri – 64

Podrška alata za dizajn: Lattice Diamond 3.10, Synplify Pro
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 Lattice
Edition

LatticeECP5 uređaji:

4 kanala 64 slavine, 1 množitelj
1 kanal 32 slavine, 32 množitelja
1 kanal 32 slavine, 8 množitelja
Minimalni potreban uređaj: LFE5UM-85FEA
Korištenje resursa: LUTs – 248, sysMEM – 202, EBRs – 201,
Registri – 2

Podrška alata za dizajn: Lattice Diamond 3.10

FAQ:

P: Koja je svrha IP jezgra FIR filtera?

O: IP jezgro FIR filtera je dizajnirano da pruži konačni impuls
Mogućnosti filtriranja odgovora za zadatke obrade signala u FPGA
aplikacije.

P: Koje FPGA porodice podržava FIR filter IP
Core?

O: FIR Filter IP Core podržava LatticeXP2, LatticeECP3 i
LatticeECP5 FPGA porodice.

P: Koji alati za dizajn su kompatibilni sa FIR filterom IP
Core?

O: FIR Filter IP Core se može koristiti sa alatima za dizajn kao što su
Lattice Diamond, Synplify Pro, Modelsim SE i Active-HDL Lattice
Edition.

P: Koji su zahtjevi za korištenje resursa za FIR
Filtrirati IP Core na LatticeECP5 uređajima?

O: Na LatticeECP5 uređajima, korištenje resursa uključuje
LUT – 248, sysMEM – 202, EBR – 201 i Registri – 2.

View Fullscreen

FIR filter IP Core
Uputstvo za upotrebu
FPGA-IPUG-02043-1.6
juna 2021
Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core

Sadržaj
Akronimi u ovom dokumentu ……………………………………………………………………………………………………………………………………… …….5 1. Uvod ……………………………………………………………………………………………………………………………… ……………………………6 2. Kratke činjenice……………………………………………………………………………………………………………… ……………………………………………………..7 3. Karakteristike ………………………………………………………………………… ……………………………………………………………………………………………………………9 4. Opis funkcionalnosti…………………………………………… ………………………………………………………………………………………………………… 10
4.1. Dijagram sučelja………………………………………………………………………………………………………………………………………………………. 10 4.2. Arhitektura FIR filtera …………………………………………………………………………………………………………………………………… 10
4.2.1. Implementacija u direktnom obliku………………………………………………………………………………………………………………………….10 4.2.2. Simetrična implementacija ………………………………………………………………………………………………………………………..11 4.2.3. Polifazni interpolacijski FIR filtar………………………………………………………………………………………………………………..11 4.2.4. Polifazni FIR filter za decimaciju ………………………………………………………………………………………………………………….12 4.2.5. Višekanalni FIR filteri …………………………………………………………………………………………………………………….12 4.3 . Detalji implementacije………………………………………………………………………………………………………………………………….12 4.4. Konfiguriranje jezgre FIR filtera ……………………………………………………………………………………………………………..13 4.4.1. 13. Opcije arhitekture………………………………………………………………………………………………………………………………….XNUMX
4.4.1.1. Specifikacija koeficijenata ……………………………………………………………………………………………………………………13 4.4.1.2. Faktor multipleksiranja množitelja …………………………………………………………………………………………………………….14 4.4.2. Opcije I/O specifikacije ………………………………………………………………………………………………………………………………………… 15 4.4.2.1. 15. Zaokruživanje …………………………………………………………………………………………………………………………………………….4.4.3 15. Opcije implementacije…………………………………………………………………………………………………………………………….4.4.3.1 15. Tip memorije ………………………………………………………………………………………………………………………………………………… 4.5 16. Opisi signala ……………………………………………………………………………………………………………………………………….. 4.6 17. Interfejs sa IP jezgrom FIR filtera ……………………………………………………………………………………………………4.6.1 17. Interfejs podataka …………………………………………………………………………………………………………………………………………. .4.6.2 17. Više kanala ……………………………………………………………………………………………………………………………………..4.6.3 17. Varijabilni faktor interpolacije/decimacije…………………………………………………………………………………………………….4.6.4 17. Ponovni koeficijenti ……………………………………………………………………………………………………………………………..4.7 18. Vremenske specifikacije……………………………………………………………………………………………………………………………………..4.7.1 18. Vremenske specifikacije primjenjive na sve uređaje ………………………………………………………………………………..4.7.2 2. Vremenske specifikacije koje se primjenjuju na implementacije LatticeXP3, LatticeECP5 i LatticeECP19 .................4.7.3 3. Vremenske specifikacije primjenjive na implementacije LatticeECP5 i LatticeECP20 ……………………………..5 21. Postavke parametara ………………………………………………………………………………… ………………………………………………………………………………..5.1 22. Kartica Arhitektura……………………………………………………………………………………………………………………………………………………… 5.2 24. Kartica I/O Specifikacija …………………………………………………………………………………………………………………………………… ..5.3 26. Kartica Implementacija…………………………………………………………………………………………………………………………………………6 27 . IP jezgra generiranja i evaluacije………………………………………………………………………………………………..6.1 27. Licenciranje IP jezgra ……………………………………………………………………………………………………………………………………. .6.2 27. Početak ……………………………………………………………………………………………………………………………………………………… ..6.3 XNUMX. IPexpress-Kreirano Files i struktura direktorija najviše razine ………………………………………………………………………31 6.4. Instanciranje jezgra……………………………………………………………………………………………………………………………………….32 6.5. Pokretanje funkcionalne simulacije ……………………………………………………………………………………………………………………….32 6.6. Sintetizacija i implementacija jezgra u dizajnu najvišeg nivoa ………………………………………………………………………….32 6.7. Procjena hardvera ……………………………………………………………………………………………………………………………………..33 6.7.1. Omogućavanje procjene hardvera u Diamond-u……………………………………………………………………………………………………33 6.8. Ažuriranje/regeneracija IP jezgra………………………………………………………………………………………………………………….33 6.8.1. Regeneracija IP jezgre u dijamantu ……………………………………………………………………………………………………………33 6.9. Regeneracija IP jezgra u Clarity Designer alatu………………………………………………………………………………….34 6.10. Ponovno kreiranje IP jezgra u alatu Clarity Designer ……………………………………………………………………………………..34 Reference ……………… ……………………………………………………………………………………………………………………………………………………………… ..35 Pomoć tehničke podrške ………………………………………………………………………………………………………………………………………… ………36 Dodatak A. Korištenje resursa ………………………………………………………………………………………………………………………… …………37 LatticeECP3 uređaji ……………………………………………………………………………………………………………………………… …………………..37

© 2008-2021 Lattice Semiconductor Corp. Svi Lattice zaštitni znaci, registrovani zaštitni znaci, patenti i odricanja od odgovornosti su navedeni na www.latticesemi.com/legal. Svi ostali nazivi robnih marki ili proizvoda su zaštitni znaci ili registrovani zaštitni znaci njihovih vlasnika. Specifikacije i informacije ovdje podložne su promjenama bez prethodne najave.

2 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
LatticeXP2 uređaji…………………………………………………………………………………………………………………………………………… ……….37 ECP5 uređaji………………………………………………………………………………………………………………………………………… …………………………….37 Istorija revizija ……………………………………………………………………………………………… ……………………………………………………………………38

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
Brojke
Slika 4.1. Interfejs najvišeg nivoa za IP jezgro FIR filtera……………………………………………………………………………………….10 Slika 4.2. FIR filter direktnog oblika …………………………………………………………………………………………………………………………………… .11 Slika 4.3. Simetrični koeficijenti Implementacija FIR filtera …………………………………………………………………………………………….11 Slika 4.4. Polifazni interpolator ………………………………………………………………………………………………………………………………….11 Slika 4.5 . Polifazni decimator ………………………………………………………………………………………………………………………………………………….12 Slika 4.6. Funkcionalni blok dijagram …………………………………………………………………………………………………………………………………12 Slika 4.7. Tap and Coefficient Memory Management za Sample FIR filter ………………………………………………………..13 Slika 4.8. Jednokanalni, jednostruki FIR filter sa kontinualnim ulazima …………………………………………………………………………….18 Slika 4.9. Jednokanalni, jednostruki FIR filtar sa prazninama u ulazu …………………………………………………………………………18 Slika 4.10. Signali skupa faktora ……………………………………………………………………………………………………………………………………………18 Slika 4.11. Koeficijent ponovnog punjenja…………………………………………………………………………………………………………………………………..18 Slika 4.12. Višekanalni jednostruki FIR filtar (3 kanala) ……………………………………………………………………………………19 Slika 4.13. Višekanalni (3 kanala) interpolator (faktor 3) ……………………………………………………………………………………..19 Slika 4.14. Višekanalni (3 kanala) Decimator (faktor 3) ………………………………………………………………………………………..19 Slika 4.15. Višekanalni jednostruki FIR filtar (3 kanala) ……………………………………………………………………………………………20 Slika 4.16. Višekanalni (3 kanala) interpolator (faktor 3) ……………………………………………………………………………………..20 Slika 4.17. Višekanalni (3 kanala) Decimator (faktor 3) ………………………………………………………………………………………..20 Slika 5.1. Kartica Arhitektura IP jezgrenog interfejsa FIR filtera ……………………………………………………………………………… 22 Slika 5.2. Kartica I/O Specifikacija IP jezgrenog interfejsa FIR filtera ………………………………………………………………………..24 Slika 5.3. Kartica Implementacija IP jezgrenog interfejsa FIR filtera ……………………………………………………………………………26 Slika 6.1. IPexpress dijaloški okvir …………………………………………………………………………………………………………………………………….. 27 Slika 6.2. Dijaloški okvir za konfiguraciju ……………………………………………………………………………………………………………………………….28 Slika 6.3 . Okvir za dijalog Clarity Designer Tool ……………………………………………………………………………………………………………………..28 Slika 6.4. Kartica Katalog Clarity Designer-a ………………………………………………………………………………………………………………..29 Slika 6.5 . Dijaloški okvir Fir Filter ……………………………………………………………………………………………………………………………………… .29 Slika 6.6. Interfejs IP konfiguracije………………………………………………………………………………………………………………………………30 Slika 6.7. FIR Filter IP jezgra generirana struktura direktorija…………………………………………………………………………………….31
Stolovi
Tabela 2.1. FIR filter IP Core za LatticeXP2 uređaje Brze činjenice ……………………………………………………………………………….7 Tabela 2.2. FIR filter IP Core za LatticeECP3 uređaje Brze činjenice …………………………………………………………………………………………………..7 Tablica 2.3. FIR filter IP Core za LatticeECP5 uređaje Brze činjenice …………………………………………………………………………………………………..8 Tabela 4.1. Maksimalni faktor multipleksiranja množitelja za različite konfiguracije*……………………………………………………..15 Tablica 4.2. Definicije portova najviše razine……………………………………………………………………………………………………………………………….16 Tabela 5.1. Specifikacije parametara za IP jezgro FIR filtera ………………………………………………………………………………..21 Tablica 5.2. Kartica Arhitektura……………………………………………………………………………………………………………………………………………………… .23 Tabela 5.3. Kartica I/O Specifikacija …………………………………………………………………………………………………………………………………… …25 Tabela 5.4. Kartica Implementacija………………………………………………………………………………………………………………………………………….26 Tabela 6.1. File Lista ……………………………………………………………………………………………………………………………………………………… …………31 Tabela A.1. Performanse i korištenje resursa (LatticeECP3)* ………………………………………………………………………………………..37 Tabela A.2. Performanse i korištenje resursa (LatticeXP2)* ………………………………………………………………………………………….37 Tabela A.3. Performanse i korištenje resursa (LFE5U)* ………………………………………………………………………………………………..37

4 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Akronimi u ovom dokumentu

Lista akronima korištenih u ovom dokumentu.

Akronim

Definicija

FIR

Konačan impulsni odgovor

FPGA

Polje-programabilni niz kapija

LED

dioda koja emituje svjetlost

MLE

Motor za mašinsko učenje

SDHC

Secure Digital High Capacity

SDXC

Secure Digital prošireni kapacitet

SPI

Serijsko periferno sučelje

VIP

Platforma video interfejsa

USB

Univerzalna serijska sabirnica

Neuro Network

Korisnički priručnik za FIR filter IP Core

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
1. Uvod
IP jezgro filtera Lattice FIR (Finite Impulse Response) je široko konfigurabilni, višekanalni FIR filter, implementiran korištenjem blokova sysDSPTM visokih performansi dostupnih u Lattice uređajima. Pored filtera sa jednom brzinom, IP jezgro takođe podržava niz polifaznih filtera za decimaciju i interpolaciju. Korištenje u odnosu na propusnost može se kontrolirati specificiranjem faktora multipleksiranja množitelja koji se koristi za implementaciju filtera. IP jezgro FIR filtera podržava čak 256 kanala, od kojih svaki ima do 2048 slavina. Ulazni podaci, koeficijent i širine izlaznih podataka mogu se konfigurirati u širokom rasponu. IP jezgro koristi punu internu preciznost dok dozvoljava varijabilnu izlaznu preciznost sa nekoliko izbora za zasićenje i zaokruživanje. Koeficijenti filtera mogu biti specificirani u vrijeme generiranja i/ili ponovo učitani tokom vremena rada kroz ulazne portove. IP jezgro FIR filtera se također može generirati korištenjem Lattice FIR Filter Simulink® modela. Za informacije o Simulink toku, pogledajte FPGA Design with ispLEVER tutorial.

6 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core

2. Brze činjenice

Tabele 2.1 do 2.3 pružaju kratke činjenice o IP jezgri FIR filtera za LatticeXP2TM, LatticeECP3TM i LatticeECP5TM uređaje.

Tabela 2.1. FIR filter IP Core za LatticeXP2 uređaje Brze činjenice

FIR IP konfiguracija

1 kanala 64 slavine
16 Množitelji

1 kanal 24 slavine 6 množitelja

1 kanal 48 slavine 12 množitelja

Osnovni zahtjevi Korištenje resursa
Podrška alata za dizajn

Podržane FPGA porodice Minimalni potrebni uređaji Ciljani uređaj LUTs sysMEM EBRs Registri DSP Slice Lattice Implementacija Simulacija sinteze

LFXP2-5E
211 4
250 1

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
241 4
272 1
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

LFXP2-8E
246 4
281 1

Tabela 2.2. FIR filter IP Core za LatticeECP3 uređaje Brze činjenice

Osnovni zahtjevi Korištenje resursa
Podrška alata za dizajn

Podržane FPGA porodice Minimalni potrebni uređaji Ciljani uređaj LUTs sysMEM EBRs Registri MULT18X18 implementacija rešetke Simulacija sinteze

4 kanala 64 slavine
1 Množilac
866 32 2041 64

FIR IP konfiguracija
1 kanal 32 slavine 32 množitelja
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
212 2
199 4
Lattice Diamond 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 Lattice Edition

1 kanal 32 slavine 8 množitelja
200 4
303 6

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core

Tabela 2.3. FIR filter IP Core za LatticeECP5 uređaje Brze činjenice

FIR IP konfiguracija

4 kanala 64 slavine
1 Množilac

1 kanal 32 slavine 32 množitelja

1 kanal 32 slavine 8 množitelja

Osnovni zahtjevi Korištenje resursa
Podrška alata za dizajn

Podržane FPGA porodice Minimalni potrebni uređaji Ciljani uređaj LUTs sysMEM EBRs Registri DSP Slice Lattice Implementacija Simulacija sinteze

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

Lattice Diamond 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 Lattice Edition

ModelSim SE 10.2c

8 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
3. Karakteristike
· Varijabilni broj tapova do 2048 · Širina ulaza i koeficijenata od 4 do 32 bita · Podrška za više kanala za do 256 kanala · Omjeri decimacije i interpolacije od 2 do 256 · Podrška za polupojasni filter · Konfigurabilan paralelizam od potpune paralele na serijski · Potpisani ili nepotpisani podaci i koeficijenti · Optimizacija simetrije i negativne simetrije koeficijenata · Podrška za ponovno učitavanje koeficijenata · Potpuna precizna aritmetika · Odabirljiva izlazna širina i preciznost · Prelivanje koje se može birati: omotavanje ili zasićenje · Zaokruživanje koje se može birati: skraćivanje, zaokruživanje prema nuli , zaokružiti od nule, zaokružiti na najbliže i konvergentno
zaokruživanje · Širina i preciznost određuju se pomoću zapisa fiksne tačke · Signali rukovanja kako bi se olakšalo glatko povezivanje

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
4. Funkcionalni opis
Ovo poglavlje pruža funkcionalni opis IP jezgre FIR filtera.
4.1. Dijagram interfejsa
Dijagram interfejsa najvišeg nivoa za IP jezgro FIR filtera prikazan je na slici 4.1.

Slika 4.1. Interfejs najvišeg nivoa za IP jezgro FIR filtera
4.2. Arhitektura FIR filtera
Rad FIR filtera na podacima samples se može opisati kao operacija sume proizvoda. Za N-tap FIR filter, trenutni ulaz sample i (N-1) prethodni unos samples se množe sa N koeficijenata filtera i rezultujućih N proizvoda se dodaju da bi se dobio jedan izlaz sample kao što je prikazano ispod.
(1)
U gornjoj jednačini, hn , n=0,1,…, N-1 je impulsni odziv; xn, n=0,1,…, je ulaz; i yn, n=0,1,…, je
izlaz. Broj elemenata kašnjenja (N-1) predstavlja redoslijed filtera. Broj ulaznih podataka samples (trenutni i prethodni) koji se koristi u proračunu jednog izlaza sample predstavlja broj slavina filtera (N).
4.2.1. Implementacija direktnog oblika
U implementaciji direktnog oblika prikazanoj na slici 4.2, ulaz sampdatoteke će biti pomaknute u red pomaka registra i svaki pomakni registar je povezan na množitelj. Proizvodi iz množitelja se zbrajaju kako bi se dobio izlazni FIR filter sample.

10 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
Slika 4.2. FIR filter direktnog oblika
4.2.2. Simetrična implementacija
Impulsni odziv za većinu FIR filtera je simetričan. Ova simetrija se generalno može iskoristiti za smanjenje aritmetičkih zahtjeva i stvaranje efikasne realizacije filtera. Moguće je koristiti samo polovinu množitelja za simetrične koeficijente u poređenju sa onim koji se koristi za sličan filter sa nesimetričnim koeficijentima. Implementacija za simetrične koeficijente prikazana je na slici 4.3.

Slika 4.3. Implementacija FIR filtera simetričnih koeficijenata
4.2.3. Polifazni interpolacijski FIR filter
Opcija polifaznog interpolacionog filtera implementira računarski efikasan 1-na-P interpolacijski filter prikazan ispod, gdje je P cijeli broj veći od 1. Slika 4.4 prikazuje polifazni interpolator, gdje se svaka grana naziva polifazna.

Slika 4.4. Polifazni interpolator

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
U ovoj strukturi, ulazni podaci će se istovremeno učitavati u svaku polifazu, a izlazni podaci svake polifaze će biti istovareni kao izlazni sample FIR. Broj polifaza jednak je faktoru interpolacije. Koeficijenti su ravnomjerno dodijeljeni svim polifazama.
4.2.4. Polifazni FIR filter za decimaciju
Opcija polifaznog decimacionog filtera implementira računarski efikasan P-to-1 decimacijski filter prikazan na slici 4.5, gdje je P cijeli broj veći od 1.

Slika 4.5. Polifazni decimator
U ovoj strukturi, ulaz sample se učitava sekvencijalno u svaku od polifaza sa samo jednom polifazom koja se napaja istovremeno. Kada su sve polifaze učitane sa asampNakon toga, rezultati polifaza se zbrajaju i istovaruju kao izlaz FIR filtera. U ovoj šemi, P ulaz samples generira jedan izlaz sample, gdje je P decimacijski faktor.
4.2.5. Višekanalni FIR filteri
Vrlo je uobičajeno vidjeti FIR filtere koji se koriste u scenarijima višekanalne obrade. Maksimalna moguća propusnost implementacije FIR filtera je često mnogo veća od propusnosti potrebne za jedan kanal koji se obrađuje. Za takve aplikacije, poželjno je koristiti iste resurse na vremenski multipleksiran način za realizaciju višekanalnih FIR filtera. Osim u potpuno paralelnim implementacijama, gdje se koristi dovoljno množitelja za izvođenje svih potrebnih proračuna u jednom ciklusu takta, FIR filter koristi nezavisne memorije slavina i koeficijenata za napajanje svakog množitelja. Dakle, višekanalne implementacije rezultiraju manjom upotrebom memorije u poređenju sa višestrukim instancacijama FIR filtera. Za slučajeve u kojima svi kanali koriste isti skup koeficijenata, korištenje višekanalnog FIR filtera ima jasnu prednosttage zahtijevaju manje memorije koeficijenata.

4.3. Detalji implementacije
Slika 4.6 prikazuje funkcionalni blok dijagram IP jezgra FIR filtera.

coeffin coeffwe coeffset

Koeficijent memorije

din

Ulazni registri

Dodirnite Memorija

Symmetry Adder

Niz množitelja

Adder Tree

Obrada izlaza

dout

neispravan ibstart ifactor dfactor
faktorset

Control Logic
Slika 4.6. Funkcionalni blok dijagram

nevažeći obstart rfi

12 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
Podaci i koeficijenti su pohranjeni u različitim memorijama prikazanim kao tap memorija i memorija koeficijenata u gornjem dijagramu. Sabirač simetrije se koristi ako su koeficijenti simetrični. Niz množitelja sadrži jedan ili više množitelja ovisno o specifikaciji korisnika. Stablo sabirnice izvodi zbir proizvoda. U zavisnosti od konfiguracije, stablo sabirača, ili njegov dio, implementirano je unutar DSP blokova. Blok za obradu izlaza vrši redukciju izlazne širine i kontrolu preciznosti. Ovaj blok sadrži logiku koja podržava različite vrste zaokruživanja i prelivanja. Blok s oznakom Control Logic upravlja raspoređivanjem podataka i aritmetičkim operacijama na osnovu tipa filtera (interpolacija, decimacija ili višekanalni) i multiplikatorskog multipleksiranja.
Memorijama slavina i koeficijenata se različito upravlja za različite konfiguracije FIR filtera. Slika 4.7 prikazuje dodjelu memorije za 16-tap, 3-kanalni, simetrični FIR filter sa dva množitelja.

Slika 4.7. Tap and Coefficient Memory Management za Sample FIR filter
Na dijagramu postoje dvije memorije slavina i memorija koeficijenata za svaki množitelj. Dubina svake memorije je ceil(taps/2/multiplier) *channel, što je 12 u ovom example, gdje operator ceil(x) vraća sljedeći veći cijeli broj, ako je argument x razlomak.

4.4. Konfiguriranje jezgre FIR filtera
4.4.1. Opcije arhitekture
Opcije za broj kanala, broj slavina i tip filtera su nezavisne i direktno specificirane na kartici Arhitektura interfejsa IP jezgra (pogledajte Postavke parametara za detalje). Ako je potreban polifazni decimator ili interpolator, faktor decimacije ili interpolacije se može direktno specificirati u sučelju. Faktor decimacije ili interpolacije se također može specificirati kroz ulazne portove tokom rada odabirom odgovarajuće opcije Variable. Ako je odabrana opcija Varijabilni faktor decimacije (ili Varijabilna interpolacija), faktor decimacije (ili interpolacije) može se mijenjati od dva do faktora decimacije (ili faktora interpolacije) preko ulaznog porta.
4.4.1.1. Specifikacija koeficijenata Koeficijenti filtera su specificirani pomoću koeficijenata file. Koeficijenti file je tekst file sa jednim koeficijentom po liniji. Ako su koeficijenti simetrični, mora se označiti potvrdni okvir Simetrični koeficijenti tako da IP jezgro koristi sabirače simetrije da smanji broj korištenih množitelja. Ako je polje Simetrični koeficijenti označeno, samo polovina koeficijenata se čita iz koeficijenta file. Za n-tap filter simetričnih koeficijenata, broj

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
koeficijenti očitani iz koeficijenata file je jednako ceil(n/2). Za višekanalne filtere, prvo se specificiraju koeficijenti za kanal 0, zatim oni za kanal 1, i tako dalje. Za višekanalne filtere postoji opcija da odredite da li su koeficijenti različiti za svaki kanal ili isti (zajednički) za sve kanale. Ako su koeficijenti zajednički, u koeficijentima treba navesti samo jedan skup koeficijenata file. Vrijednosti koeficijenta u file može biti u bilo kojem radiksu (decimalnom, heksadecimalnom ili binarnom) koji je odabrao korisnik. Unarni negativni operator se koristi samo ako su koeficijenti specificirani u decimalnom radiksu. Za heksadecimalne i binarne poluge, brojevi moraju biti predstavljeni u obliku komplementa dvojke. Bivšiample koeficijenti file u decimalnom formatu za 11 tap, 16-bitni skup koeficijenata dat je ispod. U ovom example, koeficijenti binarne tačke su 0. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 An example koeficijenti file u formatu s pomičnim zarezom za gornji slučaj kada je pozicija binarnog zareza koeficijenata 8, dato je ispod. Koeficijenti će biti kvantizirani kako bi bili u skladu sa 16.8 frakcionim podacima u kojima je 16 puna širina koeficijenata, a 8 širina razlomaka. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 Ako je polje za potvrdu Reloadable Coefficients moguće potvrditi koeficijent za ponovno punjenje tokom operacije, koeficijent IR jezgra F se može ponovo učitati. Sa ovom opcijom, željeni koeficijenti moraju biti učitani prije rada filtera. Koeficijenti moraju biti učitani određenim redoslijedom koji je određen programom isporučenim s IP jezgrom. IP jezgro također može opciono izvršiti interno preuređivanje, iako koristeći više resursa. Ako se želi ova opcija, može se označiti potvrdni okvir Reorder Coefficients Inside. Sa ovom opcijom, koeficijenti se mogu učitati normalnim sekvencijalnim redoslijedom u jezgru.
4.4.1.2. Faktor multipleksiranja množitelja Propusnost i korištenje resursa mogu se kontrolisati dodjeljivanjem odgovarajuće vrijednosti parametru faktora multiplikatora. Potpuni paralelni rad (jedan izlazni podatak po ciklusu takta) može se postići postavljanjem faktora multiplikacije na 1. Ako je faktor multiplikacije postavljen na maksimalnu vrijednost prikazanu u sučelju, podržan je pun serijski rad i traje do n satovi za izračunavanje jednog izlaznog podatka sample, gdje je n broj odvoda za nesimetrični FIR filter i polovina broja slavina za simetričan FIR filter. Maksimalna vrijednost faktora multipleksiranja množitelja za različite konfiguracije n-tap FIR filtera data je u Tabeli 4.1.

14 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core

Tabela 4.1. Maksimalni faktor multipleksiranja množitelja za različite konfiguracije*

FIR tip Nesimetrični simetrični polupojasni

Pojedinačna cijena n strop(n/2) sprat((n+1)/4)+1

Interpolator sa faktorom=i Ceil(n/i) Ceil(n/2i) floor((n+1)/4)

*Napomena: Operator floor (x) vraća sljedeći niži cijeli broj, ako je x vrijednost razlomka.

Decimator sa faktorom Ceil(n/d) Ceil(n/2d) floor((n+1)/8)+1

4.4.2. Opcije I/O specifikacije
Kontrole na kartici interfejsa I/O Specifikacije koriste se za definiranje različitih širina i metoda preciznosti u putanji podataka. Širina i pozicije binarnih tačaka ulaznih podataka i koeficijenata mogu se definirati nezavisno. Od širine ulaznih podataka, širine koeficijenta i broja slavina, puna precizna izlazna širina i prava lokacija izlazne binarne tačke se automatski fiksiraju. Izlaz pune preciznosti se konvertuje u korisnički specificiranu izlaznu širinu ispuštanjem nekih najmanje značajnih (LS) i nekih najznačajnijih (MS) bitova i izvođenjem specificirane obrade zaokruživanja i prelivanja. Izlaz je određen širinom izlaza i parametrom pozicije izlazne binarne točke.
4.4.2.1. Zaokruživanje
Podržano je sljedećih pet opcija za zaokruživanje: · Ništa Odbacuje sve bitove desno od izlaznog najmanje značajnog bita i ostavlja izlaz neispravljenim. · Zaokruživanje Zaokružuje na najbliži pozitivniji broj. · Zaokruživanje od nule Zaokružuje od nule ako je razlomak tačno pola. · Zaokruživanje prema nuli Zaokružuje prema nuli ako je razlomak tačno pola. · Konvergentno zaokruživanje Zaokružuje na najbližu parnu vrijednost ako je razlomak tačno pola.

4.4.3. Mogućnosti implementacije
4.4.3.1. Vrsta memorije
IP jezgro FIR filtera koristi memorije za pohranjivanje podataka o odlaganju, koeficijenata i za neke konfiguracije, ulaznih ili izlaznih podataka. Broj korištenih memorijskih jedinica ovisi o nekoliko parametara uključujući širinu podataka, broj slavina, tip filtera, broj kanala i simetriju koeficijenta. U većini slučajeva, svaki množitelj zahtijeva jednu memorijsku jedinicu podataka i jednu memorijsku jedinicu koeficijenta. Interpolacijski ili decimacijski filteri mogu dodatno koristiti ulazne ili izlazne bafere. Opcija interfejsa tipa memorije može se koristiti da odredi da li se EBR ili distribuirana memorija koristi za skladištenje podataka, koeficijenata, ulaza i izlaza. Opcija pod nazivom Auto prepušta taj izbor alatu IP generatora, koji koristi EBR ako je memorija dublja od 128 lokacija i distribuiranu memoriju u suprotnom.

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core

4.5. Opisi signala
Opis ulazno/izlaznih (I/O) portova za IP jezgro FIR filtera dat je u Tabeli 4.2.

Tabela 4.2. Definicije portova najvišeg nivoa

Luka

Bits

Opći I / O

clk

rstn

din

Širina ulaznih podataka

neispravno

dout outvalid
rfi

Izlazna širina 1
1

Kada je izabran koeficijenti koji se mogu ponovo učitati

coeffin

Bilješke 1*

coeffwe

I/O

Opis

Sistemski sat za podatke i kontrolne ulaze i izlaze.

Asinhroni signal aktivnog i niskog resetiranja cijelog sistema.

Ulazni podaci.

Unesite važeći signal. Ulazni podaci se učitavaju samo kada

inpvalid je visoka.

Izlazni podaci.

Kvalifikator izlaznih podataka. Izlazni podaci dout su važeći samo kada

ovaj signal je visok.

Spreman za unos. Ovaj izlaz, kada je visok, označava da je IP

jezgro je spremno za primanje sljedećih ulaznih podataka. Valjani podaci mogu

primeniti na din samo ako je rfi bio visok tokom prethodnog sata

ciklus.

Unos koeficijenata. Koeficijenti se moraju učitati

kroz ovaj port određenim redoslijedom. Pogledajte odjeljak

Interfejs sa IP jezgrom FIR filtera za detalje.

Kada se potvrdi, upisuje se vrijednost koefina sabirnice

koeficijent memorije.

koefset

Ovaj ulaz se koristi za signaliziranje filtera da koristi nedavno

skup koeficijenta opterećenja. Ovaj signal mora biti visoko pulsiran za

jedan ciklus takta nakon učitavanja kompletnog koeficijenta

koristeći coeffin i coeffwe.

Kada je broj kanala veći od 1

ibstart

Početak ulaznog bloka. Za višekanalne konfiguracije, ovaj ulaz

identifikuje kanal 0 ulaza.

obstart

Početak izlaznog bloka. Za višekanalne konfiguracije, ovo

izlaz identifikuje kanal 0.

Kada je promjenjivi faktor interpolacije ili promjenjivi faktor decimacije označen

ifactor

ceil(Log2(Interpolacija

Vrijednost faktora interpolacije

faktor+1))

dfactor

ceil(Log2(Decimalni faktor+1))

Vrijednost faktora decimacije

faktorset

Postavlja faktor interpolacije ili faktor decimacije.

Opcioni I/Os

Clock Enable. Dok je ovaj signal isključen, jezgro će

ignorirati sve ostale sinhrone ulaze i održavati njegovu struju

stanje

Sinhroni reset. Kada se potvrdi za najmanje jedan sat

ciklusa, svi registri u IP jezgru se inicijaliziraju za resetovanje

stanje.

Napomene: 1. Širina za označeni tip i simetričnu interpolaciju je širina koeficijenata +1. 2. Širina za neoznačenu i simetričnu interpolaciju je širina koeficijenata +2. 3. Širina za sve ostale slučajeve je širina koeficijenata.

16 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core

4.6. Interfejs sa IP jezgrom FIR filtera
4.6.1. Podatkovni interfejs
Podaci se unose u jezgro preko din i izlaze iz jezgre preko dout-a.

4.6.2. Više kanala
Za višekanalne implementacije, dva porta, ibstart i obstart, su dostupna u IP jezgru za sinhronizaciju brojeva kanala. Ulaz ibstart se koristi za identifikaciju podataka kanala 0 primijenjenih na ulazima. Izlazna prepreka ide visoko istovremeno sa izlaznim podacima kanala 0.

4.6.3. Varijabilni faktor interpolacije/decimacije
Kada je faktor interpolacije (ili decimacije) promjenjiv, portovi ifactor (ili dfactor) i factorset se dodaju IP jezgru. Faktor interpolacije (ili decimacije) koji se primjenjuje na port ifactor (ili dfactor) postavlja se kada je faktor stroboskopskog signala visok. Kada se faktor interpolacije (ili decimacije) promijeni, izlazni rfi pada nizak za nekoliko ciklusa. Kada ponovo postane visok, filter radi kao interpolirajući (ili decimirajući) filter koji odgovara novoj vrijednosti faktora.

4.6.4. Reloadable Coefficients
Kada se izabere Koeficijenti koji se mogu ponovo učitati, dva dodana porta, coeffin i coeffwe, koriste se za ponovno učitavanje koeficijenata. Sve koeficijente potrebno je učitati u jednoj seriji, uz održavanje visokog koeficijenta signala tokom cijelog trajanja učitavanja. Nakon što su svi koeficijenti učitani, koefset ulaznog signala mora biti visoko pulsiran za jedan ciklus takta da bi novi koeficijenti stupili na snagu.
Postoje dva načina na koja se koeficijenti mogu primijeniti za ponovno učitavanje memorije koeficijenata, kao što je specificirano parametrom Reorder Coefficients Inside.
Kada Reorder Coefficients Inside nije odabrano, koeficijenti se moraju primijeniti u određenom nizu za ponovno učitavanje memorije koeficijenata. Neobrađeni koeficijenti, kao što je navedeno u koeficijentima file, može se konvertovati u redoslijed koji se može ponovo učitati korištenjem programa za generiranje koeficijenata coeff_gen.exe (za Windows) koji je dostupan u gui folderu u IP instalacijskom direktoriju (npr.ample, u fascikli C:LatticeCorefir_core_v6.0gui). Imena programa za generiranje koeficijenata za UNIX i Linux su coeff_gen_s i coeff_gen_l respektivno. Za Windows, program se poziva na sljedeći način:
coeff_gen.exefile_name>.lpc
Napomena: Ako je u lpc file, vrijednost parametra varcoeff= je Da, promijenite je u Ne prije generiranja ROM-a files ručno.
Ova naredba pretvara koeficijente na ulazu file, kako se navodi u koeffile= parametar u lpc-u file, nizu koeficijenata koji se mogu učitati file pod nazivom coeff.mem. Imajte na umu da izlaz file može sadržavati više koeficijenata nego što je prvobitno bilo zbog umetnutih nultih koeficijenata. Svi koeficijenti u izlazu file, uključujući nule, moraju se primijeniti uzastopno kroz koefinski priključak. Da biste dobili redoslijed primjene koeficijenata, uredite ulazne koeficijente file sa sekvencijalnim brojevima (npr. 1,2) i IP će pokrenuti file automatski. U režimu reloadable koeficijenata, jezgro neće biti spremno za rad (rfi izlaz neće biti visok) sve dok se koeficijenti ne učitaju i koefset ne potvrdi visok.
Kada se izabere parametar Reorder Coefficients Inside, koeficijenti će biti poređani unutar IP jezgre bez potrebe za ručno preuređivanjem prethodno opisanim. Sa ovom opcijom, logika preuređenja se dodaje IP jezgru i korisnik može primijeniti koeficijente u normalnom nizu.
U ovom načinu rada, ako je odabran parametar Simetrični koeficijenti, koristit će se samo polovina navedenih koeficijenata. Za nprample, ako je ulazni niz sirovog koeficijenta: 1 2 3 4 5 6 5 4 3 2 1, koeficijenti koji će se koristiti bit će 1 2 3 4 5 6.
Slično, ako je odabrana polovina opsega, svi ulazni koeficijenti na parnim lokacijama, osim posljednje, bit će odbačeni. Za nprampLe, ako je ulazni niz sirovog koeficijenta: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1, koeficijenti koji će se koristiti bit će 1 2 3 4 5 6.
Napomena: Ako je parametar varcoeff= u lpc file je postavljeno na Da, promijenite ga u Ne prije generiranja novih koeficijenata file.

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
4.7. Vremenske specifikacije
Vremenski dijagrami za IP jezgro FIR filtera dati su na slikama 4.8 do slike 4.17. Imajte na umu da postoje različite vremenske specifikacije za određene aplikacije FIR filtera koje koriste Lattice XP2/ECP3/ECP5 uređaje. Slike 4.8 do 4.11 primjenjuju se na sve FIR aplikacije.
4.7.1. Vremenske specifikacije primjenjive na sve uređaje
Slika 4.8. Jednokanalni, jednostruki FIR filter sa kontinuiranim ulazima

Slika 4.9. Jednokanalni, jednostruki FIR filter sa prazninama u ulazu Slika 4.10. Factorset Signals
Slika 4.11. Coefficient Reloading

18 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
4.7.2. Vremenske specifikacije primjenjive na LatticeXP2, LatticeECP3 i LatticeECP5 implementacije
Pored prethodnih slika, slike 4.12 do slike 4.14 primjenjuju se na korištenje oba uređaja LatticeXP2, LatticeECP3 i LatticeECP5: negativna simetrija, polupojasni, interpolacija faktorske promjenljive i decimacije i aplikacije koje koriste množitelje 36×36.
Slika 4.12. Višekanalni FIR filter jedne brzine (3 kanala)

Slika 4.13. Višekanalni (3 kanala) Interpolator (faktor 3)

Slika 4.14. Višekanalni (3 kanala) Decimator (faktor 3)

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
4.7.3. Vremenske specifikacije primjenjive na implementacije LatticeECP3 i LatticeECP5
Kao što je prethodno navedeno, slike 4.15 do slike 4.17 odnose se na sve LatticeECP3 i Lattice ECP5 uređaje osim onih koji su posebno navedeni u prethodnom odjeljku.

Slika 4.15. Višekanalni FIR filter jedne brzine (3 kanala)

Slika 4.16. Višekanalni (3 kanala) Interpolator (faktor 3)

Slika 4.17. Višekanalni (3 kanala) Decimator (faktor 3)

20 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core

5. Postavke parametara

IPexpress i Clarity Designer alati se koriste za kreiranje IP i arhitektonskih modula u Diamond softveru. Možete pogledati odeljak Generisanje i evaluacija IP jezgra o tome kako da generišete IP.
Tabela 5.1 pruža listu parametara koje može konfigurirati korisnik za IP jezgro FIR filtera. Postavke parametara su specificirane korištenjem sučelja za konfiguraciju IP jezgre FIR filtera u IPexpress-u ili Clarity Designer-u. Brojne opcije parametara IP jezgra FIR filtera podijeljene su na više kartica sučelja kao što je opisano u ovom poglavlju.

Tabela 5.1. Specifikacije parametara za IP jezgro FIR filtera

Parametar

Domet

Specifikacije filtera

Broj kanala

1 do 256

Broj slavina

1 do 2048

Vrsta filtera

{Jedna stopa, Interpolator, Decimator}

Interpolacijski faktor

2 do 256

Varijabilni faktor interpolacije

{Da, Ne}

Faktor decimacije

2 do 256

Varijabilni faktor decimacije

{Da, Ne}

Specifikacije koeficijenata

Reloadable koeficijenti

{Da, Ne}

Preuredite koeficijente unutra

{Da, Ne}

postavljeni koeficijenti

{Uobičajeno, jedan po kanalu}

Simetrični koeficijenti

{Da, Ne}

Negativna simetrija

{Da, Ne}

Pola benda

{Da, Ne}

Radix koeficijenta

{pokretni zarez, decimalni, heksadecimalni, binarni}

Koeficijenti file

Unesite ili pretražite

Napredne opcije

Multiplikator Faktor multipleksiranja

Napomena 1, Napomena 2

Broj SysDSP blokova u nizu

5 – Napomena 3

I/O specifikacije

Ulazni tip podataka

{Potpisano, Nepotpisano}

Širina ulaznih podataka

4 do 32

Položaj binarne tačke ulaznih podataka

-2 do širine ulaznih podataka + 2

Tip koeficijenata

{Potpisano, Nepotpisano}

Koeficijenti širine

4 do 32

Binarni položaj koeficijenata

-2 do Koeficijenti širine + 2

Izlazna širina

4 do maksimalne izlazne širine

Izlazna pozicija binarne tačke

(4+pozicija binarne tačke ulaznih podataka + pozicija binarne tačke koeficijenta Maksimalna izlazna širina) do (Izlazna širina + binarni ulazni podaci
pozicija tačke + Koeficijent binarne pozicije tačke – 4)

Precizna kontrola

Overflow Rounding

{Saturation, Wrap-around}
{Nema, zaokruži, zaokruži od nule, zaokruži prema nuli, konvergentno zaokruživanje}

Default
4 64 Pojedinačna tarifa 2 Ne 2 Br
Da Ne Zajednički Ne Ne Ne Decimalni –
Napomena 2 Napomena 3
Potpisano 16 0
Potpisano 16 0 38 0
Saturation Nema

Tip memorije Tip memorije podataka Tip memorije koeficijenta Tip ulaznog bafera

{EBR, Distributed, Auto}

EBR

{EBR, Distributed, Auto}

EBR

{EBR, Distributed, Auto}

EBR

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core

Parametar

Domet

Default

Tip izlaznog bafera

{EBR, Distributed, Auto}

EBR

Optimizacija

{Oblast, brzina}

{Oblast}

Opcioni portovi

{Da, Ne}

Synthesis Options

Ograničenje frekvencije

1 400

300

napomene:

1. Faktor multipleksiranja množitelja ograničen je brojem DSP blokova u uređaju (A) i stvarnim brojem DSP blokova a

potrebe dizajna (B). Kada je A>B, faktor multipleksiranja množitelja je postavljen na 1; inače će vrijednost biti veća od 1.

2. Za detalje pogledajte Faktor multiplikatorskog multipleksiranja. 3. Maksimalan broj DSP blokova dostupnih u nizu u odabranom uređaju.

Zadane vrijednosti prikazane na sljedećim stranicama su one koje se koriste za referentni dizajn FIR filtera. Opcije IP jezgra za svaku karticu su detaljnije razmotrene.

5.1. Arhitektura Tab
Slika 5.1 prikazuje sadržaj kartice Arhitektura.

Slika 5.1. Kartica Arhitektura IP jezgrenog interfejsa FIR filtera

22 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Tabela 5.2. Stavka interfejsa kartice Arhitektura
Broj kanala Broj tapova Tip filtera Interpolacijski faktor Varijabilni faktor interpolacije Faktor decimacije Varijabilni faktor decimacije Koeficijenti koji se mogu ponovo učitati Koeficijenti promjene reda unutar
Postavljeni koeficijenti Simetrični koeficijenti
Negativna simetrija Half Band
Koeficijent Radix

Korisnički priručnik za FIR filter IP Core
Opis
Ova opcija omogućava korisniku da odredi broj kanala.
Ova opcija omogućava korisniku da odredi broj dodira.
Ova opcija omogućava korisniku da odredi da li je filter jednokratni, interpolator ili decimator.
Ova opcija omogućava korisniku da odredi vrijednost fiksnog faktora interpolacije. Kada je FIR tip interpolacija, vrijednost bi trebala biti od 2 do 256. U suprotnom, automatski će biti postavljena na 1.
Ova opcija omogućava korisniku da odredi da li je faktor interpolacije fiksan u vrijeme generiranja IP-a ili promjenjiv tokom vremena rada. Ako je ovo označeno, faktor interpolacije se postavlja preko ifaktora ulaznog porta kada je faktor skupa visok. Ova opcija omogućava korisniku da odredi vrijednost fiksnog faktora decimacije. Kada je FIR tip decimacija, vrijednost bi trebala biti od 2 do 256. U suprotnom će se automatski postaviti na 1.
Ova opcija omogućava korisniku da odredi da li je faktor decimacije fiksan u vrijeme generiranja IP-a ili promjenjiv tokom vremena rada. Ako je ovo označeno, faktor decimacije se postavlja preko dfaktora ulaznog porta kada je faktor skupa visok. Ova opcija omogućava korisniku da odredi da li su koeficijenti fiksni ili ponovo učitani. Ako je označeno, koeficijenti se mogu ponovo učitati tokom rada jezgre pomoću koefina ulaznog porta.
Kada se koeficijenti mogu ponovo učitati, potrebno ih je unijeti određenim redoslijedom. Promena redosleda se može izvršiti korišćenjem programa koji se isporučuje uz IP jezgro. Međutim, jezgro takođe omogućava opciono preuređivanje hardvera na račun dodatnih hardverskih resursa. Ako je ova opcija odabrana, koeficijenti se mogu unijeti normalnim redoslijedom u jezgro, a jezgro će interno promijeniti porub prema potrebi. Ova opcija nije dostupna kada je tip filtera interpolator, a Simetrični koeficijenti su omogućeni.
Ova opcija omogućava korisniku da odredi da li se isti skup koeficijenata koristi za sve kanale ili se za svaki kanal koristi nezavisni skup koeficijenata.
Ova opcija omogućava korisniku da odredi da li su koeficijenti simetrični. Ako je ovo označeno, samo polovina broja koeficijenata (ako je broj slavina neparan, polovina vrijednosti se zaokružuje na sljedeći veći cijeli broj) čita se iz inicijalizacije file.
Ako je ovo potvrđeno, koeficijenti se smatraju negativno simetričnim. To jest, druga polovina koeficijenata je jednaka negativnim koeficijentima za prvu polovinu.
Ova opcija omogućava korisniku da odredi da li je polupojasni filter realizovan. Ako je ovo označeno, samo polovina broja koeficijenata (ako je broj slavina neparan, polovina vrijednosti se zaokružuje na sljedeći veći cijeli broj) čita se iz inicijalizacije file.
Ova opcija omogućava korisniku da odredi osnove za koeficijente u koeficijentima file. Za decimalni radiks, negativne vrijednosti imaju prethodni unarni znak minus. Za heksadecimalni (Hex) i binarni radices, negativne vrijednosti moraju biti zapisane u obliku komplementa 2 koristeći tačno onoliko cifara koliko je specificirano parametrom širine koeficijenata. Koeficijenti s pomičnim zarezom navedeni su u obrascu . , gdje cifre 'n' označavaju cijeli broj, a cifre 'd' decimalni dio. Vrijednosti koeficijenata s pomičnim zarezom moraju biti konzistentne sa parametrima položaja binarne točke koeficijenata širine i koeficijenata. Za nprample, ako . je 8.4, a tip koeficijenata je bez predznaka, vrijednost koeficijenata bi trebala biti između 0 i 11111111.1111 (255.9375).

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
Koeficijenti stavke interfejsa File
Multiplikator Multipleksiranje Faktor
Broj sysDSP blokova u nizu

Opis
Ova opcija omogućava korisniku da odredi naziv i lokaciju koeficijenata file. Ako su koeficijenti file nije naveden, filter se inicijalizira sa zadanim postavljenim koeficijentom.
Ova opcija omogućava korisniku da specificira faktor multipleksiranja množitelja. Ovaj parametar treba postaviti na 1 za potpuno paralelne aplikacije i na maksimalnu vrijednost podržanu u sučelju za aplikacije pune serije.
Ovaj parametar omogućava korisniku da odredi maksimalni broj DSP množitelja koji će se koristiti u DSP redu kako bi se postigle optimalne performanse. Za nprampda, ako ciljani uređaj ima 20 množitelja u DSP redu i dizajn zahtijeva 22 množitelja, korisnik može odabrati da koristi svih 20 množitelja u jednom redu i dva množitelja u drugom redu, ili manje od 20 množitelja u svakom redu (npr. 8 ), što može dati bolje performanse. U jednoj FIR instanci mogu se koristiti množitelji raspoređeni u najviše tri DSP reda. Ovaj parametar vrijedi samo na LatticeECP3 i ECP5 uređajima.

5.2. Tab. I/O Specifikacija
Slika 5.2 prikazuje sadržaj kartice I/O Specification.

Slika 5.2. Kartica I/O Specifikacija IP jezgrenog interfejsa FIR filtera

24 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Tabela 5.3. I/O Specification Tab Interface Item
Tip ulaznog podatka Širina ulaznog podatka Ulazni podatak Koeficijenti položaja binarne tačke Koeficijenti vrste Koeficijenti širine Koeficijenti položaja binarne tačke Izlazna širina
Izlazne binarne tačke
Overflow
Zaokruživanje

Korisnički priručnik za FIR filter IP Core
Opis
Ova opcija omogućava korisniku da odredi tip ulaznih podataka kao potpisan ili nepotpisan. Ova opcija omogućava korisniku da odredi broj ulaznih podataka twwiod'tsh.complement.
Ova opcija omogućava korisniku da odredi lokaciju binarne tačke u ulaznim podacima. Ovaj broj specificira poziciju bita binarne tačke iz LSB-a ulaznih podataka. Ako je broj nula, tačka je odmah iza LSB-a, ako je pozitivna, nalazi se lijevo od LSB-a, a ako je negativna, nalazi se desno od LSB-a.
Ova opcija omogućava korisniku da odredi tip koeficijenata kao potpisan ili nepotpisan. Ako je tip potpisan, podaci o koeficijentu se tumače kao komplementarni broj 2. Ova opcija omogućava korisniku da odredi širinu koeficijenata. Ova opcija omogućava korisniku da odredi lokaciju binarne tačke u koeficijentima. Ovaj broj specificira poziciju bita binarne tačke iz LSB-a koeficijenata. Ako je broj nula, tačka je odmah iza LSB; ako je pozitivan, nalazi se lijevo od LSB-a, a ako je negativan, nalazi se desno od LSB-a.
Ova opcija omogućava korisniku da odredi širinu izlaznih podataka. Maksimalna izlazna širina pune preciznosti definirana je sa Max Output Width = širina ulaznih podataka + širina koeficijenata + strop (Log2(Broj odvoda/Interpolacijski faktor)). Izlaz jezgre je obično dio potpunog preciznog izlaza jednak izlaznoj širini i ekstrahovan na osnovu različitih parametara položaja binarne tačke. Format za interni izlaz pune preciznosti prikazuje se kao statički tekst pored kontrole širine izlaza u interfejsu. Format se prikazuje kao WF, gdje je W širina pune preciznosti izlaza, a F je lokacija binarne točke od LSB-a punog preciznog izlaza, računajući lijevo. Za nprample, ako je WF 16.4, onda će izlazna vrijednost biti yyyyyyyyyyyy.yyyy u binarnom radixu.ampuro, 110010010010.0101.
Ova opcija omogućava korisniku da specificira poziciju bita binarne točke iz LSB-a stvarnog izlaza jezgre. Ako je broj nula, tačka je odmah iza LSB-a, ako je pozitivna, nalazi se lijevo od LSB-a, a ako je negativna, nalazi se desno od LSB-a. Ovaj broj, zajedno s parametrom Izlazna širina, određuje kako se stvarni izlaz jezgre izdvaja iz stvarnog izlaza pune preciznosti. Parametri kontrole preciznosti Overflow i Rounding se primjenjuju respektivno kada se MSB-ovi i LSB-ovi odbace iz stvarnog izlaza pune preciznosti.
Ova opcija omogućava korisniku da odredi kakvu će se kontrolu prelivanja koristiti. Ovaj parametar je dostupan kad god postoji potreba da se neki od MSB-ova izbaci iz pravog izlaza. Ako je odabir Saturation, izlazna vrijednost se isječe na maksimum, ako je pozitivna ili minimalna, ako je negativna, dok se MSB-ovi odbacuju. Ako je odabir Wrap-round, MSB-ovi se jednostavno odbacuju bez ikakvih korekcija.
Ova opcija omogućava korisniku da specificira metodu zaokruživanja kada postoji potreba da se iz pravog izlaza ispusti jedan ili više LSB-ova.

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
5.3. Implementacija Tab
Slika 5.3 prikazuje sadržaj kartice Implementacija.

Slika 5.3. Kartica Implementacija IP jezgrenog interfejsa FIR filtera

Tabela 5.4. Stavka interfejsa kartice Implementacija
Vrsta memorije podataka
Tip memorije koeficijenta
Tip ulaznog bafera Tip izlaznog bafera Sinhroni reset (sr) Omogućavanje sata (ce)
Opcije sinteze optimizacije

Opis
Ova opcija omogućava korisniku da odredi tip memorije koja će se koristiti za pohranjivanje podataka. Ako je izbor EBR, za pohranjivanje podataka koriste se RAM memorije ugrađene rešetke. Ako je izbor Distribuirano, za pohranjivanje podataka koriste se distribuirane memorije zasnovane na preglednoj tablici. Ako je odabrano “Auto”, EBR memorije se koriste za veličine memorije dublje od 128 lokacija, a distribuirane memorije se koriste za sve ostale memorije. Ako je tip potpisan, podaci se tumače kao komplementarni broj dvojke.
Ova opcija omogućava korisniku da odredi tip memorije koja se koristi za pohranjivanje koeficijenata. Ako je izbor EBR, EBR memorije se koriste za pohranjivanje koeficijenata. Ako je izbor Distribuirano, distribuirane memorije se koriste za pohranjivanje koeficijenata. Ako je odabrano Auto, EBR memorije se koriste za veličine memorije dublje od 128 lokacija, a distribuirane memorije se koriste za sve ostale memorije.
Ova opcija omogućava korisniku da odredi tip memorije za ulazni bafer. Ova opcija omogućava korisniku da odredi tip memorije za izlazni bafer.
Ova opcija omogućava korisniku da odredi da li je potreban port za sinhroni reset u IP-u. Sinhroni signal resetovanja resetuje sve registre u IP jezgru FIR filtera.
Ova opcija omogućava korisniku da odredi da li je potreban port za omogućavanje sata u IP-u. Kontrola omogućavanja sata može se koristiti za uštedu energije kada se jezgro ne koristi. Upotreba porta za omogućavanje takta povećava iskorišćenost resursa i može uticati na performanse zbog povećanog zagušenja rutiranja.
Ova opcija specificira metod optimizacije. Ako je odabrano područje, jezgro je optimizirano za manje korištenje resursa. Ako je odabrana brzina, jezgro je optimizirano za veće performanse, ali s nešto većim korištenjem resursa.
Lattice LSE ili Synplify Pro

26 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
6. Generisanje i evaluacija IP jezgra
Ovo poglavlje pruža informacije o tome kako generirati IP jezgro Lattice FIR filtera koristeći ispLEVER softverski alat IPexpress uključen u Diamond ili ispLEVER softver i kako uključiti jezgro u dizajn najviše razine.
6.1. Licenciranje IP Core
Potrebna je licenca specifična za IP jezgro i uređaj da bi se omogućila potpuna, neograničena upotreba IP jezgre FIR filtera u potpunom dizajnu najvišeg nivoa. Uputstva o tome kako dobiti licence za Lattice IP jezgra su data na: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm Korisnici mogu preuzeti i generirati IP jezgro FIR filtera i u potpunosti procijeniti jezgro kroz funkcionalnost simulacija i implementacija (sinteza, mapa, mjesto i ruta) bez IP licence. IP jezgro FIR filtera također podržava sposobnost procjene IP hardvera kompanije Lattice, što omogućava kreiranje verzija IP jezgra koje rade u hardveru ograničeno vrijeme (otprilike četiri sata) bez potrebe za IP licencom. Za više detalja pogledajte. Međutim, potrebna je licenca za omogućavanje vremenske simulacije, za otvaranje dizajna u alatu Diamond ili ispLEVER EPIC i za generiranje tokova bitova koji ne uključuju ograničenje vremenskog ograničenja za evaluaciju hardvera.
6.2. Getting Started
IP jezgro FIR filtera je dostupno za preuzimanje sa Lattice IP servera koristeći IPexpress ili Clarity Designer alat. IP files se automatski instaliraju korištenjem ispUPDATE tehnologije u bilo kojem korisničkom imeniku. Nakon što je IP jezgro instalirano, IP jezgro će biti dostupno u IPexpress interfejsu ili alatu Clarity Designer. Dijalog interfejs IPexpress alata za IP jezgro FIR filtera prikazan je na slici 6.1. Za generiranje određene IP konfiguracije jezgre, korisnik specificira: · Putanja projekta Put do direktorija u kojem je generirana IP adresa files će se nalaziti. · File Ime Oznaka korisničkog imena data generiranoj IP jezgri i odgovarajućim folderima i files. · (Diamond) Module Output Verilog ili VHDL. · Porodica uređaja Porodica uređaja na koju će se ciljati IP (kao što su LatticeXP2, LatticeECP3 i drugi). Samo
porodice koje podržavaju određenu IP jezgru su navedene. · Naziv dijela Specifičan ciljani dio unutar odabrane porodice uređaja.

Slika 6.1. IPexpress dijaloški okvir

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
Imajte na umu da ako se IPexpress alat pozove iz postojećeg projekta, putanja projekta, izlaz modula, porodica uređaja i naziv dijela su zadani prema navedenim parametrima projekta. Za dodatne informacije pogledajte pomoć na mreži za IPexpress alat. Da bi kreirao prilagođenu konfiguraciju, korisnik klikne na dugme Prilagodi u dijalogu IPexpress alata da bi prikazao interfejs konfiguracije IP jezgra FIR filtera, kao što je prikazano na slici 6.2. Iz ovog dijaloškog okvira, korisnik može odabrati opcije IP parametara specifične za njihovu aplikaciju. Pogledajte Postavke parametara za više informacija o FIR-u Filer Postavke parametara IP jezgra.

Slika 6.2. Dijaloški okvir za konfiguraciju
Interfejs alata Clarity Designer okvir za dijalog za IP jezgro FIR filtera prikazan je na slici 6.3. · Kreirajte novi Clarity dizajn Odaberite da kreirate novi direktorij projekta Clarity Design u kojem će biti FIR IP jezgro
generisano. · Lokacija dizajna Jasnoća Dizajn direktorij projekta Put. · Naziv dizajna Clarity Design Naziv projekta. · HDL izlaz Hardverski opis Jezik Izlazni format (Verilog ili VHDL). · Otvori Clarity dizajn Otvorite postojeći Clarity Design projekat. · Dizajn File Naziv postojećeg projekta Clarity Design file sa .sbx ekstenzijom.

Slika 6.3. Dialoški okvir alata Clarity Designer

28 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
Kartica Clarity Designer Catalog prikazana je na slici 6.4. Da biste generirali konfiguraciju FIR IP jezgre, dvaput kliknite na IP ime na kartici Katalog.

Slika 6.4. Clarity Designer Catalog Tab
U dijaloškom okviru Fir Filter prikazanom na slici 6.5, navedite sljedeće: · Ime instance Naziv modula instance FIR IP jezgra.

Slika 6.5. Dijaloški okvir Fir Filter
Imajte na umu da ako se alat Clarity Designer pozove iz postojećeg projekta, Lokacija dizajna, Porodica uređaja i Naziv dijela su zadani prema navedenim parametrima projekta. Za dodatne informacije pogledajte pomoć na mreži za alat Clarity Designer. Da biste kreirali prilagođenu konfiguraciju, kliknite na dugme Prilagodi u dijalogu alata Clarity Designer da biste prikazali interfejs konfiguracije FIR IP jezgra, kao što je prikazano na slici 6.6. Iz ovog dijaloškog okvira, korisnik može odabrati opcije IP parametara specifične za njihovu aplikaciju. Pogledajte Postavke parametara za više informacija o postavkama FIR parametara.

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core

Slika 6.6. IP konfiguracijski interfejs

30 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core
6.3. IPexpress-Kreirano Files i struktura direktorija najvišeg nivoa
Kada korisnik klikne na dugme Generiraj, IP jezgro i podrška files se generiraju u specificiranom direktoriju putanje projekta. Struktura direktorija generiranog files je prikazan na slici 6.7.

Slika 6.7. FIR Filter IP jezgra generirana struktura direktorija

Tok dizajna za IP kreiran pomoću IPexpress alata koristi postsintetizirani modul (NGO) za sintezu i zaštićeni model za simulaciju. Postsintetizovani modul se prilagođava i kreira tokom generisanja IPexpress alata.
Tabela 6.1 daje listu ključeva filekreiran od strane IPexpress alata. Imena većine stvorenih files su prilagođeni imenu modula korisnika specificiranom u IPexpress alatu. The files prikazane u tabeli 6.1 su sve fileNeophodan je za implementaciju i verifikaciju IP jezgra FIR filtera u dizajnu najvišeg nivoa.

Tabela 6.1. File Lista File

Opis

_inst.v

Ovo file pruža predložak instance za IP.

Ovo file pruža omotač za FIR jezgro za simulaciju.

_beh.v

Ovo file pruža simulacijski model ponašanja za FIR jezgro.

_bb.v

Ovo file pruža crnu kutiju sinteze za sintezu korisnika.

.ngo

NVO files obezbjeđuju sintetizirano IP jezgro.

.lpc .ipx
pmi_*.ngo *.rom

Ovo file sadrži opcije IPexpress alata koje se koriste za ponovno kreiranje ili modificiranje jezgre u IPexpress alatu. IPexpress paket file (samo dijamanti). Ovo je kontejner koji sadrži reference na sve elemente generisane IP jezgre potrebne za podršku simulacije, sinteze i implementacije. IP jezgro može biti uključeno u dizajn korisnika tako što ćete ga uvesti file povezanom projektu Diamond.
Jedan ili više files implementacijom sintetiziranih memorijskih modula koji se koriste u IP jezgru.
Ovo file daje podatke o inicijalizaciji memorije koeficijenta filtera.

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core

Sljedeći dodatni files pružanjem informacija o statusu generiranja IP jezgra također se generiraju u direktoriju putanje projekta: · _generate.tcl TCL skripte koje mogu regenerirati IP iz komandne linije. · _generate.log Sinteza i evidencija mape file. · _gen.log IPexpress IP generiranje dnevnika file.
6.4. Instanciranje jezgra
Generisani FIR Filter IP jezgro paket uključuje crnu kutiju ( _bb.v) i instanca ( _inst.v) predlošci koji se mogu koristiti za instanciranje jezgre u dizajnu najvišeg nivoa. Bivšiample RTL referentni izvor najviše razine file koji se može koristiti kao predložak za instanciranje za IP jezgro se nalazi u fir_eval srcrtltop. Također možete koristiti ovu referencu najvišeg nivoa kao početni predložak za najviši nivo za njihov kompletan dizajn. Regeneracijom IP jezgre pomoću Clarity Designer alata, možete modificirati bilo koju od opcija specifičnih za postojeću IP instancu. Ponovno kreiranjem IP jezgre pomoću Clarity Designer alata, možete kreirati (i modificirati ako je potrebno) novu IP instancu s postojećom LPC/IPX konfiguracijom file.
6.5. Pokretanje funkcionalne simulacije
Podrška za simulaciju za FIR Filter IP jezgro je obezbeđena za Aldec Active-HDL (Verilog i VHDL) simulator, Mentor Graphics ModelSim simulator. Funkcionalna simulacija uključuje konfiguracijski specifičan model ponašanja IP jezgre FIR filtera. Testna ploča izvor stimulansa u jezgru i prati izlaz iz jezgra. Generirani IP jezgro paket uključuje model ponašanja specifičan za konfiguraciju ( _beh.v) za funkcionalnu simulaciju u korijenskom direktoriju putanje projekta. Skripte za simulaciju koje podržavaju ModelSim evaluacijsku simulaciju su date u fir_eval simmodelsimscripts. Skripta za simulaciju koja podržava simulaciju Aldec evaluacije nalazi se u fir_eval simaldecscripts. I Modelsim i Aldec simulacija je podržana putem testnog stola fileje obezbeđen u fir_evaltestbench. Modeli potrebni za simulaciju nalaze se u odgovarajućoj fascikli modela. Za pokretanje Aldec evaluacijske simulacije: 1. Otvorite Active-HDL. 2. Na kartici Alati izaberite Izvrši makro. 3. Dođite do foldera fir_eval simaldecscripts i izvršite jednu od prikazanih do skripti. Za pokretanje Modelsim evaluacijske simulacije: 1. Otvorite ModelSim. 2. Pod File karticu, izaberite Promeni direktorijum i izaberite fasciklu
fir_eval simmodelsimscripts. 3. Na kartici Tools, izaberite Execute Macro i izvršite prikazanu ModelSim do skriptu. Napomena: Kada se simulacija završi, pojavljuje se iskačući prozor sa pitanjem Jeste li sigurni da želite završiti? Odaberite Ne da analizirate rezultate. Odabirom Yes zatvara se ModelSim.
6.6. Sintetizacija i implementacija jezgra u dizajnu najvišeg nivoa
IP jezgro FIR filtera se sintetizira i daje u NGO formatu kada se jezgro generiše putem IPexpressa. Možete kombinovati jezgro u svom dizajnu najvišeg nivoa tako što ćete instancirati jezgro u svom vrhunskom nivou file kao što je opisano u Instanciranje jezgra i zatim sintetiziranje cijelog dizajna sa Synplify ili Precision RTL Synthesis. Sljedeći tekst opisuje tok implementacije evaluacije za Windows platforme. Tok za Linux i UNIX platforme opisan je u Readme-u file uključeno sa IP jezgrom. Najviši nivo file _top.v se nalazi u fir_eval srcrtltop. Projektom je podržana implementacija referentnog dizajna pomoću gumba file .ldf se nalazi u fir_eval implsynplify. Za korištenje ovog projekta file u dijamantu:

32 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core

1. Odaberite File > Otvori > Projekt. 2. Potražite do fir_eval implsynplify u dijalogu Open Project. 3. Odaberite i otvorite _.ldf. U ovom trenutku, sve od filepotrebni su za podršku sintezi najvišeg nivoa i
implementacija će biti uvezena u projekat. 4. Izaberite karticu Proces u levom prozoru interfejsa. 5. Implementirajte kompletan dizajn kroz standardni tok dijamantskog interfejsa.
6.7. Hardware Evaluation
IP jezgro FIR filtera podržava sposobnost procjene IP hardvera kompanije Lattice, što omogućava kreiranje verzija IP jezgra koje rade u hardveru u ograničenom vremenskom periodu (približno četiri sata) bez potrebe za kupovinom IP licence. Također se može koristiti za procjenu jezgre u hardveru u korisnički definiranim dizajnima. Mogućnost hardverske evaluacije može biti omogućena/onemogućena u meniju Svojstva u podešavanju Build Database u Diamond Project Navigatoru.
6.7.1. Omogućavanje procjene hardvera u Diamondu
Da biste omogućili procjenu hardvera u Diamondu, odaberite Projekt > Aktivna strategija > Prevedi postavke dizajna. Mogućnost hardverske evaluacije može biti omogućena/onemogućena u dijalogu Strategija. Podrazumevano je omogućeno.

6.8. Ažuriranje/regeneracija IP jezgra
Regeneracijom IP jezgre pomoću IPexpress alata, možete izmijeniti bilo koje od njegovih postavki uključujući: tip uređaja, način unosa dizajna i bilo koju od opcija specifičnih za IP jezgro. Regeneracija se može obaviti da bi se modificirala postojeća IP jezgra ili da bi se stvorila nova, ali slična.

6.8.1. Regeneracija IP jezgra u Diamondu
Za regeneraciju IP jezgre u Diamondu:
1. U IPexpressu kliknite na dugme Regeneriraj. 2. U Regenerate view za IPexpress, odaberite IPX izvor file modula ili IP-a koji želite regenerirati. 3. IPexpress prikazuje trenutna podešavanja za modul ili IP u polju Izvor. Unesite nove postavke u Target
kutija. 4. Ako želite generirati novi skup od files na novoj lokaciji, postavite novu lokaciju u IPX Target File kutija. Baza
of the file ime će biti osnova svega novog file imena. IPX cilj File mora završiti sa .ipx ekstenzijom. 5. Kliknite Regeneriraj. Otvara se dijaloški okvir modula koji prikazuje trenutne postavke opcija. 6. U dijaloškom okviru modula odaberite željene opcije.
Za više informacija o opcijama kliknite Pomoć. Također, provjerite karticu About u IPexpressu za veze do tehničkih napomena i korisničkih vodiča. IP može doći sa dodatnim informacijama.
Kako se opcije mijenjaju, shematski dijagram modula se mijenja kako bi pokazao I/O i resurse uređaja koji su potrebni modulu.
7. Da biste uvezli modul u svoj projekat, ako već nije tamo, izaberite Import IPX to Diamond Project (nije dostupno u samostalnom režimu).
8. Kliknite Generiraj. 9. Provjerite karticu Generiraj dnevnik da provjerite ima li upozorenja i poruka o greškama. 10. Kliknite Zatvori. IPexpress paket file (.ipx) koji podržava Diamond sadrži reference na sve elemente generisane IP jezgre potrebne za podršku simulacije, sinteze i implementacije. IP jezgro može biti uključeno u dizajn korisnika uvozom .ipx file povezanom projektu Diamond. Da biste promijenili postavke opcija za modul ili IP koji je već u dizajnerskom projektu, dvaput kliknite na .ipx modula file u File Lista view. Ovo otvara IPexpress i dijaloški okvir modula koji prikazuje trenutne postavke opcija. Zatim idite na korak 6 iznad.

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
6.9. Regeneracija IP jezgra u alatu Clarity Designer
Za regeneraciju IP jezgre u Clarity Designer-u: 1. Na kartici Clarity Designer Builder, kliknite desnim tasterom miša na postojeću IP instancu i odaberite Konfig. 2. U dijalogu modula izaberite željene opcije.
Za više informacija o opcijama kliknite Pomoć. Također možete kliknuti na karticu About u prozoru Clarity Designer za veze do tehničkih napomena i korisničkih vodiča. IP može doći s dodatnim informacijama. Kako se opcije mijenjaju, shematski dijagram modula se mijenja kako bi pokazao I/O i resurse uređaja koji su potrebni modulu. 3. Kliknite na Konfiguriši.
6.10. Ponovno kreiranje IP jezgra u Clarity Designer alatu
Da ponovo kreirate IP jezgro u Clarity Designer-u: 1. U Clarity Designer-u kliknite na karticu Katalog. 2. Kliknite karticu Import IP (na dnu view). 3. Kliknite na Browse. 4. U Open IPX File dijaloškom okviru, potražite .ipx ili .lpc file modula. Koristite .ipx ako je dostupan. 5. Kliknite Otvori. 6. Unesite ime za ciljnu instancu. Imajte na umu da ovo ime instance ne bi trebalo biti isto kao bilo koje od postojećih 7. IP instanci u trenutnom Clarity Designer projektu. 8. Kliknite na Uvoz. Otvara se dijaloški okvir modula. 9. U dijaloškom okviru izaberite željene opcije.
Za više informacija o opcijama kliknite Pomoć. Također možete provjeriti karticu About u prozoru Clarity Designer za veze do tehničkih napomena i korisničkih vodiča. IP može doći s dodatnim informacijama. Kako se opcije mijenjaju, šematski dijagram modula se mijenja kako bi pokazao portove i resurse uređaja koji su modulu potrebni. 10. Kliknite na Konfiguriši.

34 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Reference
· LatticeXP2TM Family Data Sheet (DS1009) · LatticeECP3TM Family Data Sheet (DS1021) · ECP5TM i ECP5-5GTM Family Data Sheet (FPGA-DS-12012)

Korisnički priručnik za FIR filter IP Core

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core
Tehnička podrška
Pošaljite slučaj tehničke podrške putem www.latticesemi.com/techsupport.

36 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Korisnički priručnik za FIR filter IP Core

Dodatak A. Korištenje resursa
Ovaj dodatak pruža informacije o korištenju resursa za rešetkaste FPGA koji koriste FIR IP jezgro. IP konfiguracije prikazane u ovom poglavlju generirane su pomoću softverskog alata IPexpress i alata Clarity Designer. IPexpress i Clarity Designer su uslužni programi za konfiguraciju Lattice IP i uključeni su kao standardna karakteristika alata za dizajn Diamond. Detalji u vezi sa upotrebom IPexpressa i Clarity Designera mogu se naći u sistemima pomoći IPexpress, Clarity Designer i Diamond. Za više informacija o alatu za dizajn dijamanta, posjetite Lattice web stranica na: www.latticesemi.com/software.

LatticeECP3 uređaji

Tabela A.1. Performanse i korištenje resursa (LatticeECP3)*

IPexpress korisnički konfigurabilni način 4 kanala, 64 slavine, multipleksiranje 64

Rezine 134

LUTs 254

Registri 222

DSP rezovi 4

sysMEM EBRs
2

fMAX (MHz) 227

1 kanal, 32 slavine, multipleksiranje 1

155

148

207

1 kanal, 32 slavine, multipleksiranje 4

260

238

482

153

*Napomena: Karakteristike performansi i korišćenja su generisane za LFE3-150EA-6FN672C uređaj koristeći Lattice Diamond 3.10.2 i Synplify Pro D-2013.09L beta softver. Performanse mogu varirati kada koristite ovo IP jezgro u različitoj gustini, brzini ili stepenu unutar porodice LatticeECP3 ili u drugoj verziji softvera.

Broj dela za naručivanje

Broj dijela za naručivanje (OPN) za IP jezgro FIR filtera koji cilja na LatticeECP3 uređaje je FIR-COMP-E3-U4.

LatticeXP2 uređaji

Tabela A.2. Performanse i korištenje resursa (LatticeXP2)*

IPexpress korisnički konfigurabilni način 4 kanala, 64 slavine, multipleksiranje 64

Rezine 105

LUTs 204

Registri 165

18×18 Množioci
1

sysMEM EBRs
1

fMAX (MHz) 197

1 kanal, 32 slavine, multipleksiranje 1

211

418

372

189

1 kanal, 32 slavine, multipleksiranje 4

159

272

304

207

*Napomena: Karakteristike performansi i korišćenja se generišu za LFXP2-40E-7F672C uređaj koristeći Lattice Diamond 3.10.2 i Synplify Pro D-2013.09L beta softver. Performanse mogu varirati kada se koristi ovo IP jezgro u različitoj gustini, brzini ili stepenu unutar porodice LatticeXP2 ili u drugoj verziji softvera.

Broj dela za naručivanje

Broj dijela za naručivanje (OPN) za IP jezgro FIR filtera koji cilja na LatticeXP2 uređaje je FIR-COMP-X2-U4.

ECP5 uređaji

Tabela A.3. Performanse i korištenje resursa (LFE5U)*

Jasnoća korisnički konfigurabilan način 4 kanala, 64 slavine, multipleksiranje 64

Rezine 129

LUTs 248

Registri

DSP Slices

sysMEM EBRs

222

fMAX (MHz)
211

1 kanal, 32 slavine, multipleksiranje 1

151

148

264

1 kanal, 32 slavine, multipleksiranje 4

260

239

482

177

*Napomena: Karakteristike performansi i korišćenja su generisane za LFE5UM-85F-8MG756I koristeći Lattice Diamond 3.10.2 i Synplify Pro F-2013.09L beta softver. Kada koristite ovu IP jezgru u različitoj gustini, brzini ili stepenu unutar ECP5 porodice uređaja ili u drugoj verziji softvera, performanse mogu varirati.

Broj dela za naručivanje

Broj dijela za naručivanje (OPN) za IP jezgro FIR filtera koji cilja na ECP5 uređaje je FIR-COMP-E5-U.

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

Korisnički priručnik za FIR filter IP Core

Istorija revizija
Revizija 1.6, jun 2021. Funkcionalni opis odjeljka

Sažetak promjena Ažuriran sadržaj u odjeljku Koeficijenti koji se mogu ponovo učitati.

Revizija 1.5, jun 2018. Odjeljak Svi Uvod Brze činjenice Karakteristike Funkcionalni opis
Postavke parametara
Generacija i evaluacija IP jezgra
Dodatak A. Pomoć tehničke podrške pri korištenju resursa

Sažetak promjene
· Promijenjen broj dokumenta iz IPUG79 u FPGA-IPUG-02043.
· Ažurirani sadržaj.
· Opšte ažuriranje tabela Brzih činjenica.
· Uklonjena je linija „U ECP5, podrška za velike brzine. Za male brzine, podrška za polupojasni filter.”
· Ažurirana slika 4.1. Interfejs najvišeg nivoa za IP jezgro FIR filtera. · Ažurirana jednačina u arhitekturi FIR filtera. · Ažuriran naslov slike 4.7. · Ažurirani odjeljak specifikacije koeficijenata. · Ažurirana tabela 4.2 u odjeljku Opisi signala. · Ažurirano sučelje sa odjeljkom FIR Filter IP Core. · Dodano Lattice ECP3 i ECP5 u odjeljku Vremenske specifikacije.
· Ažurirana tabela 5.1. Specifikacije parametara za IP jezgro FIR filtera. · Ažurirana slika 5.1. Kartica Arhitektura IP jezgrenog interfejsa FIR filtera. · Ažurirana tabela 5.2. Arhitektura Tab. · Ažurirana tabela 5.4. Implementacija Tab. Dodan opis Synthesis Options.
· Ažurirana slika 6.1. IPexpress dijaloški okvir. · Ažurirana slika 6.2. Dijaloški okvir za konfiguraciju. · Ažurirana slika 6.3. Dialoški okvir alata Clarity Designer. · Ažurirana slika 6.4. Clarity Designer Catalog Tab. · Ažurirana slika 6.5. Dijaloški okvir Fir Filter. · Ažurirana slika 6.6. IP konfiguracijski interfejs. · Ažurirana slika 6.7. FIR Filter IP jezgra generirana struktura direktorija.
· Ažurirana tabela A.1. Performanse i korištenje resursa (LatticeECP3)*. · Ažurirana tabela A.2. Performanse i korištenje resursa (LatticeXP2)*. · Ažurirana tabela A.3. Performanse i korištenje resursa (LFE5U)*.
· Opšte ažuriranje.

Revizija 1.4, maj 2018. Odjeljak Sve

Sažetak promjene
· Dodata podrška za ECP5 FPGA porodicu. · Ažuriran dokument sa novim korporativnim logotipom. · Ažurirane informacije o tehničkoj podršci.

Revizija 1.3, maj 2011. Odjeljak Sve

Sažetak promjena · Dodata podrška za multiplikatore u više DSP redova. · Promijenjeno vrijeme interfejsa za određene konfiguracije u LatticeECP3 uređajima.

38 Preuzeto sa Arrow.com.

FPGA-IPUG-02043-1.6

Revizija 1.2, jun 2010. Odjeljak Sve
Brze činjenice Generacija i evaluacija IP jezgra

Sažetak promjena · Dodata podrška za Diamond softver. · Dokument podijeljen na poglavlja. Dodan sadržaj. · Dodane tabele brzih činjenica. · Dodan novi sadržaj.

Revizija 1.1, april 2009. Odjeljak Sve

Sažetak promjene · Dodata podrška za LatticeECP3 FPGA porodicu. · Ažurirani dodaci za ispLEVER 7.2 SP1.

Revizija 1.0, septembar 2008. Odjeljak Sve

Promjena sažetka Početno izdanje.

Korisnički priručnik za FIR filter IP Core

FPGA-IPUG-02043-1.6

Preuzeto sa Arrow.com.

www.latticesemi.com

Dokumenti / Resursi

LATTICE FPGA-IPUG-02043-1.6 FIR Filter IP Core [pdf] Korisnički priručnik
FPGA-IPUG-02043-1.6 FIR Filter IP Core, FPGA-IPUG-02043-1.6, FIR Filter IP Core, Filter IP Core, IP Core, Core

Reference

Uputstvo za upotrebu

LATTICE FPGA-IPUG-02043-1.6 FIR filter IP Core Korisničko uputstvo

FPGA-IPUG-02043-1.6 FIR Filter IP Core

Informacije o proizvodu:

specifikacije:

Upute za upotrebu proizvoda:

1. Uvod:

2. Brze činjenice:

LatticeXP2 uređaji:

LatticeECP3 uređaji:

LatticeECP5 uređaji:

FAQ:

P: Koja je svrha IP jezgra FIR filtera?

P: Koje FPGA porodice podržava FIR filter IP
Core?

P: Koji alati za dizajn su kompatibilni sa FIR filterom IP
Core?

P: Koji su zahtjevi za korištenje resursa za FIR
Filtrirati IP Core na LatticeECP5 uređajima?

Dokumenti / Resursi

Reference

Ostavite komentar

Otkaži odgovor

FPGA-IPUG-02043-1.6 FIR Filter IP Core

Informacije o proizvodu:

specifikacije:

Upute za upotrebu proizvoda:

1. Uvod:

2. Brze činjenice:

LatticeXP2 uređaji:

LatticeECP3 uređaji:

LatticeECP5 uređaji:

FAQ:

P: Koja je svrha IP jezgra FIR filtera?

P: Koje FPGA porodice podržava FIR filter IP Core?

P: Koji alati za dizajn su kompatibilni sa FIR filterom IP Core?

P: Koji su zahtjevi za korištenje resursa za FIR Filtrirati IP Core na LatticeECP5 uređajima?

Dokumenti / Resursi

Reference

Ostavite komentar

Otkaži odgovor

P: Koje FPGA porodice podržava FIR filter IP
Core?

P: Koji alati za dizajn su kompatibilni sa FIR filterom IP
Core?

P: Koji su zahtjevi za korištenje resursa za FIR
Filtrirati IP Core na LatticeECP5 uređajima?