FPGA SDK pou OpenCL
Gid itilizatè

UG-OCL009
2017.05.08
Dènye mizajou pou Intel® Quartus® Prime Design Suite: 17.0

Abònman
Voye Feedback

Intel® FPGA SDK pou OpenCL™ Intel® Cyclone®V SoC Development Kit Referans platfòm Porting Guide

V SoC Development Kit Reference Platform Porting Guide dekri kenkayri ak konsepsyon lojisyèl Intel Cyclone V SoC Development Kit Referans Platfòm (c5soc) pou itilize ak Intel Software Development Kit (SDK) pou OpenCL Intel ® FPGA SDK pou OpenCL ™ Intel Cyclone ® . Anvan ou kòmanse, Intel rekòmande anpil pou w familyarize w ak sa ki nan dokiman sa yo:

1. Intel FPGA SDK pou OpenCLIntel Cyclone V SoC Kòmanse Gid
2. Intel FPGA SDK pou OpenCL Custom Platform Toolkit Gid itilizatè
3. Cyclone V Device Handbook, Volim 3: Manyèl Referans Teknik pou Sistèm Processeur Hard Anplis de sa, gade nan Twous Devlopman SoC Cyclone V ak paj SoC Embedded Design Suite nan Altera. websit pou plis enfòmasyon. 1 2

Atansyon: Intel sipoze ke ou gen yon konpreyansyon apwofondi sou Intel FPGA SDK pou OpenCL Custom Platform Toolkit Gid Itilizatè. Cyclone V SoC Development Kit Referans Platform Porting Guide pa dekri itilizasyon Custom Platform Toolkit SDK pou aplike yon Custom Platform pou Cyclone V SoC Development Kit. Li sèlman dekri diferans ki genyen ant sipò SDK sou Twous Devlopman SoC Cyclone V ak yon jenerik Intel FPGA SDK pou OpenCL Custom Platform.

Lyen ki gen rapò

• Intel FPGA SDK pou OpenCL Cyclone V SoC Kòmanse Gid
• Intel FPGA SDK pou OpenCL Custom Platform Toolkit Gid itilizatè
• Cyclone V Device Handbook, Volim 3: Manyèl Referans Teknik Sistèm Hard Processeur
• Cyclone V SoC Development Kit ak SoC Embedded Design Suite paj sou Altera a websit

1. OpenCL ak logo OpenCL yo se mak komèsyal Apple Inc. itilize avèk pèmisyon Khronos Group™.
2. Intel FPGA SDK pou OpenCL baze sou yon Spesifikasyon Khronos pibliye, e li te pase Pwosesis Tès Konfòmite Khronos la. Ou ka jwenn estati konfòmite aktyèl la nan www.khronos.org/conformance.

Intel Corporation. Tout dwa rezève. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus ak Stratix mo ak logo yo se mak komèsyal Intel Corporation oswa filiales li yo nan peyi Etazini ak/oswa lòt peyi. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

1.1.1 Cyclone V SoC Devlopman Twous Referans Platfòm Komisyon Konsèy Variants
Intel FPGA SDK pou OpenCL Cyclone V SoC Devlopman Twous Referans Platfòm gen ladan de varyant tablo.

• c5soc tablo
  Tablo default sa a bay aksè a de bank memwa DDR. DDR HPS aksesib pa tou de FPGA ak CPU a. FPGA DDR a sèlman aksesib pa FPGA la.
• c5soc_sharedonly tablo
  Variant tablo sa a gen sèlman koneksyon HPS DDR. FPGA DDR a pa aksesib. Variant tablo sa a pi efikas nan zòn paske mwens pyès ki nan konpitè nesesè pou sipòte yon sèl bank memwa DDR. Tablo c5soc_sharedonly a se tou yon bon platfòm pwototip pou yon tablo pwodiksyon final ak yon sèl bank memwa DDR.
  Pou vize varyant tablo sa a lè w ap konpile nwayo OpenCL ou a, enkli opsyon -board c5soc_sharedonly nan lòd aoc ou a.
  Pou plis enfòmasyon sou tablo a opsyon kòmand aoc la, al gade nan Intel FPGA SDK pou Gid Programming OpenCL.

Lyen ki gen rapò
Konpile yon Kernel pou yon Komisyon Konsèy FPGA espesifik (–board )
1.1.2 Kontni Platfòm referans Kit Devlopman Cyclone V SoC
Platfòm Referans Twous Devlopman SoC Cyclone V la konsiste de bagay sa yo files ak anyè:

File oswa Anyè	Deskripsyon
board_env.xml	langaj ekstansib mak (XML) file ki dekri c5soc pou Intel FPGA SDK pou OpenCL.
linux_sd_card_image.tgz	Konprese SD flash kat imaj file ki gen tout sa yon itilizatè SDK bezwen sèvi ak Twous Devlopman Cyclone V SoC ak SDK la.
bra32	Anyè ki gen bagay sa yo:

1.1.3 Karakteristik ki enpòtan nan Twous Devlopman SoC Cyclone V la

Lis sa a mete aksan sou eleman ak karakteristik Twous Devlopman SoC Cyclone V ki gen rapò ak Intel FPGA SDK pou OpenCL:

• Dual-core ARM Cortex-A9 CPU kouri 32-bit Linux.
• Avanse eXtensible Interface (AXI) otobis ant HPS ak twal nwayo FPGA la.
• De kontwolè memwa DDR solid, chak konekte ak yon SDRAM DDR1 3 gigaocte (GB).
  — Yon kontwolè DDR aksesib a nwayo FPGA sèlman (ki vle di, FPGA DDR).
  — Lòt kontwolè DDR a aksesib pou tou de HPS ak FPGA (ki se, HPS DDR). Kontwolè pataje sa a pèmèt pataje memwa gratis ant CPU a ak nwayo FPGA la.
• CPU a ka reconfigure twal debaz FPGA la.

1.1.3.1 Platfòm Referans Twous Devlopman SoC Cyclone V Objektif ak Desizyon Intel baze aplikasyon Platfòm Referans Twous Devlopman SoC Cyclone V la sou plizyè objektif ak desizyon konsepsyon. Intel rekòmande pou ou konsidere objektif ak desizyon sa yo lè ou pote Platfòm Referans sa a sou tablo SoC FPGA ou.
Anba a se objektif konsepsyon c5soc yo:

1. Bay pi gwo bandwidth posib ant nwayo sou FPGA a ak sistèm memwa DDR (yo).
2. Asire ke kalkil sou FPGA a (ki vle di, nwayo OpenCL) pa entèfere ak lòt travay CPU ki ta ka gen ladan sèvis periferik yo.
3. Kite otan resous FPGA posib pou kalkil nwayo olye pou yo konpozan koòdone.

Anba a se desizyon konsepsyon wo nivo yo ki se konsekans dirèk objektif konsepsyon Intel yo:

1. Platfòm Referans lan sèlman itilize kontwolè memwa DDR difisil ak konfigirasyon ki pi laj posib (256 Bits).
2. FPGA a kominike ak kontwolè memwa HPS DDR dirèkteman, san yo pa enplike otobis AXI a ak switch L3 andedan HPS la. Kominikasyon dirèk la bay DDR pi bon bandwidth posib, epi li anpeche kalkil FPGA yo entèfere ak kominikasyon ant CPU a ak periferik li yo.
3. Aksè memwa dirèk gaye-rasanble (SG-DMA) se pa yon pati nan lojik koòdone FPGA. Olye pou w transfere gwo kantite done ant sistèm memwa DDR, sere done yo nan HPS DDR pataje. Aksè dirèk nan memwa CPU pa FPGA a pi efikas pase DMA. Li sove resous pyès ki nan konpitè (ki se, zòn FPGA) epi senplifye chofè nwayo Linux la.
   Avètisman: Transfè memwa ant sistèm HPS DDR pataje ak sistèm DDR ki aksesib sèlman pou FPGA a trè dousman. Si w chwazi
   transfere memwa nan fason sa a, sèvi ak li pou ti kantite done sèlman.
4. Lame a ak aparèy la fè transfè done ki pa DMA youn ak lòt atravè pon HPS-a-FPGA (H2F), lè l sèvi avèk sèlman yon sèl pò 32-bit. Rezon ki fè la se, san DMA, nwayo Linux la ka sèlman bay yon sèl demann 32-bit li oswa ekri, kidonk li pa nesesè pou gen yon koneksyon pi laj.
5. Lame a voye siyal kontwòl nan aparèy la atravè yon pon ki lejè H2F (LH2F).
   Paske siyal kontwòl soti nan lame a nan aparèy la se siyal ki ba-bandwidth, yon pon LH2F se ideyal pou travay la.

1.2 Port Platfòm Referans nan Konsèy FPGA SoC ou a
Pou pòte platfòm referans Twous Devlopman SoC Cyclone V nan tablo SoC FPGA ou a, fè travay sa yo:

1. Chwazi yon sèl memwa DDR a oswa de memwa DDR vèsyon platfòm referans c5soc la kòm pwen depa konsepsyon ou.
2. Mete ajou kote PIN yo nan ALTERAOCLSDKROOT/board/c5soc/ /top.qsf file, kote ALTERAOCLSDKROOT se chemen ki mennen nan kote Intel FPGA SDK pou enstalasyon OpenCL la, epi se non anyè Variant tablo a. Anyè c5soc_sharedonly se pou Variant tablo a ak yon sistèm memwa DDR. Anyè c5soc la se pou Variant tablo a ak de sistèm memwa DDR.
3.  Mete ajou paramèt DDR yo pou blòk HPS ak/oswa FPGA SDRAM nan ALTERAOCLSDKROOT/board/c5soc/ /system.qsys file.
   4. Tout Intel FPGA SDK pou konsepsyon tablo pi pito OpenCL yo dwe reyalize garanti tan fèmen. Kòm sa yo, plasman an nan konsepsyon an dwe distribisyon pwòp. Pou pòte patisyon tablo c5soc la (acl_iface_partition.qxp) sou tablo SoC FPGA ou a, fè travay sa yo:
   Pou enstriksyon detaye sou modifye ak prezève patisyon tablo a, al gade nan Quartus la
   Prime Incremental Compilation for Hierarchical and Team-Based Design chapit nan Manyèl Quartus Prime Standard Edition.
   a. Retire acl_iface_partition.qxp nan anyè ALTERAOCLSDKROOT/board/c5soc/c5soc.
   b. Aktive rejyon LogicLock™ acl_iface_region lè w chanje lòd Tcl set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region pou set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region
   c. Konpile yon nwayo OpenCL pou tablo w la.
   d. Si sa nesesè, ajiste gwosè ak kote rejyon LogicLock la.
   e. Lè w satisfè ke plasman konsepsyon ou a pwòp, ekspòte patisyon sa a kòm acl_iface_partition.qxp Quartus Prime Exported Partition. File.
   Jan sa dekri nan seksyon Etabli Koule Distribisyon Garanti nan AIntel FPGA SDK pou OpenCL Custom Platform Toolkit Gid Itilizatè a, lè w enpòte .qxp sa a.  file nan konsepsyon an tèt nivo, ou satisfè egzijans pou bay yon konsepsyon tablo ak yon koule distribisyon garanti.
   Pou faktè ki ta ka afekte kalite rezilta (QoR) patisyon ou ekspòte, al gade nan Konsiderasyon Jeneral Kalite Rezilta yo pou patisyon Komisyon Konsèy Ekspòte nan Gid Itilizatè Intel FPGA SDK pou OpenCL Custom Platform Toolkit.
   f. Enfim rejyon LogicLock acl_iface_region lè w retounen kòmandman an nan Etap 2 tounen nan set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region.
4. Si tablo SoC FPGA ou a itilize diferan broch ak periferik blòk HPS la, rejenere preloader la ak sous pyebwa aparèy (DTS) file. Si ou chanje paramèt kontwolè HPS DDR memwa, rejenere preloader la.
5. Kreye imaj kat flash SD la.
6. Kreye platfòm Custom ou a, ki gen ladann imaj kat flash SD la.
7. Konsidere kreye yon vèsyon anviwònman ègzekutabl nan platfòm Custom ou a pou itilize ak Intel FPGA Runtime Environment (RTE) pou OpenCL. Vèsyon RTE Platfòm Custom ou a pa genyen anyè pyès ki nan konpitè ak imaj kat flash SD la. Platfòm Custom sa a chaje sou sistèm SoC FPGA pou pèmèt aplikasyon lame yo kouri. Kontrèman, vèsyon an SDK nan platfòm la Custom nesesè pou SDK a konpile nwayo OpenCL.
   Ide: Ou ka itilize vèsyon SDK nan Custom Platform ou a pou RTE la. Pou sove
   espas, retire imaj kat flash SD la nan vèsyon RTE Platfòm Custom ou a.
8. Teste platfòm Custom ou a.
   Ale nan seksyon Tès Konsepsyon Materyèl nan Intel FPGA SDK pou Gid Itilizatè OpenCL Custom Platform Toolkit pou plis enfòmasyon.

Lyen ki gen rapò

• Tès konsepsyon pyès ki nan konpitè
• Quartus Prime Konpilasyon enkremantal pou konsepsyon yerarchik ak ekip ki baze sou
• Etabli Koule Distribisyon Garanti
• Jeneral Kalite Rezilta Konsiderasyon pou patisyon Komisyon Konsèy ekspòte

1.2.1 Mete ajou yon Platfòm Referans Ported
Nan vèsyon aktyèl Platfòm Referans Twous Devlopman SoC Cyclone V, blòk HPS la andedan patisyon ki defini tout lojik ki pa nwayo a. Sepandan, ou pa ka ekspòte HPS la kòm yon pati nan .qxp la file. Pou mete ajou yon platfòm Custom ki egziste deja ke ou te modifye nan yon vèsyon anvan nan c5soc, aplike koule prezèvasyon QXP la, mete ajou imaj kat flash SD la pou jwenn dènye anviwònman an kouri, epi mete ajou board_spec.xml. file pou pèmèt otomigrasyon.
Altera® SDK pou OpenCL vèsyon 14.1 ak pi lwen ankèt la board_spec.xml file pou enfòmasyon tablo, epi aplike mizajou otomatik yo. Paske ou modifye a
konsepsyon lè w aplike koule prezèvasyon QXP la, ou dwe mete ajou board_spec.xml la file nan fòma li nan vèsyon aktyèl la. Mete ajou la file pèmèt SDK a fè distenksyon ant platfòm koutim san konsève ak platfòm koutim aktyèl ki baze sou QXP yo. Al gade nan Custom Platform Automigration for Forward Compatibility nan Intel FPGA SDK pou OpenCL Custom Platform Toolkit Gid Itilizatè pou plis enfòmasyon.

1. Pou aplike koule prezèvasyon QXP la nan yon konsepsyon pyès ki nan konpitè FPGA Cyclone V SoC ki pote soti nan yon vèsyon anvan c5soc, fè etap sa yo pou kreye yon patisyon pou eskli HPS nan .qxp. file:
   a. Anvan ou kreye yon patisyon alantou lojik ki pa nwayo a, kreye yon patisyon alantou HPS nan .qsf Quartus Prime Settings yo. File.
   Pou egzanpample:
   # Sesyone manyèlman egzanp lan ki modèl I/O dedye HPS set_instance_assignment -name PARTITION_HIERARCHY borde_18261 -nan "system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_0:hps_0|system_acl_iface_hps____:0_hps system_acl_iface_hps_0_hps_io_border:border” -section_id “system_acl_iface_hps_0_hps_io_border:border”
   # Mete patisyon yo dwe yon kalite HPS_PARTITION pou rès Quartus la trete kòrèkteman
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id “system_acl_iface_hps_0_hps_io_border:border”
   quartus_cdb tèt -c tèt
   –incremental_compilation_export=acl_iface_partition.qxp
   –incremental_compilation_export_partition_name=acl_iface_partition
   –incremental_compilation_export_post_synth=on
   –incremental_compilation_export_post_fit=on
   –incrémental_compilation_export_routing=on
   –incremental_compilation_export_flatten=off
   Apre ou eskli HPS nan patisyon an, ou ka enpòte .qxp la file epi konpile konsepsyon ou.
2. Mete ajou imaj kat flash SD la ak vèsyon aktyèl Intel FPGA RTE pou OpenCL lè w fè travay sa yo:
   a. Monte la file tab alokasyon (fat32) ak pwolonje file sistèm (ext3) patisyon nan imaj ki egziste deja kòm aparèy bouk-tounen. Pou jwenn enstriksyon detaye, al gade nan Etap 2 nan Konstwi yon imaj SD Flash Card.
   b. Nan /home/root/opencl_arm32_rte anyè, retire files soti nan vèsyon anvan RTE a.
   c. Telechaje ak depake vèsyon aktyèl RTE a nan anyè /home/root/opencl_arm32_rte.
   d. Nan la /driver/version.h file nan Platfòm Custom ou a, mete ajou devwa ACL_DRIVER_VERSION la . (pou egzanpample, 16.1.x, kote 16.1 se vèsyon SDK a, epi x se vèsyon chofè ou mete).
   e. Rebati chofè a.
   f. Efase dosye pyès ki nan konpitè (yo) nan platfòm Custom ou a. Kopi Platfòm Custom la, ansanm ak chofè ki ajou a, nan anyè /home/root/opencl_arm_rte/board.
   g. Kopi Altera.icd la file soti nan /home/root/opencl_arm32_rte anyè epi ajoute li nan /etc/OpenCL/vendors anyè.
   h. Demonte epi teste nouvo imaj la. Pou jwenn enstriksyon detaye, al gade nan Etap 8 a 11 nan Konstriksyon yon imaj SD Flash Card.

Lyen ki gen rapò

• Kreye yon imaj SD Flash Card nan paj 14
  Ou gen tou opsyon pou kreye yon nouvo imaj kat flash SD.
• Otomigrasyon platfòm Custom pou konpatibilite pi devan

1.3 Sipò lojisyèl pou memwa pataje
Memwa fizik pataje ant FPGA ak CPU se memwa pi pito pou nwayo OpenCL kouri sou FPGA SoC. Paske FPGA a jwenn aksè nan memwa fizik pataje, kòm opoze a memwa vityèl pataje, li pa gen aksè a tab paj CPU a ki kat adrès vityèl itilizatè yo nan adrès paj fizik yo.
Konsènan pyès ki nan konpitè, nwayo OpenCL gen aksè a memwa fizik pataje atravè koneksyon dirèk ak kontwolè memwa difisil HPS DDR. Konsènan lojisyèl an, sipò pou memwa fizik pataje enplike nan konsiderasyon sa yo:

1. Enplemantasyon lojisyèl tipik pou asiyen memwa sou CPU a (pa egzanpample, malloc() fonksyon) pa ka asiyen yon rejyon memwa ke FPGA a ka itilize.
   Memwa ke fonksyon malloc() distribye a se vwazinaj nan espas adrès memwa vityèl la, men nenpòt paj fizik ki kache yo pa fasil pou yo kontigue fizikman. Kòm sa yo, lame a dwe kapab asiyen rejyon memwa fizikman-kontigu. Sepandan, kapasite sa a pa egziste nan aplikasyon espas itilizatè sou Linux. Se poutèt sa, chofè a nwayo Linux dwe fè alokasyon an.
2. Pilotè nwayo OpenCL SoC FPGA Linux gen ladan fonksyon mmap() pou asiyen memwa fizik pataje ak kat li nan espas itilizatè a. Fonksyon mmap() sèvi ak apèl estanda Linux kernel dma_alloc_coherent() pou mande rejyon memwa fizikman vwazen pou pataje ak yon aparèy.
3. Nan nwayo Linux defo a, dma_alloc_coherent() pa asiyen memwa fizikman kontigu plis pase 0.5 megabyte (MB) nan gwosè. Pou pèmèt dma_alloc_coherent() asiyen yon gwo kantite memwa fizikman kontigu, pèmèt karakteristik alokatè memwa kontigu (CMA) nan nwayo Linux la epi rekonpile nwayo Linux la.
   Pou Cyclone V SoC Development Kit Referans Platfòm, CMA jere 512 MB sou 1 GB memwa fizik. Ou ka ogmante oswa diminye valè sa a, selon kantite memwa pataje aplikasyon an mande. Rele dma_alloc_coherent() a ta ka pa kapab asiyen 512 MB konplè memwa fizikman kontigu; sepandan, li ka regilyèman jwenn apeprè 450 MB memwa.
4. CPU a ka kachèt memwa ke dma_alloc_coherent() apèl la asiyen. An patikilye, operasyon ekri nan aplikasyon an lame yo pa vizib nan nwayo yo OpenCL. Fonksyon mmap() nan OpenCL SoC FPGA Linux kernel driver la genyen tou apèl nan fonksyon pgprot_noncached() oswa remap_pf_range() pou enfim kachèt pou rejyon memwa sa a klèman.
5. Apre dma_alloc_coherent() fonksyon an asiyen memwa fizikman kontigu, fonksyon mmap() retounen adrès vityèl la nan kòmansman seri a, ki se span adrès memwa ou asiyen an. Aplikasyon lame a mande adrès vityèl sa a pou jwenn aksè nan memwa a. Nan lòt men an, nwayo yo OpenCL mande adrès fizik. Chofè nwayo Linux la kenbe tras kat adrès vityèl-a-fizik la. Ou ka kat adrès fizik ke mmap() retounen nan adrès fizik aktyèl yo lè w ajoute yon rechèch nan chofè a.
   Rele aocl_mmd_shared_mem_alloc() MMD aplikasyon koòdone pwogramasyon (API) enkòpore demann sa yo:
   a. Fonksyon mmap() ki asiyen memwa epi ki retounen adrès vityèl la.
   b. Rekèt siplemantè a ki kat adrès vityèl retounen nan adrès fizik.
   Aocl_mmd_shared_mem_alloc() MMD API apèl la retounen de adrès.
   —adrès aktyèl la retounen se adrès vityèl la, epi adrès fizik la ale nan device_ptr_out.
   Nòt: Chofè a kapab sèlman kat adrès vityèl fonksyon mmap() la retounen nan adrès fizik yo. Si w mande adrès fizik nenpòt lòt konsèy vityèl, chofè a retounen yon valè NULL.

Avètisman: Intel FPGA SDK pou bibliyotèk kouri OpenCL sipoze ke memwa pataje a se premye memwa ki nan lis nan board_spec.xml. file. Nan lòt mo, adrès fizik ke chofè nwayo Linux la jwenn vin adrès Avalon® ke nwayo OpenCL a pase nan HPS SDRAM la.
Konsènan bibliyotèk la ègzekutabl, sèvi ak clCreateBuffer() apèl la pou asiyen memwa pataje kòm yon tanpon aparèy nan fason sa a:

• Pou variant de tablo DDR ak memwa pataje ak memwa ki pa pataje, clCreateBuffer() asiyen memwa pataje si ou presize drapo CL_MEM_USE_HOST_PTR la. Sèvi ak lòt drapo lakòz clCreateBuffer() asiyen tanpon nan memwa ki pa pataje a.
• Pou varyant tablo yon sèl-DDR ak memwa pataje sèlman, clCreateBuffer() asiyen memwa pataje kèlkeswa ki drapo ou presize.
  Kounye a, sipò Linux 32-bit sou CPU ARM gouvène limit sipò memwa pataje nan bibliyotèk yo ègzekutabl SDK. Nan lòt mo, bibliyotèk kouri konpile nan lòt anviwònman (pa egzanpample, x86_64 Linux oswa 64-bit Windows) pa sipòte memwa pataje.
  C5soc pa t aplike memwa etewojèn pou fè distenksyon ant memwa pataje ak memwa ki pa pataje pou rezon sa yo:
  1. Istwa—Sipò memwa eterojèn pa t disponib lè yo te kreye sipò memwa pataje.
  2. Inifòm koòdone-Paske OpenCL se yon estanda ouvè, Intel kenbe konsistans ant fournisseurs platfòm informatique eterojèn. Se poutèt sa, se menm koòdone ak achitekti lòt vandè tablo yo itilize pou asiyen epi sèvi ak memwa pataje.

1.4 FPGA Rekonfigurasyon
Pou SoC FPGAs, CPU a ka rekonfigire twal nwayo FPGA san yo pa entèwonp operasyon CPU a. Blòk pyès ki nan konpitè Manadjè FPGA ki chevaz HPS ak nwayo FPGA fè rekonfigirasyon an. Kernel Linux gen ladann yon chofè ki pèmèt aksè fasil nan Manadjè FPGA la.

• Pou view estati a nan nwayo a FPGA, envoke chat /sys/class/fpga/fpga0/ lòd estati a.
  Intel FPGA SDK pou sèvis piblik OpenCL ki disponib ak Platfòm Referans Twous Devlopman Cyclone V SoC itilize koòdone sa a pou pwograme FPGA la. Lè w repwograme yon nwayo FPGA ak yon CPU k ap kouri, sèvis piblik pwogram lan fè tout travay sa yo:
  1. Anvan yo repwograme, enfim tout pon kominikasyon ant FPGA ak HPS, tou de pon H2F ak LH2F.
  Reaktive pon sa yo apre rprogramasyon fini.
  Atansyon: Sistèm OpenCL la pa sèvi ak pon FPGA-a-HPS (F2H). Ale nan seksyon HPS-FPGA Interfaces nan Cyclone V Device Handbook, Volim 3: Hard Processor System Technical Reference Manual pou plis enfòmasyon.
  2. Asire w ke lyen ki genyen ant FPGA ak kontwolè HPS DDR a enfim pandan repwogram.
  3. Asire w ke entèwonp FPGA yo sou FPGA a enfim pandan repwogram.
  Epitou, notifye chofè a pou l rejte nenpòt entèwonp ki soti nan FPGA a pandan repwogram.

Konsilte kòd sous sèvis piblik pwogram lan pou plis detay sou aplikasyon aktyèl la.

Avètisman: Pa chanje konfigirasyon kontwolè HPS DDR a lè CPU a ap kouri.
Fè sa ka lakòz yon erè sistèm fatal paske ou ta ka chanje konfigirasyon kontwolè DDR a lè gen tranzaksyon memwa eksepsyonèl nan CPU a. Sa vle di ke lè CPU a ap kouri, ou ka pa repwogram nwayo a FPGA ak yon imaj ki sèvi ak HPS DDR nan yon konfigirasyon diferan.
Sonje ke sistèm OpenCL a, ak konsepsyon referans Golden Hardware ki disponib ak Intel SoC FPGA Embedded Design Suite (EDS), mete HPS DDR nan yon sèl mòd 256-bit.
Pati sistèm CPU tankou prediktè branch lan oswa prefetcher tab paj la ka bay kòmandman DDR menm lè li parèt ke pa gen anyen k ap kouri sou CPU a.
Se poutèt sa, tan bòt se sèlman tan an sekirite pou mete konfigirasyon kontwolè HPS DDR la.
Sa a tou implique ke U-bòt dwe gen yon binè anvan tout koreksyon file (.rbf) imaj pou chaje nan memwa. Sinon, ou ta ka pèmèt HPS DDR a ak pò ki pa itilize sou FPGA a ak Lè sa a, potansyèlman chanje konfigirasyon pò yo apre sa. Pou rezon sa a, chofè nwayo OpenCL Linux la pa gen ladan lojik ki nesesè pou mete konfigirasyon kontwolè HPS DDR la ankò.
Bouton SW3 doub pakè an liy (DIP) sou Twous Devlopman SoC Cylone V kontwole fòm imaj .rbf yo espere (ki vle di si wi ou non an). file se konprese ak/oswa chiffres). C5soc, ak Golden Hardware Reference Design ki disponib ak SoC EDS la, gen ladan imaj .rbf konprese men ki pa chiffres. Anviwònman switch SW3 DIP yo dekri nan Intel FPGA SDK pou OpenCL Cyclone V SoC Getting Started Guide matche ak konfigirasyon imaj .rbf sa a.

Lyen ki gen rapò

• Entèfas HPS-FPGA
• Konfigirasyon switch SW3 yo

1.4.1 Detay Achitekti Sistèm FPGA
Sipò pou Platfòm Referans Twous Cyclone V SoC Devlopman an baze sou Platfòm Referans Stratix® V (s5_ref), ki disponib ak Intel FPGA SDK pou OpenCL.
Òganizasyon jeneral sistèm c5soc Qsys ak chofè nwayo a sanble anpil ak sa ki nan s5_ref.
Konpozan debaz FPGA sa yo se menm bagay la tou nan c5soc ak s5_ref:

• Blòk VERSION_ID
• Mekanis rès
• Divizeur bank memwa
• Cache snoop koòdone
• Kernel revèy
• Kontwole blòk aksè rejis (CRA).

1.5 Bati yon imaj SD Flash Kat
Paske Cyclone V SoC FPGA a se yon sistèm konplè sou yon chip, ou responsab pou bay definisyon konplè sistèm lan. Intel rekòmande pou ou delivre li nan fòm yon imaj kat flash SD. Intel FPGA SDK pou itilizatè OpenCL ka senpleman ekri imaj la sou kat mikwo SD flash la epi tablo SoC FPGA la pare pou itilize.
Modifye yon imaj kat SD ki egziste deja nan paj 13
Intel rekòmande pou ou tou senpleman modifye imaj ki disponib ak platfòm referans Kit Devlopman Cyclone V SoC la. Ou gen tou opsyon pou kreye yon nouvo imaj kat flash SD.
Kreye yon imaj SD Flash Card nan paj 14
Ou gen tou opsyon pou kreye yon nouvo imaj kat flash SD.

1.5.1 Modifye yon imaj SD Flash Card ki egziste deja
Intel rekòmande pou ou tou senpleman modifye imaj ki disponib ak Cyclone V SoC la
Platfòm Referans Twous Devlopman. Ou gen tou opsyon pou kreye yon nouvo imaj kat flash SD.
Imaj la c5soc linux_sd_card_image.tgz file disponib nan anyè ALTERAOCLSDKROOT/board/c5soc, kote ALTERAOCLSDKROOT montre chemen anyè Intel FPGA SDK pou enstalasyon OpenCL.

Atansyon: Pou modifye imaj kat SD la, ou dwe gen privilèj rasin oswa sudo.

1. Pou dekonprime $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz la file, kouri kòmand tar xvfzlinux_sd_card_image.tgz.
2. Konpile hello_world OpenCL ansyenample konsepsyon lè l sèvi avèk sipò Custom Platform ou. Chanje non .rbf la file ke Intel FPGA SDK pou OpenCL Offline Compiler jenere kòm opencl.rbf, epi mete l sou patisyon fat32 nan imaj kat flash SD la.
   Ou ka telechaje ansyen hello_world laample konsepsyon soti nan OpenCL Design Ex laamples paj sou Altera a websit.
3. Mete .rbf la file nan patisyon fat32 imaj kat flash la.
   Atansyon: Patisyon fat32 la dwe genyen tou de zImage la file ak .rbf la file. San yo pa yon .rbf file, yon erè fatal ap rive lè ou mete chofè a.
4. Apre ou fin kreye imaj kat SD la, ekri li sou yon kat mikwo SD lè w envoke kòmandman sa a: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. Pou teste imaj kat flash SD ou a, fè travay sa yo:
   a. Mete kat mikwo SD flash la nan tablo SoC FPGA la.
   b. Pouvwa moute tablo a.
   c. Envoke kòmand sèvis piblik aocl dyagnostik la.

1.5.2 Kreye yon imaj SD Flash Kat
Ou gen tou opsyon pou kreye yon nouvo imaj kat flash SD. Enstriksyon jenerik sou bati yon nouvo imaj kat flash SD ak rekonstwi yon imaj kat flash SD ki egziste deja disponib sou GSRD v14.0.2 - paj SD Card nan RocketBoards.org. websit.
Etap ki anba yo dekri pwosedi pou kreye imaj linux_sd_card_image.tgz ki soti nan imaj kat flash SD Golden System Reference Design (GSRD):
Nòt:
Pou kreye imaj la nan imaj c5soc la, fè tout travay ki aplikab ki endike nan pwosedi sa a.

1. Telechaje ak depake vèsyon imaj kat flash GSRD SD 14.0 soti nan Rocketboards.org.
2. Monte la file tab alokasyon (fat32) ak pwolonje file sistèm (ext3) patisyon nan imaj sa a kòm aparèy loop-back. Pou monte yon patisyon, fè etap sa yo:
   a. Detèmine kòmansman byte patisyon an nan imaj la lè w envoke /sbin/fdisk -lu image_file kòmandman.
   Pou egzanpample, patisyon nimewo 1 nan kalite W95 FAT gen yon konpansasyon blòk nan 2121728. Avèk 512 octets pou chak blòk, konpanse byte a se 512 bytes x 2121728 = 1086324736 bytes.
   b. Idantifye yon aparèy bouk gratis (pa egzanpample, /dev/loop0) lè w tape lòd losetup -f la.
   c. Sipoze /dev/loop0 se aparèy bouk gratis, bay imaj kat flash ou a nan aparèy blòk bouk la lè w envoke losetup /dev/loop0 image_file -0 1086324736 kòmand.
   d. Monte aparèy bouk la lè w envoke lòd mòn /dev/loop0 /media/disk1 la.
   Nan imaj la file, /media/disk1 se kounye a yon patisyon fat32 ki monte.
   e. Repete etap a a d pou patisyon ext3 la.
3. Telechaje Cyclone V SoC FPGA vèsyon Intel FPGA Runtime Environment pou pake OpenCL nan Sant Telechaje sou Altera. websit.
   a. Klike sou bouton Download la bò kote edisyon lojisyèl Quartus Prime.
   b. Espesifye vèsyon an lage, sistèm operasyon an, ak metòd telechaje la.
   c. Klike sou tab Lojisyèl adisyonèl la, epi chwazi pou telechaje Intel FPGA
   Anviwònman Runtime pou OpenCL Linux Cyclone V SoC TGZ.
   d. Apre ou fin telechaje aocl-rte- .arm32.tgz file, depake li nan
   yon anyè ke ou posede.
4. Mete aocl-rte- ki pa pake a .arm32 anyè nan /home/root/opencl_arm32_rte anyè sou patisyon ext3 imaj la file.
5. Efase dosye pyès ki nan konpitè (yo) nan Platfòm Custom ou a, epi mete Platfòm Custom la nan sous-anyè tablo /home/root/opencl_arm32_rte.
6. Kreye init_opencl.sh la file nan /home/anyè rasin ak kontni sa a: ekspòte ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte ekspòte AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ ekspòte PATH=$ALTERAOCLSDKROOT/bin:$PATH ekspòte LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
   Itilizatè SDK la kouri kòmandman sous ./init_opencl.sh pou chaje varyab anviwònman yo ak chofè nwayo OpenCL Linux la.
7. Si ou bezwen mete ajou preloader a, DTS la files, oswa nwayo Linux la, ou bezwen konpilateur arm-linux-gnueabihf-gcc ki soti nan SoC EDS la. Swiv enstriksyon ki endike nan Gid Itilizatè Intel SoC FPGA Embedded Design Suite pou jwenn lojisyèl an, rekonpile yo, epi mete ajou ki enpòtan yo. files sou patisyon an fat32 monte.
   Atansyon: Li pi sanble ke ou bezwen mete ajou preloader a si platfòm Custom ou a gen diferan itilizasyon PIN pase sa yo nan c5soc.
   Sonje byen: Si ou rekonpile nwayo Linux la, rekonpile chofè nwayo Linux la ak menm sous nwayo Linux la. files. Si gen yon dezakò ant chofè nwayo Linux ak nwayo Linux, chofè a pa pral chaje. Epitou, ou dwe aktive CMA la.
   Gade nan Rekonpile Linux Kernel la pou plis enfòmasyon.
8. Konpile hello_world OpenCL ansyenample konsepsyon lè l sèvi avèk sipò Custom Platform ou. Chanje non .rbf la file ke Intel FPGA SDK pou OpenCL Offline Compiler jenere kòm opencl.rbf, epi mete l sou patisyon fat32 nan imaj kat flash SD la.
   Ou ka telechaje ansyen hello_world laample konsepsyon soti nan OpenCL Design Ex laamples paj sou Altera a websit.
   9. Apre ou sere tout sa ki nesesè files sou imaj kat flash la, envoke kòmandman sa yo:
   a. senkronize
   b. demonte /medya/disk1
   c. demonte kote se non anyè ou itilize pou monte patisyon ext3 nan 3 nan paj 3 (pa egzanpample, /medya/disk2).
   d. losetup -d /dev/loop0
   e. losetup -d /dev/loop1
9. Konprese imaj kat SD la lè w envoke kòmandman sa a: tar cvfz .tgz linux_sd_card_image
10. Delivre a .tgz file andedan anyè rasin platfòm Custom ou a.
11. Pou teste imaj kat flash SD ou a, fè travay sa yo:
    a. Ekri imaj dekonprese ki lakòz sou yon kat mikwo SD flash.
    b. Mete kat mikwo SD flash la nan tablo SoC FPGA la.
    c. Pouvwa moute tablo a.
    d. Envoke lòd sèvis piblik aocl dyagnostik la.

Lyen ki gen rapò

• Intel SoC FPGA Embedded Design Suite Gid itilizatè
• OpenCL Design Examples paj sou Altera a websit
• Rekonpile Linux Kernel nan paj 16
  Pou pèmèt CMA a, ou dwe premye rekonpile nwayo Linux la.
• Kesyon pou Non Aparèy Komisyon Konsèy FPGA ou a (dyagnostik)

1.6 Konpile Linux Kernel pou Cyclone V SoC FPGA
Anvan ou kouri aplikasyon OpenCL sou tablo Cyclone V SoC FPGA, ou dwe konpile sous Linux nwayo a, epi konpile epi enstale chofè nwayo OpenCL Linux la.

1. Rekonpile Linux Kernel nan paj 16
   Pou pèmèt CMA a, ou dwe premye rekonpile nwayo Linux la.
2. Konpile ak Enstale Pilote Kernel OpenCL Linux nan paj 17 Konpile Driver Kernel OpenCL Linux la ak sous konpile nwayo a.

1.6.1 Rekonpile Linux Kernel la
Pou pèmèt CMA a, ou dwe premye rekonpile nwayo Linux la.

1. Klike sou GSRD v14.0 - Konpile lyen Linux sou paj Resous nan RocketBoards.org. websit pou jwenn aksè nan enstriksyon sou telechaje ak rekonstwi kòd sous Linux Kernel la.
   Pou itilize ak ™ Intel FPGA SDK pou OpenCL, presize socfpga-3.13-rel14.0 kòm .
2. Remak: Pwosesis bilding lan kreye arch/arm/configs/socfpga_defconfig file. Sa a file espesifye anviwònman yo pou konfigirasyon default socfpga.
   Ajoute liy sa yo anba arch/arm/configs/socfpga_defconfig file.
   CONFIG_MEMORY_ISOLATION=y
   CONFIG_CMA=y
   CONFIG_DMA_CMA=y
   CONFIG_CMA_DEBUG=y
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=y
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   Valè konfigirasyon CONFIG_CMA_SIZE_MBYTES la fikse limit siperyè sou kantite total memwa fizikman ki disponib. Ou ka ogmante valè sa a si ou bezwen plis memwa.
3. Atansyon: Kantite total memwa fizik ki disponib pou processeur ARM sou tablo SoC FPGA a se 1 GB. Intel pa rekòmande pou w mete manadjè CMA a pre 1 GB.
4. Kouri kòmand make mrproper pou netwaye konfigirasyon aktyèl la.
5. Kouri lòd make ARCH=arm socfpga_deconfig.
   ARCH=arm endike ke ou vle konfigirasyon achitekti ARM la.
   socfpga_defconfig endike ke ou vle itilize konfigirasyon socfpga default la.
6. Kouri kòmand ekspòte CROSS_COMPILE=arm-linux-gnueabihf-.
   Kòmandman sa a mete varyab anviwònman CROSS_COMPILE pou presize prefiks chèn zouti vle a.
7. Kouri lòd make ARCH=arm zImage. Imaj ki kapab lakòz la disponib nan arch/bra/boot/zImage file.
8. Mete zImage la file nan patisyon fat32 imaj kat flash la. Pou enstriksyon detaye, al gade nan Cyclone V SoC FPGA-espesifik GSRD Manyèl Itilizatè a sou Rocketboards.org.
9. Remak: Pou w antre kòrèkteman chofè nwayo OpenCL Linux la, premye chaje yon SDKgenerated.rbf file sou FPGA la.
   Pou kreye .rbf la file, konpile yon konsepsyon SDK example ak Cyclone V SoC Devlopman Twous Referans platfòm la kòm platfòm la Custom vize.
   9. Mete .rbf la file nan patisyon fat32 imaj kat flash la.
   Atansyon: Patisyon fat32 la dwe genyen tou de zImage la file ak .rbf la file. San yo pa yon .rbf file, yon erè fatal ap rive lè ou mete chofè a.
10. Mete kat mikwo SD pwograme a, ki gen imaj kat SD ou te modifye oswa te kreye pi bonè, nan Twous Devlopman SoC Cyclone V la epi limen tablo SoC FPGA la.
11. Verifye vèsyon nwayo Linux enstale a lè w ap kouri kòmandman uname -r.
12. Pou verifye ke ou pèmèt CMA a avèk siksè nan nwayo a, ak tablo a SoC FPGA mache, kouri lòd grep init_cma /proc/kallsyms.
    CMA aktive si pwodiksyon an pa vid.
13. Pou itilize nwayo Linux rekonpile a ak SDK a, konpile epi enstale chofè nwayo Linux la.

Lyen ki gen rapò

• Manyèl itilizatè Golden System Reference Design (GSRD).
• Konstwi yon imaj SD Flash Card nan paj 13
  Paske Cyclone V SoC FPGA a se yon sistèm konplè sou yon chip, ou responsab pou bay definisyon konplè sistèm lan.

1.6.2 Konpile ak Enstale OpenCL Linux Kernel Driver la
Konpile chofè nwayo OpenCL Linux la kont sous nwayo konpile a.

Sous chofè a disponib nan vèsyon Cyclone V SoC FPGA Intel FPGA Runtime Environment pou OpenCL. Anplis de sa, asire w ke ou te chaje yon Intel FPGA SDK pou OpenCL te pwodwi .rbf file nan FPGA pou anpeche enstalasyon modil nwayo Linux ki pa kòrèk la.

1. Telechaje Cyclone V SoC FPGA vèsyon Intel FPGA Runtime Environment pou pake OpenCL nan Sant Telechaje sou Altera. websit.
   a. Klike sou bouton Download la bò kote edisyon lojisyèl Quartus Prime.
   b. Espesifye vèsyon an lage, sistèm operasyon an, ak metòd telechaje la.
   c. Klike sou tab Lojisyèl adisyonèl la, epi chwazi pou telechaje Intel FPGA
   Anviwònman Runtime pou OpenCL Linux Cyclone V SoC TGZ.
   d. Apre ou fin telechaje aocl-rte- .arm32.tgz file, depake li nan
   yon anyè ke ou posede.
   Sous chofè a se nan aocl-rte- .arm32/board/c5soc/ anyè chofè.
2. Pou rekonpile chofè nwayo OpenCL Linux la, mete valè KDIR nan Make chofè afile nan anyè ki gen sous nwayo Linux la files.
3. Kouri ekspòte CROSS_COMPILE=arm-linux-gnueabihf- kòmand pou endike prefiks chèn zouti ou a.
4. Kouri lòd fè pwòp la.
5. Kouri make lòd la pou kreye aclsoc_drv.ko file.
6. Transfere anyè opencl_arm32_rte nan tablo Cyclone V SoC FPGA.
   Kouri scp -r la rasin@adrès-ou: kòmand mete anviwònman an ègzekutabl nan anyè / kay / rasin.
7. Kouri script init_opencl.sh ou te kreye lè ou te bati SD cardimage la.
8.  Envoke kòmand sèvis piblik aocl dyagnostik la. Sèvis piblik dyagnostik la ap retounen yon rezilta pase apre ou fin kouri init_opencl.sh avèk siksè.

1.7 Pwoblèm Konnen
Kounye a, gen sèten limit sou itilizasyon Intel FPGA SDK pou OpenCL ak platfòm referans Kit Devlopman Cyclone V SoC.

1. Ou pa kapab pase sou non machann ak tablo yo rapòte pa kòd CL_DEVICE_VENDOR ak CL_DEVICE_NAME apèl clGetDeviceInfo().
2. Si lame a asiyen memwa konstan nan sistèm DDR pataje (ki se, HPS DDR) epi li modifye memwa a konstan apre ekzekisyon nwayo a, done yo nan memwa ka vin demode. Pwoblèm sa a rive paske nwayo FPGA a pa ka fouye sou tranzaksyon DDR CPU-a-HPS.
   Pou anpeche ekzekisyon nwayo ki vin apre yo jwenn aksè nan done demode, aplike youn nan solisyon sa yo:
   • Pa modifye memwa konstan apre inisyalizasyon li.
   • Si w bezwen plizyè seri done __konstan, kreye plizyè tanpon memwa konstan.
   • Si disponib, asiyen memwa konstan nan FPGA DDR sou tablo akseleratè w la.
3. Sèvis piblik SDK sou ARM sèlman sipòte pwogram nan ak dyagnostik kòmandman sèvis piblik yo.
   Kòmandman sèvis piblik flash, enstale ak désinstaller yo pa aplikab pou Twous Devlopman SoC Cyclone V la pou rezon sa yo:
   a. Enstale sèvis piblik la gen pou konpile aclsoc_drv Linux kernel chofè a epi pèmèt li sou SoC FPGA la. Machin nan devlopman gen fè konpilasyon an; sepandan, li deja gen sous Linux Kernel pou SoC FPGA la. Sous nwayo Linux pou machin devlopman yo diferan de sa yo pou SoC FPGA la. Kote sous nwayo Linux yo pou SoC FPGA a gen anpil chans pou itilizatè SDK la pa konnen. Menm jan an tou, sèvis piblik dezenstalasyon an pa disponib tou pou Twous Devlopman SoC Cyclone V la.
   Epitou, livrezon aclsoc_drv nan tablo SoC a se yon defi paske distribisyon an default nan Twous Devlopman SoC Cyclone V la pa gen ladan Linux Kernel. files oswa konpilatè GNU Compiler Collection (GCC).
   b. Flash sèvis piblik la mande pou mete yon .rbf file nan yon konsepsyon OpenCL sou patisyon an FAT32 nan kat la mikwo SD flash. Kounye a, patisyon sa a pa monte lè itilizatè a SDK pouvwa moute tablo a. Se poutèt sa, pi bon fason pou mete ajou patisyon an se sèvi ak yon lektè kat flash ak machin nan devlopman.
4. Lè w ap chanje ant Intel FPGA SDK pou ègzekutabl OpenCL Offline Compiler files (.aocx) ki koresponn ak diferan varyant tablo (sa vle di, c5soc ak c5soc_sharedonly), ou dwe itilize sèvis piblik pwogram SDK a pou chaje .aocx la. file pou nouvo Variant tablo a pou premye fwa. Si ou tou senpleman kouri aplikasyon lame a lè l sèvi avèk yon nouvo Variant tablo men FPGA a gen imaj ki soti nan yon lòt Variant tablo, yon erè fatal ka rive.
5. .qxp la file pa enkli devwa patisyon koòdone yo paske lojisyèl Quartus Prime toujou satisfè kondisyon distribisyon patisyon sa a.
6. Lè ou monte tablo a, adrès medya aksè li yo (MAC) mete sou yon nimewo o aza. Si règleman LAN ou a pa pèmèt konpòtman sa a, mete adrès MAC la lè w fè travay sa yo:
   a. Pandan U-Boot pouvwa-up, peze nenpòt kle pou antre nan èd memwa U-Boot la.
   b. Tape setenv ethaddr 00:07:ed:00:00:03 nan èd memwa a.
   Ou ka chwazi nenpòt adrès MAC.
   c. Tape lòd saveenv la.
   d. Rdemare tablo a.

1.8 Istwa revizyon dokiman yo
Tablo 1.
Istwa revizyon dokiman Intel FPGA SDK pou OpenCL Cyclone V SoC
Devlopman Kit Referans Platfòm Porting Gid

Dat	Version	Chanjman
Me-17	2017.05.08	•Lage antretyen.
Oktòb 2016	2016.10.31	•Rebranded Altera SDK pou OpenCL pou Intel FPGA SDK pou OpenCL. •Rebranded Altera Offline Compiler nan Intel FPGA SDK pou OpenCL Offline Compiler.
Me-16	2016.05.02	•Modifye enstriksyon sou bati ak modifye yon imaj kat flash SD. •Modifye enstriksyon sou rekonpile nwayo a Linux ak chofè a nwayo OpenCL Linux.
15 novanm	2015.11.02	• Lage antretyen, epi chanje ka Quartus II a Quartus Prime.
Me-15	15.0.0	•Nan FPGA Rekonfigurasyon, retire enstriksyon pou repwogram nwayo FPGA la ak yon . rbf imaj pa envoke chat la filenon>. rbf > /dev/ fpga0 kòmand paske metòd sa a pa rekòmande.
14 desanm	14.1.0	• Chanje non dokiman an kòm Altera Cyclone V SoC Development Kit Reference Platform Porting Guide. •Mizajou sèvis piblik repwogram nan pwogram aoclfilenon>.aocx sèvis piblik kòmand. •Mizajou sèvis piblik dyagnostik la ak dyagnostik aocl ak dyagnostik aocl lòd sèvis piblik. •Mizajou pwosedi a nan seksyon Transpò Platfòm Referans nan Konsèy SoC ou a pou mete enstriksyon sou pòtaj ak modifye patisyon tablo c5soc la pou kreye yon patisyon tan-pwòp pou koule tan garanti a fèmen. •Mete sijè Mizajou yon Platfòm Referans Port pou dekri pwosedi pou travay sa yo: 1.Eksepte blòk sistèm processeur difisil (HPS) nan patisyon tablo a 2.Mizajou SD kat flash imaj la •Mizajou seksyon Bati yon SD Flash Card Imaj. Rekòmande lè l sèvi avèk vèsyon 14.0 nan Golden System Reference Design (GSRD) imaj kòm pwen depa olye pou yo imaj ki disponib ak SoC Embedded Design Suite (EDS). • Mizajou seksyon Rekonpile Linux Kernel ak OpenCL Linux Kernel Driver: 1.Te ajoute enstriksyon pou mete varyab CROSS COMPILE la. 2.Chanje kòmandman ou kouri pou verifye si CMA la aktive avèk siksè.
Jiyè-14	14.0.0	•Initial Liberasyon.

Dokiman / Resous

Intel FPGA SDK pou OpenCL [pdfGid Itilizatè FPGA SDK pou OpenCL, FPGA SDK, SDK pou OpenCL, SDK

Referans

• Manyèl itilizatè