AN 987: Diweddariad Statig yn Rhannol
Tiwtorial Ailgyflunio

Tiwtorial Ad-drefnu Rhannol Diweddariad Statig ar gyfer Bwrdd Datblygu FPGA Intel® ™ Agilex F-Series

Mae'r nodyn cais hwn yn dangos ad-drefnu rhannol diweddaru statig (SUPR) ar Fwrdd Datblygu FPGA Cyfres-F Intel ®. Mae ad-drefnu rhannol (PR) yn caniatáu ichi ad-drefnu cyfran o Intel FPGA yn ddeinamig, tra bod y FPGA sy'n weddill yn parhau i weithredu. Mae PR yn gweithredu sawl personas mewn rhanbarth penodol yn eich dyluniad, heb effeithio ar weithrediad mewn ardaloedd y tu allan i'r rhanbarth hwn. Mae'r fethodoleg hon yn darparu'r advan canlynoltages mewn systemau lle mae swyddogaethau lluosog yn rhannu'r un adnoddau FPGA amser:

• Yn caniatáu ad-drefnu amser rhedeg
• Yn cynyddu scalability dylunio
• Yn lleihau amser segur y system
• Yn cefnogi swyddogaethau amlblecsu amser deinamig yn y dyluniad
• Yn lleihau cost a defnydd pŵer trwy ddefnyddio gofod bwrdd yn effeithlon

Beth yw Ad-drefnu Rhannol Diweddariad Statig?

Mewn cysylltiadau cyhoeddus traddodiadol, mae unrhyw newid i'r rhanbarth sefydlog yn gofyn am ail-grynhoi pob persona. Fodd bynnag, gyda SUPR gallwch ddiffinio rhanbarth arbenigol sy'n caniatáu newid, heb fod angen ail-grynhoi personas. Mae'r dechneg hon yn ddefnyddiol ar gyfer rhan o ddyluniad y gallech fod am ei newid ar gyfer lliniaru risg, ond nad yw byth yn gofyn am ad-drefnu amser rhedeg.

1.1. Gofynion Tiwtorial
Mae'r tiwtorial hwn yn gofyn am y canlynol:

• Cynefindra sylfaenol â llif gweithredu a phrosiect FPGA Intel Quartus® Prime Pro Edition files.
•  Gosod Intel Quartus Prime Pro Edition fersiwn 22.3, gyda chefnogaeth dyfais Intel Agilex.
• Ar gyfer gweithredu FPGA, mae JTAG cysylltiad â bwrdd datblygu FPGA Intel Agilex F-Series ar y fainc.
• Lawrlwythwch Dylunio Cyfeirio Files. Gwybodaeth Gysylltiedig
• Canllaw Defnyddiwr Ailgyflunio Rhannol
• Tiwtorialau Ailgyflunio Rhannol
• Hyfforddiant Ar-lein Ailgyflunio Rhannol

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001:2015 Cofrestredig
1.2. Cyfeirnod Dylunio Drosview
Mae'r dyluniad cyfeirio hwn yn cynnwys un cownter 32-did. Ar lefel y bwrdd, mae'r dyluniad yn cysylltu'r cloc i ffynhonnell 50MHz, ac yna'n cysylltu'r allbwn i bedwar LED ar y bwrdd. Mae dewis yr allbwn o'r darnau cownter, mewn dilyniant penodol, yn achosi'r LEDs i blincio ar amledd penodol. Y modiwl top_counter yw rhanbarth SUPR.
Ffigur 1. Dyluniad Cyfeirnod Fflat

1.3. Diweddariad Statig Rhanbarth Drosoddview
Mae'r ffigur canlynol yn dangos y diagram bloc ar gyfer cynllun cysylltiadau cyhoeddus sy'n cynnwys rhanbarth SUPR. Bloc A yw'r rhanbarth sefydlog Uchaf. Bloc B yw'r rhanbarth SUPR. Bloc C yw'r rhaniad cysylltiadau cyhoeddus.
Ffigur 2. Dylunio Cysylltiadau Cyhoeddus gyda Rhanbarth SUPR

• Rhanbarth Statig Uchaf—yn cynnwys rhesymeg dylunio nad yw'n newid. Mae newid y rhanbarth hwn yn gofyn am ail-grynhoi'r holl bersonau cysylltiedig. Mae'r rhanbarth statig yn cynnwys y rhan o'r dyluniad nad yw'n newid ar gyfer unrhyw bersona. Gall y rhanbarth hwn gynnwys adnoddau ymylol a dyfeisiau craidd. Rhaid i chi gofrestru'r holl gyfathrebu rhwng y rhaniadau SUPR a PR yn y rhanbarth sefydlog. Mae'r gofyniad hwn yn helpu i sicrhau amser cau ar gyfer unrhyw bersonau, mewn perthynas â'r rhanbarth sefydlog.
• Rhanbarth B SUPR - yn cynnwys rhesymeg graidd yn unig a allai newid o bosibl ar gyfer lliniaru risg, ond nad oes angen ad-drefnu amser rhedeg byth. Mae gan y rhanbarth SUPR yr un gofynion a chyfyngiadau â'r rhaniad cysylltiadau cyhoeddus. Gall y rhaniad SUPR gynnwys adnoddau craidd yn unig. Felly, rhaid i'r rhaniad SUPR fod yn rhaniad plentyn o'r rhaniad gwraidd lefel uchaf sy'n cynnwys ymyl y dyluniad a'r clociau. Mae newid rhanbarth SUPR yn cynhyrchu Gwrthrych SRAM File (.sof) sy'n gydnaws â'r holl Raw Deuaidd a luniwyd eisoes File (.rbf) files ar gyfer rhaniad PR C.
• C PR Rhaniad - yn cynnwys rhesymeg fympwyol y gallwch ei hailraglennu ar amser rhedeg gydag unrhyw resymeg dylunio sy'n cyd-fynd ac yn cyflawni terfyn amseru yn ystod y cyfnod llunio.

1.4. Lawrlwythwch Dylunio Cyfeirio Files
Mae'r tiwtorial ailgyflunio rhannol ar gael yn y lleoliad canlynol: https://github.com/intel/fpga-partial-reconfig
I lawrlwytho'r tiwtorial:

1. Cliciwch Clone neu lawrlwythwch.
2. Cliciwch ar Lawrlwythwch ZIP. Dadsipio'r fpga-partial-reconfig-master.zip file.
3. Llywiwch i'r is-ffolder tiwtorials/agilex_pcie_devkit_blinking_led_supr i gael mynediad at y cynllun cyfeirio.
   Mae'r ffolder fflat yn cynnwys y canlynol files:
   Tabl 1. Dylunio Cyfeirnod Files

File Enw	Disgrifiad
brig. sv	Lefel uchaf file yn cynnwys gweithrediad gwastad y dyluniad. Mae'r modiwl hwn yn amrantiad yr is-raniad blinking_led a'r modiwl top_counter.
t op_cownter . sv	Cownter lefel uchaf 32-did sy'n rheoli LED [1] yn uniongyrchol. Mae allbwn cofrestredig y cownter yn rheoli LED [0], a hefyd yn pwerau LED [2] a LED [3] trwy'r modiwl blinking_led.
blincio_led . sdc	Yn diffinio'r cyfyngiadau amser ar gyfer y prosiect.
blincio_led . sv	Yn y tiwtorial hwn, rydych chi'n trosi'r modiwl hwn yn rhaniad cysylltiadau cyhoeddus rhiant. Mae'r modiwl yn derbyn allbwn cofrestredig modiwl top_counter, sy'n rheoli LED [2] a LED [3].
blincio_led.qpf	Prosiect Intel Quartus Prime file yn cynnwys rhestr o'r holl ddiwygiadau yn y prosiect.
blinking_led . qs f	Gosodiadau Intel Quartus Prime file yn cynnwys yr aseiniadau a gosodiadau ar gyfer y prosiect.

Nodyn: Mae'r ffolder supr yn cynnwys y set gyflawn o files chi greu gan ddefnyddio'r cais hwn nodyn. Cyfeiriwch at y rhain files ar unrhyw adeg yn ystod y daith gerdded.
1.5. Trwodd Dylunio Cyfeirio
Mae'r camau canlynol yn disgrifio gweithrediad SUPR gyda dyluniad gwastad:

• Cam 1: Cychwyn Arni
• Cam 2: Creu Rhaniadau Dylunio
• Cam 3: Dyrannu Rhanbarthau Lleoliad a Llwybro
• Cam 4: Diffinio Personau
• Cam 5: Creu Diwygiadau
• Cam 6: Lluniwch y Diwygiad Sylfaenol
• Cam 7: Sefydlu Diwygiadau Gweithredu Cysylltiadau Cyhoeddus
• Cam 8: Newid Rhesymeg SUPR
• Cam 9: Rhaglennu'r Bwrdd

Ffigur 3. Llif Crynhoi SUPR

1.5.1. Cam 1: Cychwyn Arni
I gopïo'r dyluniad cyfeirnod files i'ch amgylchedd gwaith a lluniwch y dyluniad fflat dan arweiniad blinking:

1. Cyn i chi ddechrau, Dadlwythwch y Dyluniad Cyfeirio Files ar dudalen 5.
2. Creu cyfeiriadur agilex_pcie_devkit_blinking_led_supr yn eich amgylchedd gwaith.
3. Copïwch yr is-ffolder tiwtorialau wedi'i lawrlwytho/agilex_pcie_devkit_blinking_led/flat i'r cyfeiriadur agilex_pcie_devkit_blinking_led_supr.
4. Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch File ➤ Prosiect Agored ac agor /flat/blinking_led.qpf.
5. I lunio'r cynllun sylfaen, cliciwch Prosesu ➤ Dechrau Llunio. Mae adroddiadau'r Dadansoddwr Amser yn agor yn awtomatig pan fydd y gwaith llunio wedi'i gwblhau. Gallwch gau'r Dadansoddwr Amseru am y tro.

1.5.2. Cam 2: Creu Rhaniadau Dylunio
Creu rhaniadau dylunio ar gyfer pob rhanbarth yr ydych am eu hailgyflunio'n rhannol. Gallwch greu unrhyw nifer o raniadau annibynnol neu ranbarthau cysylltiadau cyhoeddus yn eich prosiect. Dilynwch y camau hyn i greu rhaniadau dylunio ar gyfer yr enghraifft u_blinking_led fel y rhaniad PR, a'r enghraifft u_top_counter fel rhanbarth SUPR:

1. De-gliciwch ar yr enghraifft u_blinking_led yn y Project Navigator a chliciwch ar Design Partition
   ➤ Ailgyflunio. Mae eicon rhaniad dylunio yn ymddangos wrth ymyl pob achos sy'n cael ei osod fel rhaniad.
   Ffigur 4. Creu Rhaniadau Dylunio
2. Ailadroddwch gam 1 i greu rhaniad ar gyfer yr enghraifft u_top_counter.
3. Cliciwch Assignments ➤ Ffenest Rhaniadau Dylunio. Mae'r ffenestr yn dangos pob rhaniad dylunio yn y prosiect.
   Ffigur 5. Ffenest Rhaniadau Dylunio
   
4. Cliciwch ddwywaith ar y gell Enw Rhaniad blinking_led i'w ail-enwi i pr_partition. Yn yr un modd, ailenwi'r rhaniad top_counter i supr_partition.
   Fel arall, mae ychwanegu'r llinellau canlynol at blinking_led.qsf yn creu'r rhaniadau hyn:
   set_instance_assignment -name PARTITION pr_partition \ -i u_blinking_led -entity top
   set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -i u_blinking_led -entity top
   set_instance_assignment -name PARTITION supr_partition \ -i u_top_counter -entity top
   set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -i u_top_counter -entity top

1.5.3. Cam 3: Dyrannu Rhanbarthau Lleoliad a Llwybro
Ar gyfer pob adolygiad sylfaenol rydych chi'n ei greu, mae'r Crynhoydd yn defnyddio'r dyraniad rhanbarth rhaniad cysylltiadau cyhoeddus i osod y craidd persona cyfatebol yn y rhanbarth neilltuedig. Dilynwch y camau hyn i leoli a phennu rhanbarth cysylltiadau cyhoeddus yng nghynllun llawr y ddyfais ar gyfer eich adolygiad sylfaenol:

1. Yn y tab Hierarchaeth Project Navigator, de-gliciwch ar yr enghraifft u_blinking_led, ac yna cliciwch Rhanbarth Cloi Rhesymeg ➤ Creu Rhanbarth Cloeon Rhesymeg Newydd. Mae'r rhanbarth yn ymddangos yn y ffenestr Logic Lock Regions.
2. Nodwch ranbarth Lled o 5 ac Uchder 5.
3. Nodwch y cyfesurynnau rhanbarth lleoli ar gyfer u_blinking_led yn y golofn Tarddiad. Mae'r tarddiad yn cyfateb i gornel chwith isaf y rhanbarth. Nodwch y Tarddiad fel X166_Y199. Mae'r Crynhoydd yn cyfrifo (X170 Y203) fel y cyfesuryn uchaf-dde.
4. Galluogi'r opsiynau Neilltuedig a Chraidd yn Unig ar gyfer y rhanbarth.
5. Cliciwch ddwywaith ar yr opsiwn Rhanbarth Llwybro. Mae blwch deialog Gosodiadau Rhanbarth Llwybr Cloi Rhesymeg yn ymddangos.
6. Ar gyfer y Math Llwybro, dewiswch Sefydlog ag ehangu. Mae'r opsiwn hwn yn aseinio hyd Ehangu o un yn awtomatig.
7. Ailadroddwch y camau blaenorol i ddyrannu'r adnoddau canlynol ar gyfer y rhaniad u_top_counter:
   • Uchder —5
   • Lled—5
   • Tarddiad—X173_Y199
   • Rhanbarth Llwybro - Sefydlog gydag ehangiad gyda Hyd Ehangu o un.
   • Wedi'i gadw - Ymlaen
   • Craidd yn Unig—Ar
   Ffigur 6. Ffenestr Rhanbarthau Clo Rhesymeg
   Nodyn: Rhaid i'r rhanbarth llwybro fod yn fwy na'r rhanbarth lleoli, er mwyn darparu hyblygrwydd ychwanegol ar gyfer llwybro'r Cryno stage, pan fydd y Casglwr yn dilyn gwahanol bersonau.
8. Rhaid i'ch rhanbarth lleoliad amgáu'r rhesymeg blinking_led. I ddewis y rhanbarth lleoli trwy leoli'r nod yn Chip Planner, de-gliciwch enw'r rhanbarth u_blinking_led yn y ffenestr Logic Lock Regions, ac yna cliciwch ar Locate Node ➤ Lleoli mewn Cynlluniwr Sglodion.
9.  O dan Adroddiadau Rhaniad, cliciwch ddwywaith ar Adroddiad Rhaniadau Dylunio. Mae'r Cynlluniwr Sglodion yn amlygu ac yn rhoi codau lliw i'r rhanbarth.

Ffigur 7. Lleoliad Nod Cynlluniwr Sglodion ar gyfer blinking_led
Fel arall, mae ychwanegu'r llinellau canlynol at blinking_led.qsf yn creu'r rhanbarthau hyn:
set_instance_assignment -name PARTITION pr_partition -i \ u_blinking_led -entity top
set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -i u_blinking_led -entity top
set_instance_assignment -name PARTITION supr_partition -to u_top_counter \ -entity top
set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION YMLAEN -i \u_top_counter -entity top
set_instance_assignment -name PLACE_REGION “X166 Y199 X170 Y203” -i \ u_blinking_led
set_instance_assignment -name RESERVE_PLACE_REGION YMLAEN - i u_blinking_led
set_instance_assignment -name CORE_ONLY_PLACE_REGION YMLAEN -i u_blinking_led
set_instance_assignment -name REGION_NAME par_partition - to u_blinking_led
set_instance_assignment -name ROUTE_REGION “X165 Y198 X171 Y204” -i \ u_blinking_led
set_instance_assignment -name RESERVE_ROUTE_REGION OFF - i u_blinking_led
set_instance_assignment -name PLACE_REGION “X173 Y199 X177 Y203” -i \ u_top_counter
set_instance_assignment -name RESERVE_PLACE_REGION YMLAEN - i u_top_counter
set_instance_assignment -name CORE_ONLY_PLACE_REGION YMLAEN - i u_top_cownter
set_instance_assignment -name REGION_NAME supr_partition - to u_top_counter
set_instance_assignment -name ROUTE_REGION “X172 Y198 X178 Y204” -i \ u_top_counter
set_instance_assignment -name RESERVE_ROUTE_REGION OFF - i u_top_counter
1.5.4. Cam 4: Diffinio Personau

Mae'r cynllun cyfeirio hwn yn diffinio tri pherson ar wahân ar gyfer y rhaniad cysylltiadau cyhoeddus sengl, ac un persona SUPR ar gyfer y rhanbarth SUPR. Dilynwch y camau hyn i ddiffinio a chynnwys y personau hyn yn eich prosiect. Os ydych chi'n defnyddio Golygydd Testun Intel Quartus Prime, analluoga Add file
i brosiect cyfredol wrth arbed y files.

1. Creu blinking_led_slow.sv newydd, blinking_led_empty.sv, a top_counter_fast.sv SystemVerilog files yn eich cyfeiriadur gweithio. Cadarnhewch fod blinking_led.sv eisoes yn bresennol yn y cyfeiriadur gweithio.
2.  Rhowch y cynnwys canlynol ar gyfer y SystemVerilog files:
   Tabl 2. Personas Dylunio Cyfeirnod SystemVerilog
   

   File Enw	Disgrifiad	Cod
   blincio_led_slow. sv	Mae LEDs yn blincio'n arafach	amserlen 1 ps / 1 ps 'default_nettype none modiwl blinking_led_slow // cloc cloc gwifren mewnbwn, ailosod gwifren mewnbwn, gwifren mewnbwn [cownter 31:01, // Signalau rheoli ar gyfer y wifren allbwn LEDs led_two_on, gwifren allbwn led_three_on localparam COUNTER_TAP = 27; reg led_two_on_r; coes led_three_on_r; aseinio led_two_on = led_two_on_r; aseinio led_three_on = led_three_on_r; always_ff @(cloc posge) dechrau led_two_on_r <= cownter[COUNTER_TAP]; led_three_on_r <= cownter[COUNTER_TAP]; endmodiwl diwedd
   blincio_led_gwag. sv	Mae LEDs yn aros ymlaen	amserlen 1 ps / 1 ps 'default_nettype none module blinking_led_empty( // cloc mewnbwn gwifren cloc, ailosod gwifren mewnbwn, gwifren mewnbwn [31:01 cownter, // Control signals for the LEC- output wire led_two_on, output wire led_three_on
   parhad…

   File Enw	Disgrifiad	Cod
   		// LED yn weithgar aseinio isel led_two_on = l'IDO; aseinio led_three_on = 11b0; endmodiwl
   top_counter_fast.sv	Ail SUPR	'amserlen 1 ps / 1 ps
   	persona	Thdefault_nettype dim modiwl top_counter_fast
   		// Rheoli signalau ar gyfer y wifren allbwn LEDs led_one_on, gwifren allbwn [31:0] cyfrif, // cloc mewnbwn gwifren cloc
   		) ; localparam COUNTER TAP = 23; reg [31:0] cyfrif_d; aseinio cyfrif = count_d; aseinio led_one_on = ount_d[COUNTER_TAP]; always_ff @(cloc posege) dechrau count_d <= count_d + 2; diwedd
   		.:modiwl

3.  Cliciwch File ➤ Arbedwch Fel ac arbedwch y .sv files yn y cyfeiriadur prosiect cyfredol.

1.5.5. Cam 5: Creu Diwygiadau
Mae'r llif dylunio cysylltiadau cyhoeddus yn defnyddio'r nodwedd adolygu prosiect yn y meddalwedd Intel Quartus Prime. Eich dyluniad cychwynnol yw'r adolygiad sylfaenol, lle rydych chi'n diffinio ffiniau rhanbarthau sefydlog a rhanbarthau y gellir eu hailgyflunio ar y FPGA. O'r adolygiad sylfaenol, rydych chi'n creu diwygiadau ychwanegol. Mae'r diwygiadau hyn yn cynnwys y gwahanol weithrediadau ar gyfer y rhanbarthau cysylltiadau cyhoeddus. Fodd bynnag, mae'r holl ddiwygiadau gweithredu cysylltiadau cyhoeddus yn defnyddio'r un lleoliad lefel uchaf a chanlyniadau llwybro o'r adolygiad sylfaenol. I lunio dyluniad cysylltiadau cyhoeddus, rydych chi'n creu adolygiad gweithredu cysylltiadau cyhoeddus ar gyfer pob persona. Yn ogystal, rhaid i chi neilltuo naill ai'r math o adolygiad Ailgyfluniad Rhannol - Sylfaen neu Ailgyflunio Rhannol - Gweithredu Persona ar gyfer pob un o'r diwygiadau. Mae'r tabl canlynol yn rhestru enw'r adolygiad a'r math o adolygu ar gyfer pob un o'r diwygiadau. Yr adolygiad impl_blinking_led_supr_new.qsf yw gweithrediad persona SUPR.
Tabl 3. Enwau a Mathau Adolygu

Enw Diwygiad	Math o Adolygiad
blincio_led	Ailgyflunio Rhannol – Sylfaen
blinking_led_default	Ailgyflunio Rhannol – Gweithredu Persona
blincio_led_slow	Ailgyflunio Rhannol – Gweithredu Persona
blincio_led_gwag	Ailgyflunio Rhannol – Gweithredu Persona
impl_blinking_led_supr_new	Ailgyflunio Rhannol – Gweithredu Persona

1.5.5.1. Gosod y Sylfaen Adolygu
Dilynwch y camau hyn i osod blinking_led fel yr adolygiad sylfaenol:

1. Cliciwch Prosiect ➤ Diwygiadau.
2. Ar gyfer Math o Adolygu, dewiswch Ailgyfluniad Rhannol - Sylfaen.

Mae'r cam hwn yn ychwanegu'r canlynol at y blinking_led.qsf:
##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
1.5.5.2. Creu Diwygiadau Gweithredu
Dilynwch y camau hyn i greu'r diwygiadau gweithredu:

1. Yn y blwch deialog Diwygiadau, cliciwch ddwywaith < >.
2. Yn enw Adolygu, nodwch blinking_led_default a dewiswch blinking_led ar gyfer Yn seiliedig ar adolygu.
3. Ar gyfer y math Adolygu, dewiswch Ailgyflunio Rhannol - Gweithredu Persona.
4. Analluoga'r Set fel opsiwn adolygu cyfredol.
5. Ailadroddwch gamau 2 i 5 i osod y math Adolygu ar gyfer y diwygiadau gweithredu eraill:

Enw Diwygiad	Math o Adolygiad	Yn seiliedig ar Adolygun
blincio_led_slow	Ailgyflunio Rhannol – Gweithredu Persona	blincio_led
blincio_led_gwag	Ailgyflunio Rhannol – Gweithredu Persona	blincio_led
impl_blinking_led_supr_new	Ailgyflunio Rhannol – Gweithredu Persona	blincio_led

Ffigur 8. Creu Diwygiadau Gweithredu

Mae pob .qsf file nawr yn cynnwys yr aseiniad canlynol:
set_global_assignment -name REVISION_TYPE PR_IMPL
set_instance_assignment -name ENTITY_REBINDING place_holder - to u_top_counter
set_instance_assignment -name ENTITY_REBINDING place_holder - to u_blinking_led
1.5.6. Cam 6: Lluniwch y Diwygiad Sylfaenol
Dilynwch y camau hyn i lunio'r adolygiad sylfaenol ac allforio'r rhanbarthau sefydlog a SUPR i'w defnyddio'n ddiweddarach mewn diwygiadau gweithredu ar gyfer personas cysylltiadau cyhoeddus newydd:

1. Gosod blinking_led fel y Diwygiad Cyfredol os nad yw wedi'i osod yn barod.
2. Yn y Ffenest Rhaniadau Dylunio, cliciwch ar y (…) wrth ymyl y golofn ar y dde bellaf a galluogi'r Allforio Ôl-Derfynol File colofn. Gallwch hefyd analluogi neu newid trefn y colofnau.
3. I allforio'r ciplun terfynol o raniadau dylunio gweithrediad cysylltiadau cyhoeddus yn awtomatig ar ôl pob casgliad, nodwch y canlynol ar gyfer yr Allforio Ôl-derfynol File opsiynau ar gyfer y rhaniadau gwraidd a SUPR. Yr .qdb files allforio i'r cyfeiriadur prosiect yn ddiofyn.
   • root_partition — blinking_led_static.qdb
   • supr_partition—blinking_led_supr_partition_final.qdb
   Ffigur 9. Allforio Auto mewn Ffenestr Rhaniadau DylunioFel arall, mae'r aseiniadau .qsf canlynol yn allforio'r rhaniadau yn awtomatig ar ôl pob crynhoad:
   set_instance_assignment -name EXPORT_PARTITION_SNAPSHOT_FINAL \ blinking_led_static.qdb -i | - brig endid
   set_instance_assignment -name EXPORT_PARTITION_SNAPSHOT_FINAL \ blinking_led_supr_partition_final.qdb -to u_top_counter \ -entity top
4. I lunio'r adolygiad sylfaen blinking_led, cliciwch Prosesu ➤ Cychwyn
   Crynhoad. Fel arall, gallwch ddefnyddio'r gorchymyn canlynol i lunio'r adolygiad hwn:
   quartus_sh –flow compile blinking_led -c blinking_led Ar ôl crynhoad llwyddiannus, y canlynol files yn ymddangos yn y cyfeiriadur prosiect:
   • blincio_led.sof
   • blincio_led.pr_partition.rbf
   • blinking_led.supr_partition.rbf
   • blincio_led_static.qdb
   • blinking_led_supr_partition_final.qdb

1.5.7. Cam 7: Sefydlu Diwygiadau Gweithredu Cysylltiadau Cyhoeddus
Rhaid i chi baratoi'r diwygiadau gweithredu cysylltiadau cyhoeddus cyn y gallwch chi gynhyrchu'r llif did PR ar gyfer rhaglennu dyfeisiau. Mae'r gosodiad hwn yn cynnwys ychwanegu'r rhanbarth statig .qdb file fel y ffynhonnell file ar gyfer pob adolygiad gweithredu. Yn ogystal, rhaid i chi nodi
endid cyfatebol y rhanbarth cysylltiadau cyhoeddus. Dilynwch y camau hyn i osod y diwygiadau gweithredu cysylltiadau cyhoeddus:

1.  I osod y diwygiad cyfredol, cliciwch Prosiect ➤ Diwygiadau, dewiswch blinking_led_default fel yr enw Adolygu, ac yna cliciwch Gosod Cyfredol. Fel arall, gallwch ddewis yr adolygiad cyfredol ar brif far offer Intel Quartus Prime.
2. I wirio'r ffynhonnell gywir ar gyfer yr adolygiad gweithredu hwn, cliciwch Prosiect ➤ Ychwanegu/Dileu Files yn Prosiect. Cadarnhewch fod y blinking_led.sv file yn ymddangos yn y file rhestr.
3. I wirio'r ffynhonnell gywir file ar gyfer y diwygiadau gweithredu, cliciwch Prosiect ➤ Ychwanegu/Dileu files yn Project, ac ychwanegwch y ffynhonnell ganlynol files ar gyfer y diwygiadau gweithredu. Os yw'n bresennol, tynnwch blinking_led.sv o'r rhestr o brosiectau files.
   

   Implementation Enw Diwygiad	Ffynhonnell File
   blincio_led_gwag	blincio_led_gwag.sv
   blincio_led_slow	blincio_led_slow.sv

4. Gosod blinking_led_default fel y Diwygiad Cyfredol.
5. I nodi'r .qdb file fel y ffynhonnell ar gyfer root_partition, cliciwch Aseiniadau ➤ Ffenestr Rhaniadau Dylunio. Cliciwch ddwywaith ar y Gronfa Ddata Rhaniad File cell a nodwch y blinking_led_static.qdb file.
6. Yn yr un modd, nodwch blinking_led_supr_partition_final.qdb fel y Gronfa Ddata Rhaniad File ar gyfer supr_partition.

   Ffigur 10.Fel arall, defnyddiwch yr aseiniadau .qsf canlynol i nodi'r .qdb:
   set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -i |
   set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_supr_partition_final.qdb -to u_top_counter
7. Yn y Ffenest Rhaniadau Dylunio, cliciwch ar y (…) wrth ymyl y golofn dde bellaf a galluogi'r golofn Ail-rwymo Endid.

8.  Yn y gell Ail-rwymo Endid, nodwch enw'r endid newydd ar gyfer y rhaniad PR rydych chi'n ei newid yn yr adolygiad gweithredu cyfredol. Ar gyfer y diwygiad gweithredu blinking_led_default, enw'r endid yw blinking_led. Yn yr achos hwn, rydych chi'n trosysgrifo'r enghraifft u_blinking_led o'r adolygiad sylfaenol ynghyd â'r endid newydd blinking_led. Ar gyfer diwygiadau gweithredu eraill, cyfeiriwch at y tabl canlynol:

   Adolygu	Gwerth Ail-rwymo Endid
   blincio_led_slow	blincio_led_slow
   blincio_led_gwag	blincio_led_gwag

   Ffigur 11. Ailrwymo EndidFel arall, gallwch ddefnyddio'r llinellau canlynol yn .qsf pob adolygiad i osod yr aseiniadau:
   ##blinking_led_default.qsf
   set_instance_assignment -name ENTITY_REBINDING blinking_led \ -i u_blinking_led
   ##blinking_led_slow.qsf
   set_instance_assignment -name ENTITY_REBINDING blincio_led_slow \ -i u_blinking_led
   ##blinking_led_wag.qsf
   set_instance_assignment -name ENTITY_REBINDING blincio_led_gwag \ -i u_blinking_led

9. Dileu'r testun place_holder o'r gell Ail-rwymo Endid ar gyfer supr_partition.
10. I lunio'r dyluniad, cliciwch Prosesu ➤ Dechrau Llunio. Fel arall, defnyddiwch y gorchymyn canlynol i lunio'r prosiect hwn: quartus_sh –flow compile blinking_led –c blinking_led_default
11. Ailadroddwch gamau 4 i 11 i baratoi a llunio'r diwygiadau gweithredu blinking_led_slow a blinking_led_empty.

1.5.8. Cam 8: Newid Rhesymeg SUPR
I newid ymarferoldeb y rhesymeg o fewn y rhaniad SUPR, rhaid i chi newid ffynhonnell y rhaniad SUPR. Cwblhewch y camau canlynol i ddisodli'r enghraifft u_top_counter yn y rhaniad SUPR gyda'r endid top_counter_fast.

1. I osod y diwygiad gweithredu SUPR fel y presennol, cliciwch Project ➤ Revisions a gosod impl_blinking_led_supr_new fel y diwygiad cyfredol, neu dewiswch y
   adolygu ar brif far offer Intel Quartus Prime.
2. I wirio'r ffynhonnell gywir file ar gyfer yr adolygiad gweithredu, cliciwch Prosiect ➤
   Ychwanegu/Dileu files yn Prosiect, a gwiriwch mai top_counter_fast.sv yw'r ffynhonnell ar gyfer yr adolygiad gweithredu impl_blinking_led_supr_new. Os yw'n bresennol, tynnwch top_counter.sv o'r rhestr o brosiectau files.
3. I nodi'r .qdb file sy'n gysylltiedig â'r rhaniad gwraidd, cliciwch Assignments ➤ Design Partition Window, ac yna cliciwch ddwywaith ar y Gronfa Ddata Rhaniad File cell i nodi blinking_led_static.qdb.
   Fel arall, defnyddiwch y gorchymyn canlynol i aseinio hyn file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -i |
4. Yn y gell Ail-rwymo Endid ar gyfer pr_partition, nodwch enw'r endid priodol. Am y cynample, nodwch yr endid blinking_led_empty. Yn yr achos hwn, rydych chi'n trosysgrifo'r enghraifft u_blinking_led o'r fersiwn adolygu sylfaenol gyda'r endid newydd linking_led_empty. Mae'r llinell ganlynol bellach yn bodoli yn y .qsf:
   ##impl_blinking_led_supr_new.qsf set_instance_assignment -name ENTITY_REBINDING blincio_led_gwag \ -i u_blinking_led
5. Yn y gell Ail-rwymo Endid ar gyfer supr_partition, nodwch yr endid top_counter_fast. top_counter_fast yw enw'r endid statig sy'n disodli u_top_counter pan fyddwch yn cwblhau'r SUPR.##impl_blinking_led_supr_new.qsf set_instance_assignment -name ENTITY_REBINDING top_counter_fast \ -i u_top_counter
6. I lunio'r dyluniad, cliciwch Prosesu ➤ Dechrau Llunio. Fel arall, defnyddiwch y gorchymyn canlynol i lunio'r adolygiad prosiect hwn: quartus_sh –flow compile blinking_led –c \ impl_blinking_led_supr_new

1.5.9. Cam 9: Rhaglennu'r Bwrdd
Dilynwch y camau hyn i gysylltu a rhaglennu bwrdd datblygu FPGA Intel Agilex F-Series.

1. Cysylltwch y cyflenwad pŵer â bwrdd datblygu FPGA Intel Agilex F-Series.
2. Cysylltwch gebl USB rhwng porthladd USB eich PC a'r caledwedd rhaglennu USB ar y bwrdd datblygu.
3. Agorwch feddalwedd Intel Quartus Prime, ac yna cliciwch Offer ➤ Rhaglennydd. Cyfeiriwch at Rhaglennu Bwrdd Datblygu.
4. Yn y Rhaglennydd, cliciwch Gosod Caledwedd, ac yna dewiswch USB-Blaster.
5. Cliciwch Auto Canfod, ac yna dewiswch y ddyfais AGFB014R24B.
6.  Cliciwch OK. Mae meddalwedd Intel Quartus Prime yn canfod ac yn diweddaru'r Rhaglennydd gyda'r tri dyfais FPGA ar y bwrdd.
7.  Dewiswch y ddyfais AGBB014R24B, cliciwch Newid File, a llwythwch y blinking_led_default.sof file.
8. Galluogi Rhaglen/Ffurfweddu ar gyfer y blinking_led_default.sof file.
9. Cliciwch Cychwyn ac aros i'r bar cynnydd gyrraedd 100%.
10.  Arsylwch y LEDs ar y bwrdd amrantu.
11. I raglennu'r rhanbarth cysylltiadau cyhoeddus yn unig, de-gliciwch y blinking_led_default.sof file yn y Rhaglennydd a chliciwch Ychwanegu Rhaglennu PR File. Dewiswch y blinking_led_slow.pr_partition.rbf file.
12. Analluogi Rhaglen/Ffurfweddu ar gyfer y blinking_led_default.sof file.
13.  Galluogi Rhaglen/Ffurfweddu ar gyfer y blinking_led_slow.pr_partition.rbf file, ac yna cliciwch ar Start. Ar y bwrdd, arsylwch LED[0] a LED[1] yn parhau i amrantu. Pan fydd y bar cynnydd yn cyrraedd 100%, mae LED[2] a LED[3] yn amrantu'n arafach.
14. I ail-raglennu'r rhanbarth Cysylltiadau Cyhoeddus, de-gliciwch y .rbf file yn y Rhaglennydd, ac yna cliciwch Newid Rhaglennu PR File.
15.  Dewiswch y .rbf files i'r ddau berson arall arsylwi'r ymddygiad ar y bwrdd. Wrthi'n llwytho'r blinking_led_default.pr_partition.rbf file yn achosi i'r LEDs blincio ar yr amledd gwreiddiol, a llwytho'r blinking_led_empty.pr_partition.rbf file yn achosi i'r LEDs aros ymlaen. 17. I newid y rhesymeg SUPR, ailadroddwch gam 7 uchod i ddewis yr impl_blinking_led_supr_new.sof. Ar ôl newid hyn file, led [0:1] bellach yn blinks yn gyflymach nag o'r blaen. Y .rbf PR arall files hefyd yn gydnaws â'r .sof newydd.
    Nodyn: Mae'r Cynullydd yn cynhyrchu .rbf file ar gyfer rhanbarth SUPR. Fodd bynnag, ni ddylech ddefnyddio hwn file i ailraglennu'r FPGA ar amser rhedeg oherwydd nad yw'r rhaniad SUPR yn cyflymu'r bont rewi, rheolwr rhanbarth cysylltiadau cyhoeddus, a rhesymeg arall yn y system gyffredinol. Pan fyddwch yn gwneud newidiadau i resymeg rhaniad SUPR, rhaid i chi ailraglennu'r .sof llawn file o gasgliad adolygu gweithredu SUPR.

Ffigur 12. Rhaglennu Bwrdd Datblygu
1.5.9.1. Datrys Problemau Rhaglennu Cysylltiadau Cyhoeddus
Mae sicrhau bod Rhaglennydd Intel Quartus Prime a chaledwedd cysylltiedig wedi'i sefydlu'n gywir yn helpu i osgoi unrhyw wallau yn ystod rhaglennu cysylltiadau cyhoeddus.
Os ydych chi'n wynebu unrhyw wallau rhaglennu cysylltiadau cyhoeddus, cyfeiriwch at “Datrys Problemau Gwallau Rhaglennu PR” yng Nghanllaw Defnyddiwr Intel Quartus Prime Pro Edition: Ailgyfluniad Rhannol i gael awgrymiadau datrys problemau cam wrth gam.
Gwybodaeth Gysylltiedig

Datrys Problemau Rhaglennu Cysylltiadau Cyhoeddus

1.5.10. Addasu Rhaniad SUPR
Gallwch addasu rhaniad SUPR presennol. Ar ôl addasu'r rhaniad SUPR, rhaid i chi ei lunio, cynhyrchu'r .sof file, a rhaglennu y bwrdd, heb gasglu y personas ereill. Am gynample, dilynwch y camau hyn i newid y modiwl top_counter_fast.sv i gyfrif yn gyflymach:

1. Gosod impl_blinking_led_supr_new fel y diwygiad cyfredol.
2.  Yn y top_counter_fast.sv file, disodli'r datganiad count_d + 2 gyda count_d + 4.
3.  Rhedeg y gorchmynion canlynol i ail-syntheseiddio'r bloc SUPR a chynhyrchu'r .sof newydd file: quartus_sh –flow compile blinking_led \ -c impl_blinking_led_supr_new
   Mae'r .sof canlyniadol bellach yn cynnwys y rhanbarth SUPR newydd, ac yn defnyddio blinking_led ar gyfer y persona rhagosodedig (pŵer ymlaen).

1.6. Hanes Adolygu Dogfennau AN 987: Diweddariad Statig Hanes Adolygu Tiwtorial Ailgyflunio Rhannol

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Newidiadau
2022.10.24	22.	Rhyddhad cychwynnol y ddogfen.

Wedi'i ddiweddaru ar gyfer Intel® Quartus®Prime Design Suite: 22.3

Atebion i'r Cwestiynau Cyffredin Gorau:

Anfon Adborth

C Beth yw ad-drefnu rhannol diweddaru statig

Diweddariad Statig Ailgyfluniad Rhannol ar dudalen 3

C Beth sydd ei angen arnaf ar gyfer y tiwtorial hwn?

A Gofynion Tiwtorial ar dudalen 3

C Ble alla i gael y dyluniad cyfeirio?

A Dylunio Cyfeirnod Lawrlwytho Files ar dudalen 5

C Sut mae creu dyluniad SUPR?

Trywydd Dylunio Cyfeirio ar dudalen 6

C Beth yw persona cysylltiadau cyhoeddus?

Diffiniwch y Personau ar dudalen 10

C Sut mae newid rhesymeg SUPR? A Newid y Rhesymeg SUPR ar dudalen 16

A Newid y Rhesymeg SUPR ar dudalen 16

C Sut ydw i'n rhaglennu'r bwrdd?

Rhaglen y Bwrdd ar dudalen 18

C Beth yw'r materion a'r cyfyngiadau y gwyddys amdanynt Cysylltiadau Cyhoeddus?

A Fforymau Cymorth FPGA Intel: Cysylltiadau Cyhoeddus

Fersiwn Ar-lein
Anfon Adborth

ID: 749443
AN-987
Fersiwn: 2022.10.24

Dogfennau / Adnoddau

Intel Agilex Bwrdd Datblygu FPGA Cyfres-F [pdfCanllaw Defnyddiwr Cyfres F Agilex, Bwrdd Datblygu FPGA Cyfres-F Agilex, Bwrdd Datblygu FPGA, Bwrdd Datblygu, Bwrdd

Cyfeiriadau

• Llawlyfr Defnyddiwr