FPGA SDK per OpenCL
Guida d'usu

UG-OCL009
2017.05.08
Ultima aghjurnazione per Intel® Quartus® Prime Design Suite: 17.0

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Intel® FPGA SDK per OpenCL™ Intel® Cyclone®V SoC Development Kit Reference Platform Porting Guide

V SoC Development Kit Reference Platform Porting Guide descrive u disignu hardware è software di Intel Cyclone V SoC Development Kit Reference Platform (c5soc) per l'usu cù l'Intel Software Development Kit (SDK) per OpenCL L'Intel ® FPGA SDK per OpenCL ™ Intel Cyclone ® . Prima di principià, Intel ricumanda fermamente di familiarizàvi cù u cuntenutu di i seguenti documenti:

1. Intel FPGA SDK per OpenCLIntel Cyclone V SoC Guida introduttiva
2. Intel FPGA SDK per OpenCL Custom Platform Toolkit Guida d'utilizatore
3. Cyclone V Device Handbook, Volume 3: Hard Processor System Manuale di Riferimentu Tecnicu In più, riferite à u Cyclone V SoC Development Kit è SoC Embedded Design Suite pagina di Altera websitu per più infurmazione. 1 2

Attenzione: Intel assume chì avete una cunniscenza approfondita di l'Intel FPGA SDK for OpenCL Custom Platform Toolkit User Guide. U Cyclone V SoC Development Kit Reference Platform Porting Guide ùn descrive micca l'usu di u Custom Platform Toolkit di l'SDK per implementà una Piattaforma Personalizzata per u Cyclone V SoC Development Kit. Descrive solu e differenze trà u supportu SDK nantu à u Cyclone V SoC Development Kit è un Intel FPGA SDK genericu per OpenCL Custom Platform.

Ligami cunnessi

• Intel FPGA SDK per OpenCL Cyclone V SoC Guida introduttiva
• Intel FPGA SDK per OpenCL Custom Platform Toolkit Guida d'utilizatore
• Cyclone V Device Handbook, Volume 3: Manuale di Riferimentu Tecnicu di Sistema di Processore Duru
• Cyclone V SoC Development Kit è SoC Embedded Design Suite pagina nantu à Altera websitu

1. OpenCL è u logu OpenCL sò marchi Apple Inc. utilizati cù permessu di Khronos Group™.
2. L'SDK Intel FPGA per OpenCL hè basatu annantu à una Specificazione Khronos publicata, è hà passatu u Prucessu di Test di Conformità Khronos. U statutu di cunfurmità attuale pò esse truvatu à www.khronos.org/conformance.

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus è Stratix parolle è loghi sò marchi di Intel Corporation o di e so filiali in i Stati Uniti è / o in altri paesi. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

1.1.1 Cyclone V SoC Development Kit Reference Platform Board Variants
L'SDK Intel FPGA per OpenCL Cyclone V SoC Development Kit Reference Platform include duie varianti di scheda.

• tavola c5soc
  Questa scheda predeterminata furnisce accessu à dui banche di memoria DDR. L'HPS DDR hè accessibile sia da FPGA sia da CPU. U FPGA DDR hè accessibile solu da u FPGA.
• c5soc_sharedonly board
  Questa variante di bordu cuntene solu a cunnessione HPS DDR. U FPGA DDR ùn hè micca accessibile. Questa variante di bordu hè più efficiente di l'area perchè menu hardware hè necessariu per sustene un bancu di memoria DDR. A tavola c5soc_sharedonly hè ancu una bona piattaforma di prototipu per un pianu di produzzione finali cù un unicu bancu di memoria DDR.
  Per destinà sta variante di bordu quandu compilate u vostru kernel OpenCL, include l'opzione -board c5soc_sharedonly in u vostru cumandamentu aoc.
  Per più infurmazione nantu à u -board opzione di u cumandimu aoc, riferite à l'Intel FPGA SDK for OpenCL Programming Guide.

Ligami cunnessi
Cumpilà un Kernel per una scheda FPGA specifica (–board )
1.1.2 Cuntinutu di u Cyclone V SoC Development Kit Reference Platform
U Cyclone V SoC Development Kit Reference Platform hè custituitu da i seguenti files è cartulari:

File o Directory	Descrizzione
board_env.xml	Linguaggio di marcatura estensibile (XML) file chì descrive c5soc à l'Intel FPGA SDK per OpenCL.
linux_sd_card_image.tgz	Immagine cumpressa di a carta flash SD file chì cuntene tuttu ciò chì un utilizatore SDK hà bisognu à utilizà u Cyclone V SoC Development Kit cù u SDK.
bracciu32	Directory chì cuntene i seguenti:

1.1.3 Funzioni rilevanti di u Cyclone V SoC Development Kit

A lista seguente mette in risaltu i cumpunenti di u Kit di Sviluppu SoC Cyclone V è e funzioni chì sò pertinenti à l'Intel FPGA SDK per OpenCL:

• CPU ARM Cortex-A9 dual-core in esecuzione Linux 32-bit.
• Bus Advanced eXtensible Interface (AXI) trà l'HPS è u tissu core FPGA.
• Dui cuntrolli di memoria DDR rinforzati, ognunu cunnessu à una SDRAM DDR1 di 3 gigabyte (GB).
  - Un controller DDR hè accessibile solu à u core FPGA (vale à dì, FPGA DDR).
  - L'altru controller DDR hè accessibile sia per HPS sia per FPGA (vale à dì, HPS DDR). Stu controller spartutu permette a spartera di memoria libera trà u CPU è u core FPGA.
• U CPU pò cunfigurà u tessulu core FPGA.

1.1.3.1 Cyclone V SoC Development Kit Reference Platform Design Goals and Decisions Intel basa l'implementazione di Cyclone V SoC Development Kit Reference Platform in parechji scopi di design è decisioni. Intel ricumanda di cunsiderà questi scopi è decisioni quandu porta sta Piattaforma di Riferimentu à a vostra scheda SoC FPGA.
Quì sottu sò i scopi di cuncepimentu di c5soc:

1. Fornite a larghezza di banda più altu pussibule trà i kernels nantu à u FPGA è u sistema di memoria DDR.
2. Assicuratevi chì i calculi nantu à a FPGA (vale à dì, i kernels OpenCL) ùn interferiscenu micca cù altre attività di CPU chì puderanu include periferiche di serviziu.
3. Lasciate quant'è più risorse FPGA pussibule per i calculi di u kernel invece di cumpunenti di l'interfaccia.

Quì sottu sò e decisioni di cuncepimentu di altu livellu chì sò e cunsequenze dirette di i scopi di cuncepimentu di Intel:

1. A Piattaforma di Riferimentu usa solu cuntrolli di memoria DDR duru cù a cunfigurazione più larga pussibule (256 bits).
2. U FPGA cumunica direttamente cù u controller di memoria HPS DDR, senza implicà u bus AXI è u switch L3 in l'HPS. A cumunicazione diretta furnisce u megliu larghezza di banda pussibule à DDR, è mantene i calculi FPGA da interferiscenu cù e cumunicazioni trà u CPU è a so periferia.
3. Scatter-gather accessu à memoria diretta (SG-DMA) ùn hè micca parte di a logica di l'interfaccia FPGA. Invece di trasferisce una grande quantità di dati trà i sistemi di memoria DDR, almacenà e dati in u DDR HPS spartutu. L'accessu direttu à a memoria di CPU da a FPGA hè più efficau cà DMA. Salva risorse hardware (vale à dì, l'area FPGA) è simplifica u driver di kernel Linux.
   Attenzione: A trasferimentu di memoria trà u sistema HPS DDR spartutu è u sistema DDR chì hè accessibile solu à a FPGA hè assai lenta. Se sceglite
   trasferimentu di memoria in questu modu, l'utilizate solu per quantità assai chjuche di dati.
4. L'ospite è u dispositivu realizanu un trasferimentu di dati non-DMA trà l'altri via u ponte HPS-à-FPGA (H2F), utilizendu solu un portu unicu di 32-bit. U mutivu hè, senza DMA, u kernel Linux pò solu emette una sola dumanda di lettura o scrittura di 32-bit, per quessa, ùn hè micca necessariu avè una cunnessione più larga.
5. L'ospitu manda signali di cuntrollu à u dispusitivu via un ponte H2F (LH2F) ligeru.
   Perchè i signali di cuntrollu da l'ospite à u dispusitivu sò signali di larghezza di banda bassa, un ponte LH2F hè ideale per u compitu.

1.2 Portà a piattaforma di riferimentu à u vostru SoC FPGA Board
Per portà u Cyclone V SoC Development Kit Reference Platform à a vostra scheda SoC FPGA, eseguite e seguenti attività:

1. Selezziunate una memoria DDR o a versione di dui ricordi DDR di a Plataforma di Riferimentu c5soc cum'è u puntu di partenza di u vostru disignu.
2. Aghjurnate i posti di pin in ALTERAOCLSDKROOT/board/c5soc/ /top.qsf file, induve ALTERAOCLSDKROOT hè u percorsu à u locu di l'Intel FPGA SDK per l'installazione OpenCL, è hè u nome di u repertoriu di a variante di u bordu. U cartulare c5soc_sharedonly hè per a variante di bordu cù un sistema di memoria DDR. U repertoriu c5soc hè per a variante di bordu cù dui sistemi di memoria DDR.
3.  Aghjurnate i paràmetri DDR per i blocchi HPS è/o FPGA SDRAM in ALTERAOCLSDKROOT/board/c5soc/ /system.qsys file.
   4. Tutti l'Intel FPGA SDK per i disinni di bordu preferiti OpenCL devenu ottene una chiusura di timing garantita. Comu tali, u piazzamentu di u disignu deve esse u tempu pulitu. Per portà a partizione di a scheda c5soc (acl_iface_partition.qxp) à a vostra scheda SoC FPGA, eseguite e seguenti attività:
   Per struzzioni dettagliate nantu à a mudificazione è a prisirvazioni di a partizione di u bordu, riferite à u Quartus
   Prime Incremental Compilation for Gerarchical and Team-Based Design Chapter of the Quartus Prime Standard Edition Handbook.
   a. Eliminate l'acl_iface_partition.qxp da u cartulare ALTERAOCLSDKROOT/board/c5soc/c5soc.
   b. Attiva a regione acl_iface_region LogicLock™ cambiendu u cumandimu Tcl set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region per set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region
   c. Cumpilà un kernel OpenCL per u vostru bordu.
   d. Se necessariu, aghjustate a dimensione è u locu di a regione LogicLock.
   e. Quandu site cuntentu chì a piazza di u vostru disignu hè puntuale pulita, esporta quella partizione cum'è acl_iface_partition.qxp Quartus Prime Exported Partition. File.
   Cum'è deskrittu in a sezione Stabbilimentu di u Flussu di Timing Garantitu di u AIntel FPGA SDK for OpenCL Custom Platform Toolkit User Guide, impurtendu stu .qxp  file in u disignu di primu livellu, cumplete u requisitu di furnisce un disignu di bordu cù un flussu di chjusu di timing garantitu.
   Per i fatturi chì puderanu influenzà a qualità di i risultati (QoR) di a vostra partizione esportata, fate riferimentu à a Considerazioni Generale di Qualità di i Risultati per a sezione Partizione di u Bordu Exportatu in a Guida d'Usuariu di l'Intel FPGA SDK per OpenCL Custom Platform Toolkit.
   f. Disabilita a regione acl_iface_region LogicLock rinviendu u cumandimu in u Passu 2 torna à set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region.
4. Se a vostra scheda SoC FPGA usa diverse pin è periferie di u bloccu HPS, rigenerate u preloader è a fonte di l'arburu di u dispusitivu (DTS) file. Se cambiate i paràmetri di u controller di memoria HPS DDR, rigenerate u preloader.
5. Crea l'imaghjini di a carta flash SD.
6. Crea a vostra Piattaforma Personalizzata, chì include l'imaghjini di a carta flash SD.
7. Cunsiderate a creazione di una versione di l'ambiente di runtime di a vostra Piattaforma Personalizzata per l'usu cù l'Intel FPGA Runtime Environment (RTE) per OpenCL. A versione RTE di a vostra Piattaforma Personalizzata ùn include micca repertorii di hardware è l'imaghjini di a carta flash SD. Questa Piattaforma Personalizzata si carica nantu à u sistema SoC FPGA per permette à l'applicazioni d'ospiti di eseguisce. In cuntrastu, a versione SDK di a Piattaforma Personalizzata hè necessariu per u SDK per compilà i kernels OpenCL.
   Cunsigliu: Pudete aduprà a versione SDK di a vostra Piattaforma Personalizzata per u RTE. Per salvà
   spaziu, sguassate l'imagine di a carta flash SD da a versione RTE di a vostra piattaforma Custom.
8. Pruvate a vostra Plataforma Personalizzata.
   Consultate a sezione Testing the Hardware Design di l'Intel FPGA SDK for OpenCL Custom Platform Toolkit User Guide per più infurmazione.

Ligami cunnessi

• Pruvate u Disegnu di Hardware
• Compilation Incremental Quartus Prime per u Design Gerarchicu è Basatu in Team
• Stabbilimentu di u flussu di timing garantitu
• Considerazioni Generale di Qualità di Risultati per a Partizione di u Cunsigliu Esportatu

1.2.1 Aghjurnà una Piattaforma di Referenza Portata
In a versione attuale di u Cyclone V SoC Development Kit Reference Platform, u bloccu HPS hè in a partizione chì definisce tutta a logica non-kernel. Tuttavia, ùn pudete micca esportà l'HPS cum'è parte di u .qxp file. Per aghjurnà una Piattaforma Personalizzata esistente chì avete mudificatu da una versione precedente di c5soc, implementate u flussu di preservazione QXP, aghjurnà l'imagine di a carta flash SD per ottene l'ultimu ambiente di runtime, è aghjurnà u board_spec.xml file per attivà l'automigrazione.
L'Altera® SDK per OpenCL versione 14.1 è oltre sonde u board_spec.xml file per l'infurmazioni di bordu, è implementa l'aghjurnamenti automatichi. Perchè mudificà u
cuncepimentu implementendu u flussu di preservazione QXP, deve aghjurnà u board_spec.xml file à u so furmatu in a versione attuale. Aghjurnà u file permette à l'SDK di distingue trà e Piattaforme Personalizzate senza cunservazione è e Piattaforme Personalizzate attuali basate in QXP. Consultate l'Automigrazione di Piattaforma Personalizzata per a Compatibilità Avanzata in l'Intel FPGA SDK for OpenCL Custom Platform Toolkit User Guide per più infurmazione.

1. Per implementà u flussu di preservazione QXP in un disignu hardware Cyclone V SoC FPGA chì hè purtatu da una versione precedente di c5soc, fate i seguenti passi per creà una subpartizione per escludiri l'HPS da u .qxp. file:
   a. Prima di creà una partizione intornu à a logica non-kernel, crea una partizione intornu à l'HPS in u .qsf Quartus Prime Settings. File.
   Per esampLe:
   # Particione manualmente l'istanza chì modella l'assegnazione di I/O dedicata à HPS -name PARTITION_HIERARCHY borde_18261 -to "system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_0:hps_0|system_acl_iface_hps_io|__ system_acl_iface_hps_0_hps_io_border:border" -section_id "system_acl_iface_hps_0_hps_io_border:border"
   # Impostate a partizione per esse un tipu HPS_PARTITION per esse trattatu currettamente da u restu di Quartus
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id "system_acl_iface_hps_0_hps_io_border:border"
   quartus_cdb top -c top
   –incremental_compilation_export=acl_iface_partition.qxp
   –incremental_compilation_export_partition_name = acl_iface_partition
   –incremental_compilation_export_post_synth=on
   –incremental_compilation_export_post_fit = on
   –incremental_compilation_export_routing=on
   –incremental_compilation_export_flatten=off
   Dopu chì escludite l'HPS da a particione, pudete impurtà u .qxp file è cumpilà u vostru disignu.
2. Aghjurnate l'imaghjini di a carta flash SD cù a versione attuale di l'Intel FPGA RTE per OpenCL eseguendu e seguenti attività:
   a. Munti lu file tavula di assignazione (fat32) è allargata file partizioni di sistema (ext3) in l'imaghjini esistenti cum'è dispositi di loop-back. Per struzzioni dettagliate, fate riferimentu à u Passu 2 in Custruì una immagine SD Flash Card.
   b. In u cartulare /home/root/opencl_arm32_rte, sguassate u files da a versione precedente di u RTE.
   c. Scaricate è unpack a versione attuale di u RTE in u cartulare /home/root/opencl_arm32_rte.
   d. In u /driver/version.h file di a vostra piattaforma Custom, aghjurnà l'assignazione ACL_DRIVER_VERSION à . (per esample, 16.1.x, induve 16.1 hè a versione SDK, è x hè a versione di driver chì avete stabilitu).
   e. Ricustruisce u driver.
   f. Sguassate u cartulare (s) hardware di a vostra Plataforma Personalizzata. Copia a Piattaforma Personalizzata, cù u driver aghjurnatu, à u cartulare /home/root/opencl_arm_rte/board.
   g. Copia l'Altera.icd file da u cartulare /home/root/opencl_arm32_rte è aghjunghje à u cartulare /etc/OpenCL/vendors.
   h. Smontate è pruvate a nova maghjina. Per struzzioni dettagliate, fate riferimentu à i Passi da 8 à 11 in Creazione di una immagine SD Flash Card.

Ligami cunnessi

• Creazione di un'immagine SD Flash Card a pagina 14
  Avete ancu l'opzione di creà una nova maghjina di carta flash SD.
• Automigrazione di a piattaforma persunalizata per a cumpatibilità avanti

1.3 Supportu di u Software per a Memoria Shared
A memoria fisica sparta trà FPGA è CPU hè a memoria preferita per i kernel OpenCL in esecuzione in SoC FPGA. Perchè l'FPGA accede à a memoria fisica cumuna, in uppusizione à a memoria virtuale cumuna, ùn hà micca accessu à e tabelle di pagina di CPU chì mappanu l'indirizzi virtuali di l'utilizatori à l'indirizzi di e pagine fisiche.
In quantu à l'hardware, i kernels OpenCL accede à a memoria fisica sparta per via di cunnessione diretta à u controller di memoria dura HPS DDR. In quantu à u software, u supportu per a memoria fisica cumuna implica e seguenti considerazioni:

1. Implementazioni software tipiche per l'assignazione di memoria nantu à u CPU (per esample, a funzione malloc () ùn pò micca assignà una regione di memoria chì a FPGA pò utilizà.
   A memoria chì a funzione malloc () attribuisce hè contigua in u spaziu di l'indirizzu di memoria virtuale, ma qualsiasi pagine fisiche sottostanti sò improbabile di esse contigue fisicamente. Comu tali, l'ospitu deve esse capace di allocà e regioni di memoria fisicamente contigue. Tuttavia, sta capacità ùn esiste micca in l'applicazioni spaziali d'utilizatori in Linux. Dunque, u driver di u kernel Linux deve esse realizatu l'assignazione.
2. U driver di kernel OpenCL SoC FPGA Linux include a funzione mmap () per assignà a memoria fisica cumuna è mape in u spaziu di l'utilizatori. A funzione mmap () usa u standard Linux kernel call dma_alloc_coherent () per dumandà e regioni di memoria fisicamente contigue per sparta cù un dispositivu.
3. In u kernel Linux predeterminatu, dma_alloc_coherent () ùn attribuisce micca a memoria fisicamente contigua più di 0.5 megabyte (MB) in dimensione. Per permette à dma_alloc_coherent() di allocà una grande quantità di memoria fisicamente contigua, attivate a funzione di allocatore di memoria contigua (CMA) di u kernel Linux è poi ricompilate u kernel Linux.
   Per u Cyclone V SoC Development Kit Reference Platform, CMA gestisce 512 MB da 1 GB di memoria fisica. Pudete aumentà o diminuite stu valore, secondu a quantità di memoria spartuta chì l'applicazione richiede. A chjama dma_alloc_coherent() puderia micca esse capace di allocà i 512 MB sanu di memoria fisicamente cuntigua; in ogni modu, pò ottene in rutina circa 450 MB di memoria.
4. U CPU pò cache a memoria chì a chjama dma_alloc_coherent () attribuisce. In particulare, l'operazioni di scrittura da l'applicazione host ùn sò micca visibili à i kernels OpenCL. A funzione mmap () in u driver di kernel OpenCL SoC FPGA Linux cuntene ancu chjamate à a funzione pgprot_noncached () o remap_pf_range () per disattivà a caching per questa regione di memoria esplicitamente.
5. Dopu chì a funzione dma_alloc_coherent () attribuisce a memoria fisicamente contigua, a funzione mmap () torna l'indirizzu virtuale à u principiu di a gamma, chì hè l'indirizzu span di a memoria chì assignate. L'applicazione d'ospiti richiede stu indirizzu virtuale per accede à a memoria. Per d 'altra banda, i kernels OpenCL necessitanu indirizzi fisici. U driver di u kernel Linux mantene a traccia di a mappatura di l'indirizzu virtuale à fisicu. Pudete mappe l'indirizzi fisichi chì mmap () torna à l'indirizzi fisici reali aghjunghjendu una dumanda à u driver.
   A chiamata aocl_mmd_shared_mem_alloc () MMD di l'interfaccia di prugrammazione di l'applicazione (API) incorpora e seguenti dumande:
   a. A funzione mmap() chì attribuisce memoria è torna l'indirizzu virtuale.
   b. A dumanda extra chì mappa l'indirizzu virtuale tornatu à l'indirizzu fisicu.
   A chjama di l'API aocl_mmd_shared_mem_alloc() MMD torna poi dui indirizzi
   - l'indirizzu riturnatu propiu hè l'indirizzu virtuale, è l'indirizzu fisicu va à device_ptr_out.
   Nota: U cunduttore pò solu mape l'indirizzi virtuali chì a funzione mmap () torna à l'indirizzi fisici. Se dumandate l'indirizzu fisicu di qualsiasi altru puntatore virtuale, u driver torna un valore NULL.

Attenzione: L'Intel FPGA SDK for OpenCL runtime libraries assume chì a memoria spartuta hè a prima memoria listata in u board_spec.xml file. In altri palori, l'indirizzu fisicu chì u driver di kernel Linux ottene diventa l'indirizzu Avalon® chì u kernel OpenCL passa à l'HPS SDRAM.
In quantu à a biblioteca di runtime, utilizate a chjama clCreateBuffer () per assignà a memoria cumuna cum'è un buffer di u dispositivu in a seguente manera:

• Per a variante di dui piani DDR cù memoria cumuna è micca spartuta, clCreateBuffer () attribuisce memoria spartuta se specificate a bandiera CL_MEM_USE_HOST_PTR. L'usu di altre bandiere provoca clCreateBuffer () per assignà un buffer in a memoria non-shared.
• Per a variante di una sola scheda DDR cù una sola memoria sparta, clCreateBuffer () attribuisce a memoria spartuta, indipendentemente da quale bandiera specificate.
  Attualmente, u supportu Linux 32-bit in CPU ARM guverna l'estensione di u supportu di memoria spartuta in e librerie di runtime SDK. In altre parolle, biblioteche runtime compilate in altri ambienti (per esample, x86_64 Linux o Windows 64-bit) ùn sustene micca a memoria sparta.
  C5soc ùn hà micca implementatu a memoria eterogenea per distingue trà a memoria sparta è micca spartuta per i seguenti motivi:
  1. Storia-Supportu di memoria eterogeneu ùn era micca dispunibule quandu u supportu di memoria spartutu hè statu creatu urigginariamente.
  2. Interfaccia uniforme - Perchè OpenCL hè un standard apertu, Intel mantene a coherenza trà i venditori di piattaforma di computing eterogenei. Dunque, a listessa interfaccia cum'è l'architetture di l'altri venditori di bordu hè aduprata per assignà è aduprà memoria spartuta.

1.4 Reconfigurazione FPGA
Per i FPGA SoC, u CPU pò cunfigurà u tessulu core FPGA senza interrompe l'operazione di u CPU. U bloccu hardware FPGA Manager chì straddles l'HPS è u core FPGA realiza a ricunfigurazione. U kernel Linux include un driver chì permette un accessu faciule à u Manager FPGA.

• À view u statutu di u core FPGA, invucà u cat /sys/class/fpga/fpga0/ cumanda di status.
  L'Intel FPGA SDK per l'utilità di prugramma OpenCL dispunibule cù a Piattaforma di Riferimentu di u Kit di Sviluppu Cyclone V SoC usa questa interfaccia per programà l'FPGA. Quandu si riprogramma un core FPGA cù un CPU in esecuzione, l'utilità di u prugramma eseguisce tutte e seguenti attività:
  1. Prima di riprogrammà, disattiveghjanu tutti i ponti di cumunicazione trà l'FPGA è l'HPS, i ponti H2F è LH2F.
  Riattivate questi ponti dopu a riprogrammazione cumpleta.
  Attenzione: U sistema OpenCL ùn usa micca u ponte FPGA-à-HPS (F2H). Consultate a sezione di l'Interfacce HPS-FPGA in u Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual per più infurmazione.
  2. Assicuratevi chì u ligame trà u FPGA è u controller HPS DDR hè disattivatu durante a riprogrammazione.
  3. Assicuratevi chì l'interruzioni FPGA nantu à a FPGA sò disattivate durante a riprogrammazione.
  Inoltre, avvisate u cunduttore per rifiutà qualsiasi interruzioni da a FPGA durante a riprogrammazione.

Cunsultate u codice fonte di l'utilità di u prugramma per i dettagli nantu à l'implementazione attuale.

Attenzione: Ùn cambiate micca a cunfigurazione di u controller HPS DDR quandu u CPU hè in esecuzione.
Fate cusì puderia causà un errore fatale di u sistema perchè pudete cambià a cunfigurazione di u controller DDR quandu ci sò transazzione di memoria eccezziunale da u CPU. Questu significa chì quandu u CPU hè in esecuzione, ùn pudete micca riprogrammà u core FPGA cù una maghjina chì usa HPS DDR in una cunfigurazione diversa.
Ricurdativi chì u sistema OpenCL, è u disignu di riferimentu Golden Hardware dispunibule cù l'Intel SoC FPGA Embedded Design Suite (EDS), stabilisce l'HPS DDR in un modu unicu 256-bit.
E parti di u sistema di CPU cum'è u predictore di ramu o u prefetcher di a tabella di pagina puderanu emette cumandamenti DDR ancu quandu pare chì nunda ùn hè in esecuzione in u CPU.
Dunque, u tempu di boot hè l'unicu tempu sicuru per stabilisce a cunfigurazione di u controller HPS DDR.
Questu implica ancu chì U-boot deve avè un binariu crudu file (.rbf) imagine per carica in memoria. Altrimenti, pudete attivà l'HPS DDR cù porti inutilizati nantu à a FPGA è da pudè cambià a cunfigurazione di u portu dopu. Per quessa, u driver di kernel OpenCL Linux ùn include più a logica necessaria per stabilisce a cunfigurazione di u controller HPS DDR.
U pacchettu SW3 dual in-line (DIP) cambia nantu à u Cylone V SoC Development Kit cuntrolla a forma prevista di l'imaghjini .rbf (vale à dì, se file hè cumpressu è/o criptatu). C5soc, è u Golden Hardware Reference Design dispunibile cù u SoC EDS, includenu l'imaghjini .rbf cumpressi ma micca criptati. I paràmetri di SW3 DIP switch descritti in l'Intel FPGA SDK per OpenCL Cyclone V SoC Getting Started Guide currispondenu à sta cunfigurazione di l'imagine .rbf.

Ligami cunnessi

• Interfacce HPS-FPGA
• Configurazione di i Switch SW3

1.4.1 Dettagli di l'architettura di u sistema FPGA
U supportu per u Cyclone V SoC Development Kit Reference Platform hè basatu annantu à a Stratix® V Reference Platform (s5_ref), dispunibule cù Intel FPGA SDK per OpenCL.
L'urganizazione generale di u sistema c5soc Qsys è u driver di kernel sò assai simili à quelli in s5_ref.
I seguenti cumpunenti core FPGA sò listessi in c5soc è s5_ref:

• bloccu VERSION_ID
• Meccanisimu di riposu
• Divisore di banca di memoria
• Interfaccia cache snoop
• Orologio Kernel
• Blocchi di cuntrollu di l'accessu à u registru (CRA).

1.5 Custruì una immagine SD Flash Card
Perchè u Cyclone V SoC FPGA hè un sistema cumpletu nantu à un chip, site rispunsevuli di furnisce a definizione completa di u sistema. Intel ricumandemu di furnisce in forma di una maghjina di carta flash SD. L'Intel FPGA SDK for OpenCL user pò simpricimenti scrive l'imaghjini à a micro SD card flash è a scheda SoC FPGA hè pronta per l'usu.
Modificazione di un'immagine di una scheda flash SD esistente a pagina 13
Intel consiglia di mudificà solu l'imaghjini dispunibili cù a Piattaforma di Riferimentu di u Kit di Sviluppu Cyclone V SoC. Avete ancu l'opzione di creà una nova maghjina di carta flash SD.
Creazione di un'immagine SD Flash Card a pagina 14
Avete ancu l'opzione di creà una nova maghjina di carta flash SD.

1.5.1 Mudificà l'Imagine di una Card Flash SD esistente
Intel ricumanda di mudificà solu l'imaghjini dispunibili cù u Cyclone V SoC
Piattaforma di Riferimentu di u Kit di Sviluppu. Avete ancu l'opzione di creà una nova maghjina di carta flash SD.
L'imagine c5soc linux_sd_card_image.tgz file hè dispunibule in u cartulare ALTERAOCLSDKROOT/board/c5soc, induve ALTERAOCLSDKROOT indica a strada di l'Intel FPGA SDK per u repertoriu di stallazione di OpenCL.

Attenzione: Per mudificà l'imaghjini di a carta flash SD, duvete avè privilegi di root o sudo.

1. Per decompressà u $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz file, eseguite u cumandimu tar xvfzlinux_sd_card_image.tgz.
2. Cumpilà u hello_world OpenCL exampu disignu utilizendu u vostru supportu di Piattaforma Personalizzata. Rinominate u .rbf file chì l'Intel FPGA SDK per OpenCL Offline Compiler genera cum'è opencl.rbf, è mette nantu à a partizione fat32 in l'imaghjini di a carta flash SD.
   Pudete scaricà u hello_world exampu disignu da OpenCL Design Examples page nantu à l'Altera websitu.
3. Pone u .rbf file in a partizione fat32 di l'imaghjini di a carta flash.
   Attenzione: A partizione fat32 deve cuntene sia u zImage file è u .rbf file. Senza un .rbf file, un errore fatale accade quandu inserite u driver.
4. Dopu avè creatu l'imaghjini di a carta SD, scrivite à una carta micro SD invucandu u cumandimu seguente: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. Per pruvà l'imaghjini di a vostra carta flash SD, eseguite e seguenti attività:
   a. Inserite a carta micro SD flash in a scheda SoC FPGA.
   b. Accende u bordu.
   c. Invoca l'ordine di utilità di diagnostica aocl.

1.5.2 Crià una immagine SD Flash Card
Avete ancu l'opzione di creà una nova maghjina di carta flash SD. Istruzzioni generichi nantu à a custruzzione di una nova maghjina di carta flash SD è ricustruisce una maghjina di carta flash SD esistente sò dispunibili nantu à a pagina GSRD v14.0.2 - SD Card di RocketBoards.org websitu.
I passi sottu descrizanu a prucedura per creà l'imaghjini linux_sd_card_image.tgz da l'imaghjini di a carta flash SD Golden System Reference Design (GSRD):
Nota:
Per creà l'imaghjini da l'imaghjini c5soc, eseguite tutte e funzioni applicabili delineate in questa prucedura.

1. Scaricate è sbulicà a versione 14.0 di l'immagine di a carta flash GSRD SD da Rocketboards.org.
2. Munti lu file tavula di assignazione (fat32) è allargata file partizioni di sistema (ext3) in questa maghjina cum'è dispositi di loop-back. Per muntà una partizione, fate i seguenti passi:
   a. Determina l'iniziu di byte di a partizione in l'imaghjina invucandu u /sbin/fdisk -lu image_file cumanda.
   Per esample, u numeru di partizioni 1 di u tipu W95 FAT hà un offset di bloccu di 2121728. Cù 512 bytes per bloccu, l'offset di byte hè 512 bytes x 2121728 = 1086324736 bytes.
   b. Identificà un dispositivu di ciclu liberu (per esample, /dev/loop0) scrivendu u cumandimu losetup -f.
   c. Assumindu / dev/loop0 hè u dispusitivu di loop gratuitu, assignate a vostra maghjina di carta flash à u dispositivu di bloccu di loop invuchendu u losetup /dev/loop0 image_file -0 1086324736 cumanda.
   d. Munta u dispusitivu di loop invuchendu u cumandimu mount /dev/loop0 /media/disk1.
   Dentru l'imaghjini file, /media/disk1 hè avà una partizione fat32 muntata.
   e. Repetite i passi da a à d per a partizione ext3.
3. Scaricate a versione Cyclone V SoC FPGA di l'Intel FPGA Runtime Environment per u pacchettu OpenCL da u Centru di Download in Altera websitu.
   a. Cliccate u buttone Scaricate accantu à l'edizione di u software Quartus Prime.
   b. Specificate a versione di liberazione, u sistema operatore è u metudu di scaricamentu.
   c. Cliccate a tabulazione Software Addizionale è selezziunate per scaricà Intel FPGA
   Ambiente di runtime per OpenCL Linux Cyclone V SoC TGZ.
   d. Dopu avè scaricatu l'aocl-rte- .arm32.tgz file, unpack it to
   un repertoriu chì avete.
4. Pone l'aocl-rte- unpacked .arm32 in u cartulare /home/root/opencl_arm32_rte in a partizione ext3 di l'imaghjini file.
5. Sguassate u cartulare (s) hardware di a vostra Piattaforma Personalizzata, è poi mette a Piattaforma Personalizzata in u subdirectory di u bordu di /home/root/opencl_arm32_rte.
6. Crea init_opencl.sh file in u cartulare /home/root cù u cuntenutu seguente: export ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte export AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ export PATH=$ALTERAOCLSDKROOT/bin:$PATH export LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
   L'utente di u SDK eseguisce u cumandimu fonte ./init_opencl.sh per carricà e variabili di l'ambiente è u driver di kernel OpenCL Linux.
7. Sè avete bisognu di aghjurnà u preloader, u DTS files, o u kernel Linux, avete bisognu di u compilatore arm-linux-gnueabihf-gcc da u SoC EDS. Segui l'istruzzioni delineate in a Guida di l'Usuariu di Intel SoC FPGA Embedded Design Suite per acquistà u software, ricompilà è aghjurnà i pertinenti. files nantu à a partizione fat32 muntata.
   Attenzione: Hè più prubabile chì avete bisognu di aghjurnà u preloader se a vostra Plataforma Personalizzata hà usi di pin differenti da quelli in c5soc.
   Ricurdativi: Se ricompilate u kernel Linux, ricompilate u driver di kernel Linux cù a stessa fonte di kernel Linux files. Se ci hè una discrepanza trà u driver di u kernel Linux è u kernel Linux, u driver ùn caricarà micca. Inoltre, duvete attivà u CMA.
   Consultate Recompiling the Linux Kernel per più infurmazione.
8. Cumpilà u hello_world OpenCL exampu disignu utilizendu u vostru supportu di Piattaforma Personalizzata. Rinominate u .rbf file chì l'Intel FPGA SDK per OpenCL Offline Compiler genera cum'è opencl.rbf, è mette nantu à a partizione fat32 in l'imaghjini di a carta flash SD.
   Pudete scaricà u hello_world exampu disignu da OpenCL Design Examples page nantu à l'Altera websitu.
   9. Dopu à voi magazzini tutti i nicissariu files nantu à l'imaghjini di a carta flash, invoca i seguenti cumandamenti:
   a. sync
   b. unmount /media/disk1
   c. smontà induve hè u nome di u repertoriu chì utilizate per a muntagna di a partizione ext3 in 3 in a pagina 3 (per esample, /media/disk2).
   d. losetup -d /dev/loop0
   e. losetup -d /dev/loop1
9. Cumpressà l'imaghjini di a carta flash SD invuchendu u cumandimu seguente: tar cvfz .tgz linux_sd_card_image
10. Consegna u .tgz file in u cartulare radice di a vostra piattaforma Custom.
11. Per pruvà l'imaghjini di a vostra carta flash SD, eseguite e seguenti attività:
    a. Scrivite l'imaghjini senza cumpressione resultanti nantu à una carta flash micro SD.
    b. Inserite a carta micro SD flash in a scheda SoC FPGA.
    c. Accende u bordu.
    d. Invoca l'ordine di utilità di diagnostica aocl.

Ligami cunnessi

• Guida per l'utente di Intel SoC FPGA Embedded Design Suite
• OpenCL Design Examples page nantu à l'Altera websitu
• Ricompilazione di u Kernel Linux à a pagina 16
  Per attivà u CMA, prima deve recompilà u kernel Linux.
• Interrogazione di u nome di u dispositivu di a vostra scheda FPGA (diagnosi)

1.6 Cumpilà u Kernel Linux per Cyclone V SoC FPGA
Prima di eseguisce l'applicazioni OpenCL nantu à u Cyclone V SoC FPGA, duvete compilà a fonte di u kernel Linux, è compilà è installate u driver di kernel OpenCL Linux.

1. Ricompilazione di u Kernel Linux à a pagina 16
   Per attivà u CMA, prima deve recompilà u kernel Linux.
2. Cumpilazione è Installazione di u Driver di kernel OpenCL Linux à a pagina 17 Cumpilà u driver di kernel OpenCL Linux versu a fonte di kernel compilata.

1.6.1 Recompiling the Linux Kernel
Per attivà u CMA, prima deve recompilà u kernel Linux.

1. Cliccate u GSRD v14.0 - Compiling Linux link in a pagina Risorse di u RocketBoards.org websitu per accede à l'istruzzioni nantu à scaricà è ricustruisce u codice fonte di u kernel Linux.
   Per l'usu cù u ™ Intel FPGA SDK per OpenCL, specificate socfpga-3.13-rel14.0 cum'è .
2. Nota: U prucessu di custruzione crea l'arch/arm/configs/socfpga_defconfig file. Questu file specifica i paràmetri per a cunfigurazione predeterminata di socfpga.
   Aghjunghjite e seguenti linee à u fondu di l'arch/arm/configs/socfpga_defconfig file.
   CONFIG_MEMORY_ISOLATION=y
   CONFIG_CMA=y
   CONFIG_DMA_CMA=y
   CONFIG_CMA_DEBUG=y
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=y
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   U valore di cunfigurazione CONFIG_CMA_SIZE_MBYTES stabilisce u limitu superiore nantu à u numeru tutale di memoria fisicamente cuntigua dispunibule. Pudete aumentà stu valore se avete bisognu di più memoria.
3. Attenzione: A quantità tutale di memoria fisica dispunibile per u processore ARM nantu à a scheda SoC FPGA hè 1 GB. Intel ùn ricumande micca di stabilisce u CMA manager vicinu à 1 GB.
4. Eseguite u cumandimu make mrproper per pulisce a cunfigurazione attuale.
5. Eseguite u cumandimu make ARCH=arm socfpga_deconfig.
   ARCH=arm indica chì vulete cunfigurà l'architettura ARM.
   socfpga_defconfig indica chì vulete utilizà a cunfigurazione socfpga predeterminata.
6. Eseguite l'esportazione CROSS_COMPILE=arm-linux-gnueabihf- cumanda.
   Questu cumandimu stabilisce a variabile di l'ambiente CROSS_COMPILE per specificà u prefissu di a catena d'uttellu desiderata.
7. Eseguite u cumandimu make ARCH=arm zImage. L'imaghjini resultanti hè dispunibule in arch/arm/boot/zImage file.
8. Pone u zImage file in a partizione fat32 di l'imaghjini di a carta flash. Per struzzioni dettagliate, riferite à u Cyclone V SoC FPGA-specificu GSRD User Manual in Rocketboards.org.
9. Nota: Per inserisce currettamente u driver di kernel OpenCL Linux, prima carica un SDKgenerated.rbf file nantu à u FPGA.
   Per creà u .rbf file, compilà un design SDK example cù a Piattaforma di Riferimentu di u Kit di Sviluppu Cyclone V SoC cum'è a Piattaforma Personalizzata destinata.
   9. Pone u .rbf file in a partizione fat32 di l'imaghjini di a carta flash.
   Attenzione: A partizione fat32 deve cuntene sia u zImage file è u .rbf file. Senza un .rbf file, un errore fatale accade quandu inserite u driver.
10. Inserite a carta micro SD programata, chì cuntene l'imaghjini di a carta SD chì avete mudificatu o creatu prima, in u Kit di Sviluppu SoC Cyclone V è poi accende a scheda SoC FPGA.
11. Verificate a versione di u kernel Linux installatu eseguendu u cumandimu uname -r.
12. Per verificà chì avete attivatu u CMA cù successu in u kernel, cù a scheda SoC FPGA alimentata, eseguite u cumandimu grep init_cma /proc/kallsyms.
    CMA hè attivatu se l'output ùn hè micca viotu.
13. Per utilizà u kernel Linux recompilatu cù u SDK, compile è installate u driver di kernel Linux.

Ligami cunnessi

• Manuali d'uso Golden System Reference Design (GSRD).
• Creazione di un'immagine SD Flash Card a pagina 13
  Perchè u Cyclone V SoC FPGA hè un sistema cumpletu nantu à un chip, site rispunsevuli di furnisce a definizione completa di u sistema.

1.6.2 Cumpilà è Stallà u Driver OpenCL Linux Kernel
Cumpilà u driver di kernel OpenCL Linux contr'à a fonte di kernel compilata.

A fonte di u driver hè dispunibule in a versione Cyclone V SoC FPGA di l'Intel FPGA Runtime Environment per OpenCL. Inoltre, assicuratevi chì avete caricatu un Intel FPGA SDK per .rbf generatu da OpenCL file in a FPGA per impedisce l'installazione incorrecta di u modulu di u kernel Linux.

1. Scaricate a versione Cyclone V SoC FPGA di l'Intel FPGA Runtime Environment per u pacchettu OpenCL da u Centru di Download in Altera websitu.
   a. Cliccate u buttone Scaricate accantu à l'edizione di u software Quartus Prime.
   b. Specificate a versione di liberazione, u sistema operatore è u metudu di scaricamentu.
   c. Cliccate a tabulazione Software Addizionale è selezziunate per scaricà Intel FPGA
   Ambiente di runtime per OpenCL Linux Cyclone V SoC TGZ.
   d. Dopu avè scaricatu l'aocl-rte- .arm32.tgz file, unpack it to
   un repertoriu chì avete.
   A fonte di driver hè in aocl-rte- .arm32/board/c5soc/ directory driver.
2. Per recompilà u driver di kernel OpenCL Linux, stabilisce u valore KDIR in u Make di u driverfile à u cartulare chì cuntene a fonte di u kernel Linux files.
3. Eseguite l'esportazione CROSS_COMPILE=arm-linux-gnueabihf- cumanda per indicà u prefissu di a vostra catena di strumenti.
4. Eseguite u cumandamentu di fà pulita.
5. Eseguite u cumandimu make per creà l'aclsoc_drv.ko file.
6. Trasferisce u cartulare opencl_arm32_rte à u Cyclone V SoC FPGA Board.
   Esecuzione di u scp -r root@your-ipaddress: cumanda mette l'ambiente di runtime in u cartulare / home / root.
7. Eseguite u script init_opencl.sh chì avete creatu quandu avete custruitu l'immagine di a carta SD.
8.  Invoca l'ordine di utilità di diagnostica aocl. L'utilità di diagnostica restituverà un risultatu passatu dopu avè eseguitu init_opencl.sh cù successu.

1.7 Problemi cunnisciuti
Attualmente, ci sò certe limitazioni à l'usu di l'SDK Intel FPGA per OpenCL cù a Piattaforma di Riferimentu di Kit di Sviluppu Cyclone V SoC.

1. Ùn pudete micca annullà i nomi di u venditore è di u bordu rappurtati da e stringhe CL_DEVICE_VENDOR è CL_DEVICE_NAME di a chjama clGetDeviceInfo().
2. Se l'ospite attribuisce una memoria constante in u sistema DDR spartutu (vale à dì, HPS DDR) è modifica a memoria constante dopu l'esekzione di u kernel, i dati in memoria puderanu esse obsoleti. Stu prublema nasce perchè u core FPGA ùn pò micca snoop in transazzioni DDR CPU-à-HPS.
   Per impediscenu l'esecuzioni successive di u kernel di accede à dati obsoleti, implementate una di e seguenti soluzioni:
   • Ùn mudificà memoria custanti dopu à u so iniziali.
   • Sè avete bisognu di parechji setti di dati __custanti, creanu parechje buffers di memoria constante.
   • Sè dispunibule, assignate memoria constante in a FPGA DDR in a vostra scheda di acceleratore.
3. L'utilità SDK in ARM sustene solu u prugramma è diagnostica cumandamenti di utilità.
   I cumandamenti di utilità flash, installate è disinstallate ùn sò micca applicabili à u Kit di Sviluppu SoC Cyclone V per i seguenti motivi:
   a. L'utilità di installazione deve cumpilà u driver di kernel Linux aclsoc_drv è attivallu in u SoC FPGA. A macchina di sviluppu hà da fà a compilazione; in ogni modu, cuntene digià fonti di kernel Linux per u SoC FPGA. I fonti di kernel Linux per a macchina di sviluppu sò sfarenti di quelli per u SoC FPGA. U locu di e fonti di u kernel Linux per u SoC FPGA hè prubabilmente scunnisciutu à l'utilizatori di SDK. In listessu modu, l'utilità di disinstallazione ùn hè ancu dispunibile per u Kit di Sviluppu SoC Cyclone V.
   Inoltre, furnisce aclsoc_drv à u bordu SoC hè sfida perchè a distribuzione predeterminata di u Cyclone V SoC Development Kit ùn cuntene micca u kernel Linux include files o u compilatore GNU Compiler Collection (GCC).
   b. L'utilità flash richiede di mette un .rbf file di un disignu OpenCL nantu à a partizione FAT32 di a carta flash micro SD. Attualmente, sta partizione ùn hè micca muntata quandu l'utente SDK accende a scheda. Dunque, u megliu modu per aghjurnà a partizione hè di utilizà un lettore di carte flash è a macchina di sviluppu.
4. Quandu si passa trà l'Intel FPGA SDK per OpenCL Offline Compiler eseguibile files (.aocx) chì currispondenu à diverse varianti di bordu (vale à dì, c5soc è c5soc_sharedonly), duvete aduprà l'utilità di u prugramma SDK per carricà u .aocx. file per a nova variante di bordu per a prima volta. Se simpricimenti eseguite l'applicazione host utilizendu una nova variante di scheda, ma a FPGA cuntene l'imaghjini da una altra variante di bordu, un errore fatale pò accade.
5. U .qxp file ùn include micca l'assignazioni di partizioni di l'interfaccia perchè u software Quartus Prime risponde à i requisiti di timing di sta partizione.
6. Quandu accende u tavulinu, u so indirizzu di cuntrollu di l'accessu à i media (MAC) hè stabilitu à un numeru aleatoriu. Se a vostra pulitica LAN ùn permette micca stu cumpurtamentu, stabilisce l'indirizzu MAC eseguendu e seguenti attività:
   a. Durante l'accensione di U-Boot, appughjà qualsiasi chjave per entre in u prompt di cumandamentu U-Boot.
   b. Type setenv ethaddr 00:07:ed:00:00:03 à u prompt di cumanda.
   Pudete sceglie qualsiasi indirizzu MAC.
   c. Scrivite u cumandimu saveenv.
   d. Reboot u bordu.

1.8 Storia di Revisione di Documenti
Tabella 1.
Storia di Revisione di Documenti di l'Intel FPGA SDK per OpenCL Cyclone V SoC
Guida di Porting di Piattaforma di Riferimentu di Kit di Sviluppu

Data	Versione	Cambiamenti
Maghju-17	2017.05.08	• Liberazione di mantenimentu.
d'ottobre 2016	2016.10.31	• Rebranded Altera SDK per OpenCL à Intel FPGA SDK per OpenCL. • Rebranded Altera Offline Compiler à Intel FPGA SDK per OpenCL Offline Compiler.
Maghju-16	2016.05.02	•Modified instructions nant'à u bastimentu è mudificà una maghjina di carta flash SD. • Istruzzioni mudificate nantu à recompilà u kernel Linux è u driver di kernel Linux OpenCL.
Nuvembre-15	2015.11.02	• Liberazione di mantenimentu, è cambiatu casi di Quartus II à Quartus Prime.
Maghju-15	15.0.0	•In FPGA Reconfiguration, sguassate istruzzioni per riprogrammà u core FPGA cun un. rbf image invucandu u cat filenome>. rbf > /dev/ fpga0 cumanda perchè stu metudu ùn hè micca cunsigliatu.
Dicembre-14	14.1.0	• Rinominatu u documentu cum'è Altera Cyclone V SoC Development Kit Reference Platform Porting Guide. • Aghjurnatu l'utilità di riprogrammazione à u prugramma aoclfilename> cumanda di utilità .aocx. •Aggiornata l'utilità di diagnostica à u diagnosticu aocl è u diagnosticu aocl cumanda di utilità. • Aggiornata a prucedura in a sezione Porting the Reference Platform to Your SoC Board per include struzzioni nantu à u porting è mudificà a particione di u bordu c5soc per creà una particione timing-clean per u flussu di chjusu di timing garantitu. •Inseritu u tema Aggiornamentu di una Piattaforma di Referenza Portata per delineà e prucedure per i seguenti compiti: 1.Escludendu u bloccu di u sistema di processore duru (HPS) in a partizione di u bordu 2.Updating l 'imagine carta flash SD •Aggiornatu a rùbbrica Building an SD Flash Card Image. Hè cunsigliatu di utilizà a versione 14.0 di l'imagine Golden System Reference Design (GSRD) cum'è u puntu di partenza invece di l'imaghjini dispunibili cù SoC Embedded Design Suite (EDS). • Aghjurnatu a sezione di Recompiling Linux Kernel è OpenCL Linux Kernel Driver: Istruzzioni 1.Added per stabilisce a variabile CROSS COMPILE. 2.Changed u cumandamentu chì vo run à verificà chì u CMA hè attivatu successu.
Lugliu-14	14.0.0	• Liberazione iniziale.

Documenti / Risorse

Intel FPGA SDK per OpenCL [pdfGuida di l'utente FPGA SDK per OpenCL, FPGA SDK, SDK per OpenCL, SDK

Referenze

• Manuale d'usu