intel FPGA SDK za OpenCL Uputstvo za upotrebu

FPGA SDK za OpenCL
Uputstvo za upotrebu

UG-OCL009
2017.05.08
Posljednje ažurirano za Intel® Quartus® Prime Design Suite: 17.0

Pretplatite se
Pošalji povratne informacije

Sadržaj sakriti

1 Intel® FPGA SDK za OpenCL™ Intel® Cyclone®V SoC razvojni komplet Referentna platforma Vodič za portiranje

2 Dokumenti / Resursi

2.1 Reference

3 Related Posts

Intel® FPGA SDK za OpenCL™ Intel® Cyclone®V SoC razvojni komplet Referentna platforma Vodič za portiranje

V SoC Development Kit Referentna platforma Vodič za Porting opisuje hardverski i softverski dizajn Intel Cyclone V SoC Development Kit Referentne platforme (c5soc) za upotrebu sa Intelovim kompletom za razvoj softvera (SDK) za OpenCL Intel® FPGA SDK za OpenCL™ Intel Cyclone ® . Prije nego što počnete, Intel snažno preporučuje da se upoznate sa sadržajem sljedećih dokumenata:

Intel FPGA SDK za OpenCLIntel Cyclone V SoC Vodič za početak

Intel FPGA SDK za OpenCL Custom Platform Toolkit Korisničko uputstvo
Priručnik za Cyclone V uređaj, svezak 3: Tehnički referentni priručnik za sistem hard procesora. webstranica za više informacija. 1 2

pažnja: Intel pretpostavlja da imate dubinsko razumijevanje Intel FPGA SDK za OpenCL Custom Platform Toolkit Korisničko uputstvo. Cyclone V SoC Development Kit Referentna platforma Vodič za Porting ne opisuje upotrebu SDK-ovog Custom Platform Toolkita za implementaciju prilagođene platforme za Cyclone V SoC razvojni komplet. On samo opisuje razlike između SDK podrške na Cyclone V SoC razvojnom kompletu i generičkog Intel FPGA SDK za OpenCL prilagođenu platformu.

Povezani linkovi

Intel FPGA SDK za OpenCL Cyclone V SoC Vodič za početak
Intel FPGA SDK za OpenCL Custom Platform Toolkit Korisničko uputstvo

Cyclone V Priručnik za uređaje, tom 3: Tehnički referentni priručnik za sistem tvrdih procesora
Cyclone V SoC razvojni komplet i SoC Embedded Design Suite stranica na Alteri website

OpenCL i OpenCL logo su zaštitni znakovi Apple Inc. koji se koriste uz dozvolu Khronos Group™.
Intel FPGA SDK za OpenCL je zasnovan na objavljenoj Khronos specifikaciji i prošao je Khronos proces testiranja usklađenosti. Trenutni status usklađenosti možete pronaći na www.khronos.org/conformance.

Intel Corporation. Sva prava zadržana. Intel, Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i Stratix riječi i logotipi su zaštitni znakovi Intel Corporation ili njenih podružnica u SAD-u i/ili drugim zemljama. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.

1.1.1 Cyclone V SoC razvojni komplet Referentne varijante platforme
Referentna platforma Intel FPGA SDK za OpenCL Cyclone V SoC razvojni komplet uključuje dvije varijante ploče.

c5soc board
Ova podrazumevana ploča omogućava pristup dve DDR memorijske banke. HPS DDR-u je dostupan i FPGA i CPU. FPGA DDR je dostupan samo preko FPGA.
c5soc_sharedonly board
Ova varijanta ploče sadrži samo HPS DDR konekciju. FPGA DDR nije dostupan. Ova varijanta ploče je efikasnija u području jer je potrebno manje hardvera za podršku jedne DDR memorijske banke. C5soc_sharedonly ploča je također dobra platforma za izradu prototipa za finalnu proizvodnu ploču sa jednom DDR memorijskom bankom.
Da biste ciljali ovu varijantu ploče prilikom kompajliranja vašeg OpenCL kernela, uključite opciju -board c5soc_sharedonly u vašu aoc naredbu.
Za više informacija o ploči opciju aoc komande, pogledajte Intel FPGA SDK za OpenCL programski vodič.

Povezani linkovi
Sastavljanje kernela za određenu FPGA ploču (–ploča )
1.1.2 Sadržaj referentne platforme Cyclone V SoC razvojnog kompleta
Referentna platforma Cyclone V SoC razvojnog kompleta sastoji se od sljedećeg files i direktorije:

File ili Imenik	Opis
board_env.xml	eXtensible Markup Language (XML) file koji opisuje c5soc za Intel FPGA SDK za OpenCL.
linux_sd_card_image.tgz	Kompresovana slika SD fleš kartice file koji sadrži sve što korisniku SDK-a treba da koristi Cyclone V SoC Development Kit sa SDK-om.
arm32	Direktorij koji sadrži sljedeće:

1.1.3 Relevantne karakteristike Cyclone V SoC razvojnog kompleta

Sljedeća lista ističe komponente i funkcije Cyclone V SoC razvojnog kompleta koje su relevantne za Intel FPGA SDK za OpenCL:

Dvojezgarni ARM Cortex-A9 CPU koji pokreće 32-bitni Linux.

Sabirnica naprednog proširivog interfejsa (AXI) između HPS-a i FPGA jezgrene tkanine.
Dva ojačana DDR memorijska kontrolera, svaki se povezuje na 1 gigabajt (GB) DDR3 SDRAM.
— Jedan DDR kontroler je dostupan samo za FPGA jezgro (tj. FPGA DDR).
— Drugi DDR kontroler je dostupan i HPS-u i FPGA (to jest, HPS DDR). Ovaj zajednički kontroler omogućava besplatno dijeljenje memorije između CPU-a i FPGA jezgre.

CPU može rekonfigurirati FPGA jezgro.

1.1.3.1 Ciljevi i odluke dizajna referentne platforme Cyclone V SoC razvojnog kompleta Intel zasniva implementaciju referentne platforme Cyclone V SoC razvojnog kompleta na nekoliko ciljeva dizajna i odluka. Intel preporučuje da razmotrite ove ciljeve i odluke kada prenesete ovu referentnu platformu na vašu SoC FPGA ploču.
Ispod su ciljevi c5soc dizajna:

Omogućite najveću moguću propusnost između kernela na FPGA i DDR memorijskog(ih) sistema.
Osigurajte da proračuni na FPGA (tj. OpenCL kernelima) ne ometaju druge CPU zadatke koji mogu uključivati servisiranje perifernih uređaja.

Ostavite što je moguće više FPGA resursa za proračune kernela umjesto komponenti interfejsa.

Ispod su odluke o dizajnu na visokoj razini koje su direktne posljedice Intelovih dizajnerskih ciljeva:

Referentna platforma koristi samo hard DDR memorijske kontrolere sa najširom mogućom konfiguracijom (256 bita).
FPGA komunicira sa HPS DDR memorijskim kontrolerom direktno, bez uključivanja AXI magistrale i L3 prekidača unutar HPS-a. Direktna komunikacija pruža najbolju moguću propusnost za DDR i sprječava FPGA računanje od ometanja komunikacije između CPU-a i njegove periferije.
Scatter-gather direktni pristup memoriji (SG-DMA) nije dio logike FPGA interfejsa. Umjesto prijenosa velikih količina podataka između DDR memorijskih sistema, pohranite podatke u zajednički HPS DDR. Direktan pristup CPU memoriji preko FPGA je efikasniji od DMA. Štedi hardverske resurse (tj. FPGA područje) i pojednostavljuje upravljački program jezgre Linuxa.
Upozorenje: Prenos memorije između zajedničkog HPS DDR sistema i DDR sistema koji je dostupan samo FPGA je veoma spor. Ako odlučite
prenesite memoriju na ovaj način, koristite je samo za vrlo male količine podataka.
Domaćin i uređaj međusobno obavljaju prijenos podataka bez DMA preko HPS-to-FPGA (H2F) mosta, koristeći samo jedan 32-bitni port. Razlog je to što bez DMA, Linux kernel može izdati samo jedan 32-bitni zahtjev za čitanje ili pisanje, tako da nije potrebno imati širu vezu.
Host šalje kontrolne signale uređaju preko laganog H2F (LH2F) mosta.
Budući da su kontrolni signali od hosta do uređaja signali niskog propusnog opsega, LH2F most je idealan za taj zadatak.

1.2 Portiranje referentne platforme na vašu SoC FPGA ploču
Za prijenos referentne platforme Cyclone V SoC razvojnog kompleta na vašu SoC FPGA ploču, izvršite sljedeće zadatke:

Odaberite jednu DDR memoriju ili dvije DDR memorije verziju c5soc referentne platforme kao početnu tačku vašeg dizajna.
Ažurirajte lokacije pinova u ALTERAOCLSDKROOT/board/c5soc/ /top.qsf file, gdje je ALTERAOCLSDKROOT put do lokacije Intel FPGA SDK za OpenCL instalaciju, i je ime direktorija varijante ploče. Direktorij c5soc_sharedonly je za varijantu ploče s jednim DDR memorijskim sistemom. Imenik c5soc je za varijantu ploče sa dva DDR memorijska sistema.
Ažurirajte DDR postavke za HPS i/ili FPGA SDRAM blokove u ALTERAOCLSDKROOT/board/c5soc/ /system.qsys file.
4. Svi Intel FPGA SDK za OpenCL preferirane dizajne ploča moraju postići garantovano zatvaranje vremena. Kao takav, postavljanje dizajna mora biti ispravno vremenski. Da biste prenijeli particiju c5soc ploče (acl_iface_partition.qxp) na vašu SoC FPGA ploču, izvršite sljedeće zadatke:
Za detaljne upute o modificiranju i očuvanju particije ploče, pogledajte Quartus
Prime inkrementalna kompilacija za hijerarhijski i timski baziran dizajn poglavlje priručnika Quartus Prime Standard Edition.
a. Uklonite acl_iface_partition.qxp iz direktorija ALTERAOCLSDKROOT/board/c5soc/c5soc.
b. Omogućite acl_iface_region LogicLock™ regiju promjenom Tcl naredbe set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region u set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region
c. Sastavite OpenCL kernel za vašu ploču.
d. Ako je potrebno, prilagodite veličinu i lokaciju LogicLock regije.
e. Kada se uvjerite da je smještaj vašeg dizajna ispravan, izvezite tu particiju kao acl_iface_partition.qxp Quartus Prime izvezenu particiju File.
Kao što je opisano u odeljku Uspostavljanje garantovanog vremenskog toka u AIntel FPGA SDK za OpenCL korisnički priručnik za komplet alata, uvozom ovog .qxp-a file u dizajnu najvišeg nivoa, ispunjavate zahtjev za osiguranjem dizajna ploče sa zajamčenim protokom vremena zatvaranja.
Za faktore koji mogu uticati na kvalitet rezultata (QoR) vaše izvezene particije, pogledajte Opća razmatranja kvaliteta rezultata za odjeljak izvezene particije ploče u korisničkom vodiču za Intel FPGA SDK za OpenCL Custom Platform Toolkit.
f. Onemogućite acl_iface_region LogicLock regiju vraćanjem naredbe u koraku 2 nazad na set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region.
Ako vaša SoC FPGA ploča koristi različite pinove i periferije HPS bloka, regenerirajte preloader i izvor stabla uređaja (DTS) file. Ako promijenite postavke HPS DDR memorijskog kontrolera, regenerirajte program za prethodno učitavanje.
Kreirajte sliku SD fleš kartice.
Kreirajte svoju prilagođenu platformu, koja uključuje sliku SD fleš kartice.
Razmislite o kreiranju verzije okruženja za izvršavanje vaše prilagođene platforme za korištenje sa Intel FPGA Runtime Environment (RTE) za OpenCL. RTE verzija vaše prilagođene platforme ne uključuje hardverske direktorije i sliku SD fleš kartice. Ova prilagođena platforma učitava se na SoC FPGA sistem kako bi omogućila pokretanje aplikacija domaćina. Nasuprot tome, SDK verzija prilagođene platforme je neophodna za SDK za kompajliranje OpenCL kernela.
Savjet: Možete koristiti SDK verziju svoje prilagođene platforme za RTE. Da spasim
prostora, uklonite sliku SD fleš kartice iz RTE verzije vaše prilagođene platforme.
Testirajte svoju prilagođenu platformu.
Za više informacija pogledajte odeljak Testiranje dizajna hardvera u korisničkom vodiču za Intel FPGA SDK za OpenCL Custom Platform Toolkit.

Povezani linkovi

Testiranje dizajna hardvera
Quartus Prime inkrementalna kompilacija za hijerarhijski i timski dizajn

Uspostavljanje garantovanog vremenskog toka
Opća razmatranja kvaliteta rezultata za izvezenu particiju ploče

1.2.1 Ažuriranje portirane referentne platforme
U trenutnoj verziji referentne platforme Cyclone V SoC razvojnog kompleta, HPS blok je unutar particije koja definira svu logiku koja nije jezgra. Međutim, ne možete izvesti HPS kao dio .qxp file. Da ažurirate postojeću prilagođenu platformu koju ste izmijenili u odnosu na prethodnu verziju c5soc, implementirajte tok očuvanja QXP, ažurirajte sliku SD flash kartice da dobijete najnovije okruženje za izvršavanje i ažurirajte board_spec.xml file da omogućite automatizaciju.
Altera® SDK za OpenCL verziju 14.1 i novije ispituje board_spec.xml file za informacije na ploči i implementira automatska ažuriranja. Zato što modifikujete
dizajn implementacijom toka očuvanja QXP, morate ažurirati board_spec.xml file u svoj format u trenutnoj verziji. Ažuriranje file omogućava SDK-u da razlikuje neočuvane prilagođene platforme i trenutne prilagođene platforme zasnovane na QXP-u. Za više informacija pogledajte Automigraciju prilagođene platforme za kompatibilnost naprijed u Intel FPGA SDK za OpenCL korisnički priručnik.

Da biste implementirali tok očuvanja QXP u dizajn hardvera Cyclone V SoC FPGA koji je prenet iz prethodne verzije c5soc, izvršite sljedeće korake da kreirate podparticiju koja će isključiti HPS iz .qxp file:
a. Prije kreiranja particije oko logike koja nije jezgra, kreirajte particiju oko HPS-a u .qsf Quartus Prime postavkama File.
Za nprample:
# Ručno particionirajte instancu koja modelira HPS-namjenski I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 -na “system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_0:hpscl_0| system_acl_iface_hps_0_hps_io_border:border” -section_id “system_acl_iface_hps_0_hps_io_border:border”
# Postavite particiju da bude tip HPS_PARTITION kako bi je ostatak Quartusa ispravno obradio
set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id “system_acl_iface_hps_0_hps_io_border:border”
quartus_cdb vrh -c vrh
–incremental_compilation_export=acl_iface_partition.qxp
–incremental_compilation_export_partition_name=acl_iface_partition
–incremental_compilation_export_post_synth=on
–incremental_compilation_export_post_fit=on
–incremental_compilation_export_routing=on
–incremental_compilation_export_flatten=isključeno
Nakon što isključite HPS iz particije, možete uvesti .qxp file i kompajlirajte svoj dizajn.
Ažurirajte sliku SD fleš kartice sa trenutnom verzijom Intel FPGA RTE za OpenCL tako što ćete izvršiti sledeće zadatke:
a. Montirajte file tabela raspodjele (fat32) i proširena file sistemske (ext3) particije u postojećoj slici kao uređaji za povratnu petlju. Za detaljna uputstva pogledajte 2. korak u pravljenje slike SD fleš kartice.
b. U direktoriju /home/root/opencl_arm32_rte uklonite datoteku files iz prethodne verzije RTE-a.
c. Preuzmite i raspakujte trenutnu verziju RTE-a u /home/root/opencl_arm32_rte direktorijum.
d. U /driver/version.h file vaše prilagođene platforme, ažurirajte dodjelu ACL_DRIVER_VERSION na . (nprample, 16.1.x, gdje je 16.1 verzija SDK, a x verzija drajvera koju ste postavili).
e. Ponovo izgradite drajver.
f. Izbrišite hardverski folder(e) vaše prilagođene platforme. Kopirajte prilagođenu platformu, zajedno sa ažuriranim drajverom, u /home/root/opencl_arm_rte/board direktorij.
g. Kopirajte Altera.icd file iz /home/root/opencl_arm32_rte direktorija i dodajte ga u /etc/OpenCL/vendors direktorij.
h. Demontirajte i testirajte novu sliku. Za detaljna uputstva pogledajte korake od 8 do 11 u Pravljenje slike SD Flash kartice.

Povezani linkovi

Kreiranje slike SD Flash kartice na stranici 14
Takođe imate opciju da kreirate novu sliku SD fleš kartice.
Automigracija prilagođene platforme za kompatibilnost naprijed

1.3 Softverska podrška za dijeljenu memoriju
Zajednička fizička memorija između FPGA i CPU-a je poželjna memorija za OpenCL kernele koji rade na SoC FPGA. Budući da FPGA pristupa zajedničkoj fizičkoj memoriji, za razliku od dijeljene virtualne memorije, nema pristup tablicama stranica CPU-a koje mapiraju korisničke virtualne adrese u adrese fizičkih stranica.
Što se tiče hardvera, OpenCL kerneli pristupaju zajedničkoj fizičkoj memoriji putem direktne veze sa HPS DDR hard memorijskim kontrolerom. Što se tiče softvera, podrška za dijeljenu fizičku memoriju uključuje sljedeća razmatranja:

Tipične softverske implementacije za dodjelu memorije na CPU (nprampda, funkcija malloc()) ne može dodijeliti memorijsku regiju koju FPGA može koristiti.
Memorija koju dodeljuje funkcija malloc() je uzastopna u adresnom prostoru virtuelne memorije, ali nije verovatno da će bilo koje osnovne fizičke stranice biti fizički međusobno povezane. Kao takav, domaćin mora biti u stanju da dodijeli fizički susjedne memorijske regije. Međutim, ova mogućnost ne postoji u aplikacijama korisničkog prostora na Linuxu. Stoga, Linux kernel drajver mora izvršiti dodjelu.
OpenCL SoC FPGA Linux upravljački program kernela uključuje mmap() funkciju za dodjelu dijeljene fizičke memorije i mapiranje u korisnički prostor. Funkcija mmap() koristi standardni poziv jezgre Linuxa dma_alloc_coherent() da bi zatražila fizički susjedne memorijske regije za dijeljenje s uređajem.
U zadanom Linux kernelu, dma_alloc_coherent() ne dodjeljuje fizički neprekidnu memoriju veću od 0.5 megabajta (MB). Da dozvolite dma_alloc_coherent() da dodijeli velike količine fizički neprekidne memorije, omogućite značajku contiguous memory allocator (CMA) Linux kernela, a zatim ponovno kompajlirajte Linux kernel.
Za referentnu platformu Cyclone V SoC Development Kit, CMA upravlja sa 512 MB od 1 GB fizičke memorije. Ovu vrijednost možete povećati ili smanjiti, ovisno o količini dijeljene memorije koju aplikacija zahtijeva. Poziv dma_alloc_coherent() možda neće moći dodijeliti punih 512 MB fizički susjedne memorije; međutim, može rutinski dobiti približno 450 MB memorije.

CPU može keširati memoriju koju dodijeli poziv dma_alloc_coherent(). Konkretno, operacije pisanja iz host aplikacije nisu vidljive OpenCL kernelima. Funkcija mmap() u OpenCL SoC FPGA Linux upravljačkom programu kernela također sadrži pozive funkciji pgprot_noncached() ili remap_pf_range() kako bi se eksplicitno onemogućilo keširanje za ovu regiju memorije.
Nakon što funkcija dma_alloc_coherent() dodijeli fizički neprekidnu memoriju, funkcija mmap() vraća virtuelnu adresu na početak raspona, što je adresni raspon memorije koju dodijelite. Host aplikacija zahtijeva ovu virtuelnu adresu za pristup memoriji. S druge strane, OpenCL kerneli zahtijevaju fizičke adrese. Linux kernel drajver prati mapiranje virtuelne-fizičke adrese. Možete mapirati fizičke adrese koje mmap() vraća na stvarne fizičke adrese dodavanjem upita upravljačkom programu.
Poziv aocl_mmd_shared_mem_alloc() MMD aplikacijskog programskog interfejsa (API) uključuje sljedeće upite:
a. Funkcija mmap() koja dodjeljuje memoriju i vraća virtuelnu adresu.
b. Dodatni upit koji preslikava vraćenu virtuelnu adresu u fizičku adresu.
Aocl_mmd_shared_mem_alloc() MMD API poziv tada vraća dvije adrese
—stvarna vraćena adresa je virtuelna adresa, a fizička adresa ide na device_ptr_out.
Napomena: Upravljački program može mapirati samo virtualne adrese koje funkcija mmap() vraća u fizičke adrese. Ako zatražite fizičku adresu bilo kojeg drugog virtuelnog pokazivača, upravljački program vraća NULL vrijednost.

Upozorenje: Intel FPGA SDK za OpenCL runtime biblioteke pretpostavlja da je dijeljena memorija prva memorija navedena u board_spec.xml file. Drugim riječima, fizička adresa koju Linux kernel drajver dobije postaje Avalon® adresa koju OpenCL kernel prosljeđuje u HPS SDRAM.
Što se tiče runtime biblioteke, koristite poziv clCreateBuffer() da dodijelite dijeljenu memoriju kao međuspremnik uređaja na sljedeći način:

Za varijantu ploče sa dva DDR-a sa dijeljenom i nepodijeljenom memorijom, clCreateBuffer() dodjeljuje zajedničku memoriju ako navedete CL_MEM_USE_HOST_PTR zastavicu. Upotreba drugih zastavica uzrokuje da clCreateBuffer() dodijeli bafer u nedijeljenoj memoriji.
Za varijantu ploče sa jednom DDR-om sa samo zajedničkom memorijom, clCreateBuffer() dodeljuje zajedničku memoriju bez obzira na to koju zastavicu navedete.
Trenutno, 32-bitna Linux podrška na ARM CPU-u upravlja opsegom podrške dijeljene memorije u SDK runtime bibliotekama. Drugim riječima, runtime biblioteke kompajlirane u druga okruženja (nprample, x86_64 Linux ili 64-bitni Windows) ne podržavaju zajedničku memoriju.
C5soc nije implementirao heterogenu memoriju da razlikuje dijeljenu i nepodijeljenu memoriju iz sljedećih razloga:
1. Istorija—Podrška za heterogenu memoriju nije bila dostupna kada je podrška za dijeljenu memoriju prvobitno kreirana.
2. Jedinstveni interfejs—Budući da je OpenCL otvoreni standard, Intel održava konzistentnost između dobavljača heterogenih računarskih platformi. Stoga se isto sučelje kao i arhitekture drugih proizvođača ploča koristi za dodjelu i korištenje dijeljene memorije.

1.4 Rekonfiguracija FPGA
Za SoC FPGA, CPU može rekonfigurirati FPGA jezgro bez prekidanja rada CPU-a. Hardverski blok FPGA Manager koji se nalazi na HPS-u i jezgri FPGA vrši rekonfiguraciju. Linux kernel uključuje drajver koji omogućava lak pristup FPGA Manageru.

To view status FPGA jezgre, pozovite cat /sys/class/fpga/fpga0/ status komandu.
Intel FPGA SDK za OpenCL programski uslužni program dostupan uz referentnu platformu Cyclone V SoC Development Kit koristi ovo sučelje za programiranje FPGA. Prilikom reprogramiranja FPGA jezgre s pokrenutim CPU-om, programski uslužni program obavlja sve sljedeće zadatke:
1. Prije reprogramiranja, onemogućite sve komunikacione mostove između FPGA i HPS-a, i H2F i LH2F mostove.
Ponovo omogućite ove mostove nakon što se reprogramiranje završi.
Pažnja: OpenCL sistem ne koristi FPGA-to-HPS (F2H) most. Za više informacija pogledajte odjeljak HPS-FPGA Interfaces u Cyclone V Device Handbook, tom 3: Hard Processor System Technical Reference Manual.
2. Uvjerite se da je veza između FPGA i HPS DDR kontrolera onemogućena tokom reprogramiranja.
3. Uvjerite se da su FPGA prekidi na FPGA onemogućeni tokom reprogramiranja.
Također, obavijestite drajver da odbije bilo kakve prekide od FPGA tokom reprogramiranja.

Konsultujte izvorni kod uslužnog programa za detalje o stvarnoj implementaciji.

Upozorenje: Nemojte mijenjati konfiguraciju HPS DDR kontrolera dok CPU radi.
To može uzrokovati fatalnu grešku sistema jer biste mogli promijeniti konfiguraciju DDR kontrolera kada postoje neriješene memorijske transakcije iz CPU-a. To znači da kada CPU radi, ne možete reprogramirati FPGA jezgro sa slikom koja koristi HPS DDR u drugoj konfiguraciji.
Zapamtite da OpenCL sistem i Golden Hardware referentni dizajn dostupan sa Intel SoC FPGA Embedded Design Suite (EDS), postavljaju HPS DDR u jedan 256-bitni režim.
Dijelovi CPU sistema kao što su prediktor grananja ili preddohvač tablice stranica mogu izdati DDR naredbe čak i kada se čini da se ništa ne radi na CPU-u.
Stoga je vrijeme pokretanja jedino sigurno vrijeme za postavljanje konfiguracije HPS DDR kontrolera.
Ovo takođe implicira da U-boot mora imati sirovu binarnu datoteku file (.rbf) sliku za učitavanje u memoriju. U suprotnom, možda ćete omogućiti HPS DDR s neiskorištenim portovima na FPGA, a zatim potencijalno mijenjati konfiguracije porta nakon toga. Iz tog razloga, OpenCL Linux upravljački program kernela više ne uključuje logiku potrebnu za postavljanje konfiguracije HPS DDR kontrolera.
SW3 dvostruki in-line paket (DIP) uključuje Cylone V SoC Development Kit kontrolira očekivani oblik .rbf slike (odnosno, da li file je komprimiran i/ili šifriran). C5soc i Golden Hardware Reference Design dostupan uz SoC EDS uključuju komprimirane, ali nešifrirane .rbf slike. Postavke SW3 DIP prekidača opisane u Intel FPGA SDK za OpenCL Cyclone V SoC Vodič za početak rada odgovaraju ovoj konfiguraciji .rbf slike.

Povezani linkovi

HPS-FPGA sučelja
Konfiguriranje SW3 prekidača

1.4.1 Detalji arhitekture FPGA sistema
Podrška za referentnu platformu Cyclone V SoC Development Kit bazirana je na Stratix® V referentnoj platformi (s5_ref), dostupnoj sa Intel FPGA SDK za OpenCL.
Ukupna organizacija c5soc Qsys sistema i upravljačkog programa kernela su vrlo slični onima u s5_ref.
Sljedeće komponente jezgre FPGA su iste u c5soc i s5_ref:

VERSION_ID blok
Mehanizam za odmor

Razdjelnik memorijske banke
Cache snoop interfejs
Kernel sat

Kontrolni blokovi pristupa registru (CRA).

1.5 Izrada slike SD Flash kartice
Budući da je Cyclone V SoC FPGA potpuni sistem na čipu, vi ste odgovorni za isporuku pune definicije sistema. Intel preporučuje da ga isporučite u obliku slike SD fleš kartice. Intel FPGA SDK za OpenCL korisnika može jednostavno zapisati sliku na mikro SD fleš karticu i SoC FPGA ploča je spremna za upotrebu.
Promjena slike postojeće SD flash kartice na stranici 13
Intel preporučuje da jednostavno izmenite sliku dostupnu pomoću referentne platforme Cyclone V SoC razvojnog kompleta. Takođe imate opciju da kreirate novu sliku SD fleš kartice.
Kreiranje slike SD Flash kartice na stranici 14
Takođe imate opciju da kreirate novu sliku SD fleš kartice.

1.5.1 Izmjena postojeće slike SD flash kartice
Intel preporučuje da jednostavno izmenite sliku dostupnu sa Cyclone V SoC
Referentna platforma za razvojni komplet. Takođe imate opciju da kreirate novu sliku SD fleš kartice.
Slika c5soc linux_sd_card_image.tgz file je dostupan u direktoriju ALTERAOCLSDKROOT/board/c5soc, gdje ALTERAOCLSDKROOT ukazuje na putanju Intel FPGA SDK za OpenCL instalacijski direktorij.

pažnja: Da biste izmijenili sliku SD flash kartice, morate imati root ili sudo privilegije.

Za dekompresiju $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz file, pokrenite naredbu tar xvfzlinux_sd_card_image.tgz.
Sastavite hello_world OpenCL exampdizajnirajte koristeći podršku vaše prilagođene platforme. Preimenujte .rbf file koji Intel FPGA SDK za OpenCL Offline kompajler generiše kao opencl.rbf i postavi ga na fat32 particiju unutar slike SD fleš kartice.
Možete preuzeti hello_world example dizajn iz OpenCL Design Examples stranica na Alteri website.

Postavite .rbf file u fat32 particiju slike fleš kartice.
pažnja: Fat32 particija mora sadržavati oba zImage file i .rbf file. Bez .rbf file, desiće se fatalna greška kada umetnete drajver.
Nakon što kreirate sliku SD kartice, zapišite je na mikro SD karticu pozivanjem sljedeće naredbe: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
Da biste testirali sliku svoje SD flash kartice, izvršite sljedeće zadatke:
a. Umetnite mikro SD fleš karticu u SoC FPGA ploču.
b. Uključite ploču.
c. Pozovite naredbu pomoćnog programa aocl diagnose.

1.5.2 Kreiranje slike SD Flash kartice
Takođe imate opciju da kreirate novu sliku SD fleš kartice. Generička uputstva za pravljenje nove slike SD fleš kartice i ponovnu izgradnju postojeće slike SD fleš kartice dostupna su na stranici GSRD v14.0.2 – SD kartica na RocketBoards.org website.
Koraci u nastavku opisuju proceduru za kreiranje slike linux_sd_card_image.tgz od slike SD flash kartice Golden System Reference Design (GSRD):
Napomena:
Da biste kreirali sliku iz c5soc slike, izvršite sve primjenjive zadatke navedene u ovoj proceduri.

Preuzmite i raspakujte sliku GSRD SD flash kartice verzije 14.0 sa Rocketboards.org.
Montirajte file tabela raspodjele (fat32) i proširena file sistemske (ext3) particije na ovoj slici kao uređaji za povratnu petlju. Da biste montirali particiju, izvršite sljedeće korake:
a. Odredite početak bajta particije unutar slike pozivanjem /sbin/fdisk -lu image_file komanda.
Za nprample, particija broj 1 tipa W95 FAT ima pomak bloka od 2121728. Sa 512 bajtova po bloku, pomak bajta je 512 bajtova x 2121728 = 1086324736 bajtova.
b. Identifikujte uređaj sa slobodnom petljom (nprample, /dev/loop0) upisivanjem naredbe losetup -f.
c. Pod pretpostavkom da je /dev/loop0 uređaj za slobodnu petlju, dodijelite sliku vaše fleš kartice uređaju za blokiranje petlje pozivanjem losetup /dev/loop0 image_file -0 1086324736 komanda.
d. Montirajte uređaj petlje pozivanjem naredbe mount /dev/loop0 /media/disk1.
Unutar slike file, /media/disk1 je sada montirana fat32 particija.
e. Ponovite korake od a do d za ext3 particiju.

Preuzmite Cyclone V SoC FPGA verziju Intel FPGA Runtime Environment za OpenCL paket iz Download Centra na Alteri website.
a. Kliknite na dugme Preuzmi pored Quartus Prime softverskog izdanja.
b. Navedite verziju izdanja, operativni sistem i način preuzimanja.
c. Kliknite karticu Dodatni softver i odaberite preuzimanje Intel FPGA
Runtime Environment za OpenCL Linux Cyclone V SoC TGZ.
d. Nakon što preuzmete aocl-rte- .arm32.tgz file, raspakujte ga u
imenik koji posjedujete.
Stavite raspakovani aocl-rte- .arm32 direktorij u /home/root/opencl_arm32_rte direktorij na ext3 particiji slike file.
Izbrišite hardverski folder(e) vaše prilagođene platforme, a zatim postavite prilagođenu platformu u poddirektorijum ploče /home/root/ opencl_arm32_rte.

Kreirajte init_opencl.sh file u /home/root direktorij sa sljedećim sadržajem: export ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte export AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ export PATH=$ALTERAOCLSDKROOT/bin:$PATH export LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
Korisnik SDK-a pokreće naredbu source ./init_opencl.sh da učita varijable okruženja i OpenCL Linux drajver kernela.
Ako trebate ažurirati predloader, DTS files, ili Linux kernel, potreban vam je kompajler arm-linux-gnueabihf-gcc iz SoC EDS-a. Slijedite uputstva navedena u korisničkom vodiču za Intel SoC FPGA Embedded Design Suite da biste nabavili softver, ponovo ga kompajlirali i ažurirali relevantne files na montiranoj fat32 particiji.
pažnja: Najvjerovatnije je da trebate ažurirati preloader ako vaša prilagođena platforma ima drugačiju upotrebu pinova od onih u c5soc.
Zapamtite: Ako ponovo kompajlirate Linux kernel, ponovo kompajlirajte Linux upravljački program kernela sa istim izvorom Linux kernela files. Ako postoji neusklađenost između drajvera Linux kernela i Linux kernela, upravljački program se neće učitati. Također, morate omogućiti CMA.
Pogledajte Ponovno kompajliranje Linux kernela za više informacija.
Sastavite hello_world OpenCL exampdizajnirajte koristeći podršku vaše prilagođene platforme. Preimenujte .rbf file koji Intel FPGA SDK za OpenCL Offline kompajler generiše kao opencl.rbf i postavi ga na fat32 particiju unutar slike SD fleš kartice.
Možete preuzeti hello_world example dizajn iz OpenCL Design Examples stranica na Alteri website.
9. Nakon što pohranite sve potrebno files na sliku flash kartice, pozovite sljedeće komande:
a. sync
b. demount /media/disk1
c. unmount gdje je ime direktorija koji koristite za montiranje ext3 particije u 3 na stranici 3 (npr.ample, /media/disk2).
d. losetup -d /dev/loop0
e. losetup -d /dev/loop1

Komprimirajte sliku SD fleš kartice pozivanjem sljedeće naredbe: tar cvfz .tgz linux_sd_card_image
Isporučite .tgz file unutar korijenskog direktorija vaše prilagođene platforme.
Da biste testirali sliku svoje SD flash kartice, izvršite sljedeće zadatke:
a. Zapišite rezultujuću nekomprimovanu sliku na mikro SD fleš karticu.
b. Umetnite mikro SD fleš karticu u SoC FPGA ploču.
c. Uključite ploču.
d. Pozovite naredbu pomoćnog programa aocl diagnose.

Povezani linkovi

Intel SoC FPGA Embedded Design Suite korisnički vodič
OpenCL Design Examples stranica na Alteri website

Ponovno kompajliranje Linux kernela na stranici 16
Da biste omogućili CMA, prvo morate ponovo kompajlirati Linux kernel.
Upit za naziv uređaja vaše FPGA ploče (dijagnostika)

1.6 Prevođenje Linux kernela za Cyclone V SoC FPGA
Prije pokretanja OpenCL aplikacija na Cyclone V SoC FPGA ploči, morate kompajlirati izvorni Linux kernel, te prevesti i instalirati OpenCL Linux drajver kernela.

Ponovno kompajliranje Linux kernela na stranici 16
Da biste omogućili CMA, prvo morate ponovo kompajlirati Linux kernel.
Kompajliranje i instaliranje OpenCL Linux upravljačkog programa kernela na stranici 17 Kompilirajte OpenCL Linux upravljački program kernela u odnosu na kompajlirani izvor kernela.

1.6.1 Ponovno kompajliranje Linux kernela
Da biste omogućili CMA, prvo morate ponovo kompajlirati Linux kernel.

Kliknite vezu GSRD v14.0 – Kompajliranje Linuxa na stranici Resursi na RocketBoards.org webstranice za pristup uputama o preuzimanju i ponovnoj izgradnji izvornog koda Linux kernela.
Za upotrebu sa™ Intel FPGA SDK za OpenCL, navedite socfpga-3.13-rel14.0 kao .
Napomena: Proces izgradnje kreira arch/arm/configs/socfpga_defconfig file. Ovo file specificira postavke za zadanu konfiguraciju socfpga.
Dodajte sljedeće redove na dno arch/arm/configs/socfpga_defconfig file.
CONFIG_MEMORY_ISOLATION=y
CONFIG_CMA=y
CONFIG_DMA_CMA=y
CONFIG_CMA_DEBUG=y
CONFIG_CMA_SIZE_MBYTES=512
CONFIG_CMA_SIZE_SEL_MBYTES=y
CONFIG_CMA_ALIGNMENT=8
CONFIG_CMA_AREAS=7
Konfiguracijska vrijednost CONFIG_CMA_SIZE_MBYTES postavlja gornju granicu za ukupan broj dostupnih fizički neprekidnih memorija. Možete povećati ovu vrijednost ako vam je potrebno više memorije.
pažnja: Ukupna količina fizičke memorije koja je dostupna ARM procesoru na SoC FPGA ploči je 1 GB. Intel ne preporučuje da postavite CMA menadžer blizu 1 GB.

Pokrenite naredbu make mrproper da očistite trenutnu konfiguraciju.
Pokrenite naredbu make ARCH=arm socfpga_deconfig.
ARCH=ruka označava da želite da konfigurišete ARM arhitekturu.
socfpga_defconfig označava da želite koristiti zadanu konfiguraciju socfpga.
Pokrenite naredbu export CROSS_COMPILE=arm-linux-gnueabihf-.
Ova naredba postavlja varijablu okruženja CROSS_COMPILE da specificira prefiks željenog lanca alata.

Pokrenite naredbu make ARCH=arm zImage. Rezultirajuća slika je dostupna u arch/arm/boot/zImage file.
Postavite zImage file u fat32 particiju slike fleš kartice. Za detaljna uputstva pogledajte Cyclone V SoC FPGA-specifičan GSRD korisnički priručnik na Rocketboards.org.
Napomena: Da biste ispravno ubacili OpenCL Linux upravljački program kernela, prvo učitajte SDKgenerated.rbf file na FPGA.
Za kreiranje .rbf file, sastaviti SDK dizajn nprample sa Cyclone V SoC Development Kit Referentnom platformom kao ciljanom prilagođenom platformom.
9. Postavite .rbf file u fat32 particiju slike fleš kartice.
Pažnja: fat32 particija mora sadržavati oba zImage file i .rbf file. Bez .rbf file, desiće se fatalna greška kada umetnete drajver.

Umetnite programiranu mikro SD karticu, koja sadrži sliku SD kartice koju ste ranije izmijenili ili kreirali, u Cyclone V SoC Development Kit, a zatim uključite SoC FPGA ploču.
Provjerite verziju instaliranog Linux kernela pokretanjem naredbe uname -r.
Da biste potvrdili da ste uspješno omogućili CMA u kernelu, uz uključenu SoC FPGA ploču, pokrenite naredbu grep init_cma /proc/kallsyms.
CMA je omogućen ako izlaz nije prazan.

Da biste koristili ponovno kompajlirano jezgro Linuxa sa SDK-om, kompajlirajte i instalirajte upravljački program za Linux kernel.

Povezani linkovi

Korisnički priručnici Golden System Reference Design (GSRD).

Izrada slike SD Flash kartice na stranici 13
Budući da je Cyclone V SoC FPGA potpuni sistem na čipu, vi ste odgovorni za isporuku pune definicije sistema.

1.6.2 Kompajliranje i instaliranje OpenCL Linux kernel drajvera
Kompajlirajte OpenCL Linux drajver kernela u odnosu na kompajlirani izvor kernela.

Izvor drajvera je dostupan u Cyclone V SoC FPGA verziji Intel FPGA Runtime Environment za OpenCL. Osim toga, uvjerite se da ste učitali Intel FPGA SDK za OpenCL generiran .rbf file u FPGA kako bi se spriječila pogrešna instalacija modula Linux kernela.

Preuzmite Cyclone V SoC FPGA verziju Intel FPGA Runtime Environment za OpenCL paket iz Download Centra na Alteri website.
a. Kliknite na dugme Preuzmi pored Quartus Prime softverskog izdanja.
b. Navedite verziju izdanja, operativni sistem i način preuzimanja.
c. Kliknite karticu Dodatni softver i odaberite preuzimanje Intel FPGA
Runtime Environment za OpenCL Linux Cyclone V SoC TGZ.
d. Nakon što preuzmete aocl-rte- .arm32.tgz file, raspakujte ga u
imenik koji posjedujete.
Izvor drajvera je u aocl-rte- .arm32/board/c5soc/ direktorij drajvera.
Za ponovno kompajliranje OpenCL Linux upravljačkog programa kernela, postavite KDIR vrijednost u upravljačkom programu Makefile u direktorij koji sadrži izvor Linux kernela files.
Pokrenite naredbu export CROSS_COMPILE=arm-linux-gnueabihf- da naznačite prefiks vašeg lanca alata.

Pokrenite naredbu make clean.
Pokrenite naredbu make da kreirate aclsoc_drv.ko file.
Prenesite opencl_arm32_rte direktorij na Cyclone V SoC FPGA ploču.
Pokretanje scp -r root@your-ipaddress: komanda postavlja okruženje za izvršavanje u /home/root direktorij.

Pokrenite skriptu init_opencl.sh koju ste kreirali kada ste napravili sliku SD kartice.
Pozovite naredbu pomoćnog programa aocl diagnose. Uslužni program za dijagnozu će vratiti prolazni rezultat nakon što uspješno pokrenete init_opencl.sh.

1.7 Poznati problemi
Trenutno postoje određena ograničenja u korišćenju Intel FPGA SDK za OpenCL sa referentnom platformom Cyclone V SoC Development Kit.

Ne možete nadjačati imena dobavljača i ploče prijavljene nizovima CL_DEVICE_VENDOR i CL_DEVICE_NAME poziva clGetDeviceInfo().
Ako host dodijeli konstantnu memoriju u dijeljenom DDR sistemu (tj. HPS DDR) i modificira konstantnu memoriju nakon izvršenja kernela, podaci u memoriji mogu postati zastarjeli. Ovaj problem nastaje jer FPGA jezgra ne može njuškati CPU-HPS DDR transakcije.
Da biste spriječili da naknadna izvršavanja kernela pristupe zastarjelim podacima, implementirajte jedno od sljedećih rješenja:
• Nemojte modifikovati konstantnu memoriju nakon njene inicijalizacije.
• Ako vam je potrebno više __konstantnih skupova podataka, kreirajte više konstantnih memorijskih bafera.
• Ako je dostupno, dodijelite konstantnu memoriju u FPGA DDR na vašoj akceleratorskoj ploči.
SDK uslužni program na ARM-u podržava samo naredbe uslužnog programa za programiranje i dijagnostiku.
Komande za flash, instalaciju i deinstalaciju uslužnog programa nisu primjenjive na Cyclone V SoC razvojni komplet iz sljedećih razloga:
a. Uslužni program za instalaciju mora kompajlirati aclsoc_drv Linux kernel drajver i omogućiti ga na SoC FPGA. Razvojna mašina mora izvršiti kompilaciju; međutim, već sadrži izvore Linux kernela za SoC FPGA. Izvori Linux kernela za razvojnu mašinu se razlikuju od onih za SoC FPGA. Lokacija izvora Linux kernela za SoC FPGA je vjerovatno nepoznata korisniku SDK. Slično, uslužni program za deinstalaciju također nije dostupan Cyclone V SoC razvojnom kompletu.
Također, isporuka aclsoc_drv na SoC ploču je izazovna jer zadana distribucija Cyclone V SoC razvojnog kompleta ne sadrži Linux kernel uključuje files ili kompajler GNU Compiler Collection (GCC).
b. Flash uslužni program zahtijeva postavljanje .rbf file OpenCL dizajna na FAT32 particiju mikro SD fleš kartice. Trenutno, ova particija nije montirana kada SDK korisnik uključi ploču. Stoga je najbolji način za ažuriranje particije korištenje čitača flash kartica i razvojne mašine.

Prilikom prebacivanja između izvršne datoteke Intel FPGA SDK za OpenCL Offline Compiler files (.aocx) koji odgovaraju različitim varijantama ploče (tj. c5soc i c5soc_sharedonly), morate koristiti SDK-ov programski uslužni program da učitate .aocx file za novu varijantu ploče po prvi put. Ako jednostavno pokrenete host aplikaciju koristeći novu varijantu ploče, ali FPGA sadrži sliku iz druge varijante ploče, može doći do fatalne greške.
.qxp file ne uključuje dodjelu particija interfejsa jer softver Quartus Prime dosljedno ispunjava zahtjeve vremena ove particije.
Kada uključite ploču, njena adresa kontrole pristupa medijima (MAC) postavlja se na nasumični broj. Ako vaša LAN politika ne dozvoljava ovo ponašanje, postavite MAC adresu izvršavanjem sljedećih zadataka:
a. Tokom uključivanja U-Boot-a, pritisnite bilo koji taster da uđete u U-Boot komandnu liniju.
b. Ukucajte setenv ethaddr 00:07:ed:00:00:03 na komandnoj liniji.
Možete odabrati bilo koju MAC adresu.
c. Unesite naredbu saveenv.
d. Ponovo pokrenite ploču.

1.8 Istorija revizija dokumenta
Tabela 1.
Istorija revizije dokumenta Intel FPGA SDK za OpenCL Cyclone V SoC
Vodič za portiranje referentne platforme za razvojni komplet

Datum	Verzija	Promjene
Maj-17	2017.05.08	•Otpuštanje za održavanje.
Oktobar 2016	2016.10.31	• Rebrandiran Altera SDK za OpenCL u Intel FPGA SDK za OpenCL. • Altera Offline kompajler je preimenovan u Intel FPGA SDK za OpenCL Offline kompajler.
Maj-16	2016.05.02	•Modifikovana uputstva za pravljenje i modifikovanje slike SD fleš kartice. • Izmijenjena uputstva za ponovno kompajliranje Linux kernela i OpenCL Linux drajvera kernela.
Novembar-15	2015.11.02	• Izdanje za održavanje i promijenjene instance Quartusa II u Quartus Prime.
Maj-15	15.0.0	•U FPGA Reconfiguration, uklonjena instrukcija za reprogramiranje FPGA jezgra sa . rbf sliku pozivanjem cat fileime>. rbf > /dev/ fpga0 komanda jer se ova metoda ne preporučuje.
Decembar-14	14.1.0	•Preimenovao dokument u Altera Cyclone V SoC Development Kit Referentna platforma Vodič za Porting. • Ažuriran uslužni program za reprogramiranje na aocl programfilename>.aocx uslužna naredba. • Ažuriran dijagnostički uslužni program na aocl dijagnozu i aocl dijagnozu uslužna naredba. •Ažurirana je procedura u odeljku Prenos referentne platforme na vašu SoC ploču kako bi uključila uputstva o prenošenju i modifikovanju particije c5soc ploče kako bi se kreirala particija sa čišćenjem vremena za garantovani tok zatvaranja vremena. •Umetnuto je temu Ažuriranje portirane referentne platforme kako bi se skicirale procedure za sljedeće zadatke: 1. Isključujući blok sistema tvrdog procesora (HPS) na particiji ploče 2. Ažuriranje slike SD fleš kartice •Ažuriran odeljak Izrada slike SD fleš kartice. Preporučuje se korištenje verzije 14.0 slike Golden System Reference Design (GSRD) kao početne tačke umjesto slike dostupne sa SoC Embedded Design Suite (EDS). • Ažurirano je ponovno kompajliranje Linux kernela i odjeljak OpenCL Linux Kernel Driver: 1.Dodana instrukcija za postavljanje varijable CROSS COMPILE. 2.Promijenjena naredba koju izvodite kako biste provjerili je li CMA uspješno omogućen.
jul-14	14.0.0	• Prvobitno izdanje.