FPGA ኤስዲኬ ለOpenCL
የተጠቃሚ መመሪያ

UG-OCL009
2017.05.08
ለመጨረሻ ጊዜ የዘመነው ለ Intel® Quartus® Prime Design Suite፡ 17.0

ሰብስክራይብ ያድርጉ
ግብረ መልስ ላክ

Intel® FPGA ኤስዲኬ ለOpenCL™ Intel® Cyclone®V የሶሲ ልማት ኪት ማመሳከሪያ መድረክ ማስተላለፊያ መመሪያ

V SoC Development Kit Reference Platform Porting Guide የ Intel Cyclone V SoC Development Kit Reference Platform (c5soc) ከኢንቴል ሶፍትዌር ልማት ኪት (ኤስዲኬ) ጋር ለOpenCL ኢንቴል ® FPGA ኤስዲኬ ለOpenCL ™ ኢንቴል ሳይክሎን የሃርድዌር እና የሶፍትዌር ዲዛይን ይገልጻል። ® . ከመጀመርዎ በፊት ኢንቴል እራስዎን ከሚከተሉት ሰነዶች ይዘት ጋር በደንብ እንዲያውቁ በጥብቅ ይመክራል፡

1. ኢንቴል FPGA ኤስዲኬ ለOpenClintel Cyclone V SoC ማስጀመሪያ መመሪያ
2. ኢንቴል FPGA ኤስዲኬ ለOpenCL ብጁ መድረክ መሣሪያ ስብስብ የተጠቃሚ መመሪያ
3. Cyclone V Device Handbook፣ Volume 3: Hard Processor System Technical Reference ማንዋል በተጨማሪ፣ የCyclone V SoC Development Kit እና SoC Embedded Design Suite ገፅን ይመልከቱ Altera webለበለጠ መረጃ ጣቢያ። 1

ትኩረት፡ ኢንቴል ስለ ኢንቴል FPGA ኤስዲኬ ለOpenCL Custom Platform Toolkit የተጠቃሚ መመሪያ ጥልቅ ግንዛቤ እንዳለህ ያስባል። የሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክ ማስተላለፊያ መመሪያ የኤስዲኬ ብጁ መድረክ መሣሪያ ስብስብ ለሳይክሎን V SoC ልማት ኪት ብጁ መድረክን ተግባራዊ ማድረግን አይገልጽም። እሱ በኤስዲኬ ድጋፍ በሳይክሎን ቪ ሶሲ ልማት ኪት እና በጠቅላላ ኢንቴል FPGA ኤስዲኬ ለOpenCL Custom Platform መካከል ያለውን ልዩነት ብቻ ይገልጻል።

ተዛማጅ አገናኞች

• ኢንቴል FPGA ኤስዲኬ ለOpenCL Cyclone V SoC ማስጀመሪያ መመሪያ
• ኢንቴል FPGA ኤስዲኬ ለOpenCL ብጁ መድረክ መሣሪያ ስብስብ የተጠቃሚ መመሪያ
• ሳይክሎን ቪ መሣሪያ መመሪያ መጽሐፍ፣ ጥራዝ 3፡ የሃርድ ፕሮሰሰር ስርዓት ቴክኒካል ማጣቀሻ መመሪያ
• Cyclone V SoC Development Kit እና SoC Embedded Design Suite ገጽ በአልቴራ ላይ webጣቢያ

1. OpenCL እና OpenCL አርማ በ Khronos Group™ ፍቃድ ጥቅም ላይ የሚውሉ አፕል ኢንክ የንግድ ምልክቶች ናቸው።
2. የIntel FPGA ኤስዲኬ ለOpenCL በታተመ ክሮኖስ ዝርዝር መግለጫ ላይ የተመሰረተ ነው እና የክሮኖስ የተግባርን የሙከራ ሂደት አልፏል። አሁን ያለው የተስማሚነት ሁኔታ በ ላይ ይገኛል። www.khronos.org/conformance.

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ ኢንቴል አርማ፣ Altera፣ Arria፣ Cyclone፣ Enpiion፣ MAX፣ Nios፣ Quartus እና Stratix ቃላት እና አርማዎች የኢንቴል ኮርፖሬሽን የንግድ ምልክቶች ወይም በአሜሪካ እና/ወይም በሌሎች ሀገራት ያሉ ስርአቶቹ ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ።
*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

1.1.1 ሳይክሎን ቪ የሶሲ ልማት ኪት ማመሳከሪያ መድረክ ቦርድ ልዩነቶች
የIntel FPGA SDK ለOpenCL Cyclone V SoC Development Kit Reference Platform ሁለት የቦርድ ልዩነቶችን ያካትታል።

• c5soc ቦርድ
  ይህ ነባሪ ቦርድ ሁለት የ DDR ትውስታ ባንኮች መዳረሻ ይሰጣል. HPS DDR በሁለቱም በFPGA እና በሲፒዩ ተደራሽ ነው። የFPGA DDR ተደራሽ የሚሆነው በFPGA ብቻ ነው።
• c5soc_sharedonly ሰሌዳ
  ይህ የቦርድ ልዩነት የHPS DDR ግንኙነትን ብቻ ይዟል። የFPGA DDR ተደራሽ አይደለም። ይህ የቦርድ ልዩነት የበለጠ አካባቢን ቀልጣፋ ነው ምክንያቱም አንድ የ DDR ማህደረ ትውስታ ባንክን ለመደገፍ አነስተኛ ሃርድዌር አስፈላጊ ነው። የ c5soc_sharedonly ሰሌዳ አንድ የ DDR ማህደረ ትውስታ ባንክ ላለው የመጨረሻ የምርት ሰሌዳ ጥሩ የፕሮቶታይፕ መድረክ ነው።
  የእርስዎን የOpenCL kernel በሚሰበስቡበት ጊዜ ይህን የሰሌዳ ልዩነት ለማነጣጠር በ aoc ትዕዛዝዎ ውስጥ -board c5soc_sharedonly የሚለውን አማራጭ ያካትቱ።
  በቦርዱ ላይ ለበለጠ መረጃ የ aoc ትዕዛዝ አማራጭ፣ ለOpenCL ፕሮግራሚንግ መመሪያ Intel FPGA SDK ይመልከቱ።

ተዛማጅ አገናኞች
ለአንድ የተወሰነ የFPGA ቦርድ ከርነል ማጠናቀር (–ቦርድ )
1.1.2 የሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክ ይዘት
የሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክ የሚከተሉትን ያካትታል fileዎች እና ማውጫዎች፡-

File ወይም ማውጫ	መግለጫ
board_env.xml	ሊሰፋ የሚችል የምልክት ቋንቋ (ኤክስኤምኤል) file c5socን ለIntel FPGA SDK ለOpenCL የሚገልፅ።
linux_sd_card_image.tgz	የታመቀ የኤስዲ ፍላሽ ካርድ ምስል file የኤስዲኬ ተጠቃሚ የሳይክሎን ቪ ሶሲ ልማት ኪት ከኤስዲኬ ጋር ለመጠቀም የሚያስፈልጉትን ነገሮች ሁሉ የያዘ።
ክንድ32	የሚከተለውን የያዘ ማውጫ፡-

1.1.3 የሳይክሎን ቪ ሶሲ ልማት ኪት ጠቃሚ ባህሪዎች

የሚከተለው ዝርዝር የCyclone V SoC Development Kit ክፍሎችን እና ከIntel FPGA SDK ለOpenCL ጋር ተዛማጅነት ያላቸውን ባህሪያት ያደምቃል፡-

• ባለሁለት ኮር ARM Cortex-A9 ሲፒዩ 32-ቢት ሊኑክስን እያሄደ ነው።
• በHPS እና በFPGA ኮር ጨርቅ መካከል የላቀ eXtensible Interface (AXI) አውቶቡስ።
• ሁለት ጠንካራ የ DDR ማህደረ ትውስታ መቆጣጠሪያዎች እያንዳንዳቸው ከ1 ጊጋባይት (ጂቢ) DDR3 SDRAM ጋር ይገናኛሉ።
  — አንድ የ DDR መቆጣጠሪያ ለFPGA ኮር ብቻ (ይህም FPGA DDR) ተደራሽ ነው።
  — ሌላው የ DDR መቆጣጠሪያ ለHPS እና FPGA (ማለትም፣ HPS DDR) ተደራሽ ነው። ይህ የጋራ መቆጣጠሪያ በሲፒዩ እና በ FPGA ኮር መካከል ነፃ ማህደረ ትውስታ መጋራትን ይፈቅዳል።
• ሲፒዩ የFPGA ኮር ጨርቅን እንደገና ማዋቀር ይችላል።

1.1.3.1 Cyclone V SoC Development Kit Reference Platform Design ግቦች እና ውሳኔዎች ኢንቴል የሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክን በበርካታ የንድፍ ግቦች እና ውሳኔዎች ላይ መሰረት ያደረገ ነው። ኢንቴል ይህንን የማጣቀሻ መድረክ ወደ SoC FPGA ቦርድ ሲያስገቡ እነዚህን ግቦች እና ውሳኔዎች እንዲያጤኑ ይመክራል።
ከዚህ በታች የ c5soc ንድፍ ግቦች ናቸው፡

1. በFPGA እና በዲዲ ሜሞሪ ሲስተም(ዎች) ላይ ባሉ ከርነሎች መካከል የሚቻለውን ከፍተኛ የመተላለፊያ ይዘት ያቅርቡ።
2. በFPGA (ማለትም፣ OpenCL kernels) ላይ ያሉ ስሌቶች የአገልግሎት ተጓዳኝ ክፍሎችን ሊያካትቱ በሚችሉ ሌሎች የሲፒዩ ተግባራት ላይ ጣልቃ እንደማይገቡ ያረጋግጡ።
3. የበይነገጽ ክፍሎችን ሳይሆን ለከርነል ስሌት በተቻለ መጠን ብዙ የFPGA ሃብቶችን ይተዉ።

የ Intel ዲዛይን ግቦች ቀጥተኛ መዘዞች የሆኑት የከፍተኛ ደረጃ የንድፍ ውሳኔዎች ከዚህ በታች አሉ።

1. የማመሳከሪያ መድረክ የሃርድ ዲ ኤን ዲ ማህደረ ትውስታ መቆጣጠሪያዎችን በሰፊው ከሚቻለው ውቅር (256 ቢት) ጋር ብቻ ይጠቀማል።
2. FPGA የ AXI አውቶብስ እና የ L3 ማብሪያ / ማጥፊያን በHPS ውስጥ ሳያካትት በቀጥታ ከHPS DDR ማህደረ ትውስታ መቆጣጠሪያ ጋር ይገናኛል። የቀጥታ ግንኙነቱ ምርጡን የመተላለፊያ ይዘት ለ DDR ያቀርባል፣ እና የFPGA ስሌቶች በሲፒዩ እና በዙሪያው መካከል ባሉ ግንኙነቶች ላይ ጣልቃ እንዳይገቡ ይከላከላል።
3. Scatter-gather ቀጥተኛ ማህደረ ትውስታ መዳረሻ (SG-DMA) የFPGA በይነገጽ አመክንዮ አካል አይደለም። በዲዲ ሜሞሪ ሲስተሞች መካከል ከፍተኛ መጠን ያለው መረጃ ከማስተላለፍ ይልቅ ውሂቡን በተጋራው HPS DDR ውስጥ ያከማቹ። በቀጥታ ወደ ሲፒዩ ማህደረ ትውስታ በFPGA መድረስ ከዲኤምኤ የበለጠ ቀልጣፋ ነው። የሃርድዌር ሀብቶችን ይቆጥባል (ይህም የ FPGA አካባቢ) እና የሊኑክስ ከርነል ሾፌርን ቀላል ያደርገዋል።
   ማስጠንቀቂያ፡- በተጋራው የHPS DDR ስርዓት እና ለ FPGA ብቻ ተደራሽ በሆነው የ DDR ስርዓት መካከል ያለው የማህደረ ትውስታ ዝውውር በጣም ቀርፋፋ ነው። ከመረጡ
   ማህደረ ትውስታን በዚህ መንገድ ያስተላልፉ ፣ በጣም ትንሽ ለሆኑ የውሂብ መጠን ብቻ ይጠቀሙበት።
4. አስተናጋጁ እና መሳሪያው አንድ ባለ 2-ቢት ወደብ ብቻ በመጠቀም በHPS-ወደ-FPGA (H32F) ድልድይ በኩል የዲኤምኤ ያልሆነ የመረጃ ልውውጥን ያከናውናሉ። ምክንያቱ፣ ያለ ዲኤምኤ፣ የሊኑክስ ከርነል አንድ ባለ 32 ቢት የማንበብ ወይም የመፃፍ ጥያቄ ብቻ ሊያቀርብ ይችላል፣ ስለዚህ ሰፋ ያለ ግንኙነት ማድረግ አያስፈልግም።
5. አስተናጋጁ የመቆጣጠሪያ ምልክቶችን ወደ መሳሪያው ቀላል ክብደት ባለው H2F (LH2F) ድልድይ ይልካል።
   ከአስተናጋጁ ወደ መሳሪያው የሚደረጉ የመቆጣጠሪያ ምልክቶች ዝቅተኛ የመተላለፊያ ይዘት ምልክቶች በመሆናቸው የኤል ኤች 2ኤፍ ድልድይ ለዚህ ተግባር ተስማሚ ነው።

1.2 የማመሳከሪያ መድረክን ወደ እርስዎ የሶሲ FPGA ቦርድ ማስተላለፍ
Cyclone V SoC Development Kit Reference Platformን ወደ SoC FPGA ሰሌዳዎ ለማድረስ የሚከተሉትን ተግባራት ያከናውኑ፡-

1. እንደ የንድፍዎ መነሻ አንድ የ DDR ማህደረ ትውስታን ወይም ሁለቱን የ DDR ትውስታዎች የc5soc ማመሳከሪያ መድረክ ይምረጡ።
2. በALTERAOCLSDKROOT/board/c5soc/ ውስጥ ያሉትን የፒን ቦታዎች ያዘምኑ /top.qsf file፣ ATERAOCLSDKROOT ለOpenCL ጭነት ኢንቴል FPGA ኤስዲኬ የሚገኝበት መንገድ ሲሆን እና የቦርዱ ልዩነት ማውጫ ስም ነው። የc5soc_sharedonly ዳይሬክተሩ ለቦርዱ ልዩነት ከአንድ DDR ማህደረ ትውስታ ስርዓት ጋር ነው። የ c5soc ማውጫው ለሁለት የ DDR ማህደረ ትውስታ ስርዓቶች ለቦርዱ ልዩነት ነው።
3.  በALTERAOCLSDKROOT/board/c5soc/ ውስጥ ለHPS እና/ወይም FPGA SDRAM ብሎኮች የ DDR ቅንብሮችን ያዘምኑ /system.qsys file.
   4. ሁሉም ኢንቴል FPGA ኤስዲኬ ለ OpenCL ተመራጭ ቦርድ ዲዛይኖች የተረጋገጠ የጊዜ መዘጋት መድረስ አለባቸው። እንደዚያው, የንድፍ አቀማመጥ በጊዜ ንጹህ መሆን አለበት. የc5soc ቦርድ ክፋይን (acl_iface_partition.qxp) ወደ የእርስዎ SoC FPGA ሰሌዳ ለማድረስ የሚከተሉትን ተግባራት ያከናውኑ።
   የቦርዱን ክፍልፋይ ስለማስተካከል እና ስለመጠበቅ ዝርዝር መመሪያዎችን ለማግኘት ኳርተስን ይመልከቱ
   የኳርትስ ፕራይም ስታንዳርድ እትም መመሪያ መጽሃፍ ለተዋረድ እና በቡድን ላይ የተመሠረተ የንድፍ ምዕራፍ ዋና ጭማሪ።
   ሀ. የ acl_iface_partition.qxpን ከALTERAOCLSDKROOT/board/c5soc/c5soc ማውጫ ያስወግዱ።
   ለ. የ Tcl ትዕዛዝ set_global_assignment -ስም LL_ENABLED OFF -section_id acl_iface_ክልል ወደ አለምአቀፋዊ_ስም_ስም LL_ENABLED ON -section_id acl_iface_region በመቀየር የ acl_iface_region LogicLock™ ክልልን አንቃ
   ሐ. ለቦርድዎ የOpenCL kernel ያዘጋጁ።
   መ. አስፈላጊ ከሆነ, የ LogicLock ክልል መጠን እና ቦታ ያስተካክሉ.
   ሠ. የንድፍዎ አቀማመጥ በጊዜ ንፁህ መሆኑን ካረጋገጡ፣ ያንን ክፍልፍል እንደ acl_iface_partition.qxp Quartus Prime Exported Partition ይላኩ File.
   በAintel FPGA SDK ለOpenCL Custom Platform Toolkit የተጠቃሚ መመሪያ የተረጋገጠ የጊዜ ፍሰት ማቋቋም ክፍል ላይ እንደተገለጸው፣ ይህን .qxp በማስመጣት  file ወደ ከፍተኛ-ደረጃ ዲዛይን፣ የተረጋገጠ የጊዜ መዘጋት ፍሰት ያለው የቦርድ ዲዛይን የማቅረብን መስፈርት ያሟላሉ።
   ወደ ውጭ በተላከው ክፍልህ የውጤት ጥራት (QoR) ላይ ተጽዕኖ ሊያሳድሩ ለሚችሉ ነገሮች፣ ለOpenCL Custom Platform Toolkit የተጠቃሚ መመሪያ በIntel FPGA ኤስዲኬ ውስጥ የሚገኘውን የተላከው ቦርድ ክፍልፍል አጠቃላይ የውጤቶች ጥራትን ይመልከቱ።
   ረ. በደረጃ 2 ላይ ያለውን ትዕዛዙን በመመለስ የ acl_iface_region LogicLock ክልልን አሰናክል ወደ አለም አቀፍ_ስም -ስም LL_ENABLED Off section_id acl_iface_region።
4. የእርስዎ SoC FPGA ሰሌዳ የተለያዩ ፒን እና የHPS ብሎክ ክፍሎችን የሚጠቀም ከሆነ ቅድመ ጫኚውን እና የመሳሪያውን የዛፍ ምንጭ (DTS) ያድሱ file. የHPS DDR ማህደረ ትውስታ መቆጣጠሪያ ቅንጅቶችን ከቀየሩ፣ ቅድመ ጫኚውን ያድሱ።
5. የኤስዲ ፍላሽ ካርድ ምስል ይፍጠሩ።
6. የSD ፍላሽ ካርድ ምስልን የሚያካትት ብጁ መድረክዎን ይፍጠሩ።
7. ለOpenCL ከIntel FPGA Runtime Environment (RTE) ጋር ለመጠቀም የእርስዎን ብጁ መድረክ የሩጫ ጊዜ አካባቢን መፍጠር ያስቡበት። የእርስዎ ብጁ ፕላትፎርም RTE ስሪት የሃርድዌር ማውጫዎችን እና የኤስዲ ፍላሽ ካርድ ምስልን አያካትትም። ይህ ብጁ ፕላትፎርም አስተናጋጅ አፕሊኬሽኖችን እንዲሰራ ለመፍቀድ በሶሲ FPGA ስርዓት ላይ ይጫናል። በአንፃሩ፣ ኤስዲኬ የOpenCL ከርነሎችን ለማጠናቀር የኤስዲኬ የብጁ መድረክ ስሪት አስፈላጊ ነው።
   ጠቃሚ ምክር፡ ለRTE የእርስዎን ብጁ መድረክ የኤስዲኬ ስሪት መጠቀም ይችላሉ። መመዝገብ
   space፣ የኤስዲ ፍላሽ ካርድ ምስሉን ከአብጁ ፕላትፎርም RTE ስሪት ያስወግዱት።
8. ብጁ መድረክዎን ይሞክሩት።
   ለበለጠ መረጃ የIntel FPGA SDK የሃርድዌር ዲዛይን ክፍልን ለOpenCL Custom Platform Toolkit የተጠቃሚ መመሪያ ይመልከቱ።

ተዛማጅ አገናኞች

• የሃርድዌር ዲዛይን በመሞከር ላይ
• ለተዋረድ እና ቡድን-ተኮር ዲዛይን የኳርትስ ፕራይም ተጨማሪ ማጠናቀር
• የተረጋገጠ የጊዜ ፍሰት ማቋቋም
• ለላኪው ቦርድ ክፍፍል የውጤቶች አጠቃላይ የውጤቶች ጥራት

1.2.1 የተላለፈ የማጣቀሻ መድረክን ማዘመን
አሁን ባለው የሳይክሎን V SoC Development Kit Reference Platform ስሪት ውስጥ፣ የHPS ብሎክ ሁሉንም የከርነል ሎጂክን የሚገልፀው ክፍልፍል ውስጥ ነው። ሆኖም፣ HPSን እንደ የ.qxp አካል ወደ ውጭ መላክ አይችሉም file. ከቀድሞው የc5soc ስሪት ያሻሻሉትን ብጁ መድረክ ለማዘመን፣ የQXP ጥበቃ ፍሰትን ይተግብሩ፣ የኤስዲ ፍላሽ ካርድ ምስሉን የቅርብ ጊዜውን የሩጫ ጊዜ አካባቢ ለማግኘት ያዘምኑ እና የቦርድ_spec.xmlን ያዘምኑ። file አውቶሜሽን ለማንቃት።
የ Altera® ኤስዲኬ ለOpenCL ስሪት 14.1 እና ከዚያ በላይ ያለውን ይመረምራል። ቦርድ_spec.xml file ለቦርድ መረጃ, እና አውቶማቲክ ዝመናዎችን ተግባራዊ ያደርጋል. እርስዎ ስለሚቀይሩት።
የQXP ጥበቃ ፍሰትን በመተግበር ዲዛይን ማድረግ የቦርዱን_spec.xml ማዘመን አለብዎት file አሁን ባለው ሥሪት ወደ ቅርጸቱ። በማዘመን ላይ file ኤስዲኬ ያልተጠበቁ ብጁ መድረኮችን እና አሁን ባለው QXP ላይ የተመሰረቱ ብጁ መድረኮችን እንዲለይ ያስችለዋል። ለበለጠ መረጃ ለOpenCL Custom Platform Toolkit የተጠቃሚ መመሪያ በIntel FPGA SDK ውስጥ ለቀጣይ ተኳሃኝነት ብጁ መድረክ አውቶሜሽን ይመልከቱ።

1. ከቀደመው የ c5soc ስሪት በተወሰደው በ Cyclone V SoC FPGA ሃርድዌር ዲዛይን ውስጥ የQXP ጥበቃ ፍሰትን ለመተግበር HPSን ከ .qxp ለማግለል ንዑስ ክፍል ለመፍጠር የሚከተሉትን ደረጃዎች ያድርጉ። file:
   ሀ. በከርነል ሎጂክ ዙሪያ ክፋይ ከመፍጠርዎ በፊት፣ በ .qsf Quartus Prime Settings ውስጥ በHPS ዙሪያ ክፍልፍል ይፍጠሩ File.
   ለ exampላይ:
   # በHPS-Dedicated I/O set_intance_ssignment-name PARTITION_HIERARCHY borde_18261 ምሳሌውን በእጅ ከፍሎ ወደ “ስርዓት: ስርዓቱ system_acl_iface_hps_0_hps_io_border: ድንበር" -ክፍል_መታወቂያ "ስርዓት_acl_iface_hps_0_hps_io_border: ድንበር"
   # ክፍልፍሉን የHPS_PARTITION አይነት በቀሪው ኳርትስ በትክክል እንዲሰራ ያቀናብሩ
   አለምአቀፍ_መመደብ -ስም PARTITION_TYPE HPS_PARTITION -ክፍል_መታወቂያ "ስርዓት_acl_iface_hps_0_hps_io_border: ድንበር"
   quartus_cdb ከላይ -c ከላይ
   -incremental_compilation_export=acl_iface_partition.qxp
   -የጨመረው_ስብስብ_ኤክስፖርት_ክፍልፋይ_ስም=acl_iface_partition
   -ተጨማሪ_ስብስብ_export_post_synth=ላይ
   -ተጨማሪ_ስብስብ_export_post_fit=በርቷል።
   -incremental_compilation_export_routing=በርቷል።
   -ተጨማሪ_ስብስብ_export_flatten=ጠፍቷል።
   ኤችፒኤስን ከፋፋይ ካገለሉ በኋላ፣ .qxpን ማስመጣት ይችላሉ። file እና ንድፍዎን ያጠናቅቁ.
2. የሚከተሉትን ተግባራት በማከናወን የኤስዲ ፍላሽ ካርድ ምስሉን አሁን ባለው የኢንቴል FPGA RTE ለOpenCL ያዘምኑ።
   ሀ. ን ይጫኑ file ምደባ ሰንጠረዥ (fat32) እና የተራዘመ file አሁን ባለው ምስል ውስጥ የስርዓት (ext3) ክፍልፋዮች እንደ loop-back መሣሪያዎች። ለዝርዝር መመሪያዎች የኤስዲ ፍላሽ ካርድ ምስልን በመገንባት ደረጃ 2ን ይመልከቱ።
   ለ. በ / home/ root/opencl_arm32_rte ማውጫ ውስጥ አስወግድ files ከቀዳሚው የ RTE ስሪት.
   ሐ. አሁን ያለውን የ RTE ስሪት ወደ /home/root/opencl_arm32_rte ማውጫ ውስጥ ያውርዱ እና ይክፈቱት።
   መ. በውስጡ /ሹፌር/ስሪት.ሸ file የአንተ ብጁ መድረክ፣ የACL_DRIVER_VERSION ምደባን አዘምን . (ለ example፣ 16.1.x፣ 16.1 SDK verison ሲሆን x እርስዎ ያቀናብሩት የአሽከርካሪው ስሪት) ነው።
   ሠ. ሹፌሩን እንደገና ይገንቡ.
   ረ. የእርስዎን ብጁ ፕላትፎርም የሃርድዌር አቃፊ(ዎች) ሰርዝ። ብጁ መድረክን ከተዘመነው ሾፌር ጋር ወደ /home/root/opencl_arm_rte/የቦርድ ማውጫ ይቅዱ።
   ሰ. Altera.icd ይቅዱ file ከ / ቤት / ስር / opencl_arm32_rte ማውጫ እና ወደ / ወዘተ / OpenCL / የአቅራቢዎች ማውጫ ውስጥ ይጨምሩ.
   ሸ. አዲሱን ምስል ይንቀሉ እና ይሞክሩት። ለዝርዝር መመሪያዎች የኤስዲ ፍላሽ ካርድ ምስል በመገንባት ላይ ከደረጃ 8 እስከ 11 ያለውን ይመልከቱ።

ተዛማጅ አገናኞች

• በገጽ 14 ላይ የኤስዲ ፍላሽ ካርድ ምስል መፍጠር
  እንዲሁም አዲስ የኤስዲ ፍላሽ ካርድ ምስል የመፍጠር አማራጭ አለዎት።
• ለቀጣይ ተኳኋኝነት ብጁ መድረክ አውቶሜሽን

1.3 ለጋራ ማህደረ ትውስታ የሶፍትዌር ድጋፍ
በ FPGA እና ሲፒዩ መካከል ያለው የጋራ ማህደረ ትውስታ በ SoC FPGAs ላይ ለሚሰሩ የOpenCL kernels ተመራጭ ማህደረ ትውስታ ነው። FPGA የተጋራ አካላዊ ማህደረ ትውስታን ስለሚደርስ፣ ከተጋራ ቨርቹዋል ማህደረ ትውስታ በተቃራኒ የተጠቃሚውን ምናባዊ አድራሻ ወደ አካላዊ ገጽ አድራሻዎች የሚያሳዩ የሲፒዩ ገፆችን ሰንጠረዦች መዳረሻ የለውም።
ከሃርድዌር ጋር በተያያዘ የOpenCL kernels ከHPS DDR ሃርድ ሜሞሪ መቆጣጠሪያ ጋር በቀጥታ ግንኙነት የጋራ አካላዊ ማህደረ ትውስታን ያገኛሉ። ከሶፍትዌር ጋር በተያያዘ፣ የጋራ አካላዊ ማህደረ ትውስታ ድጋፍ የሚከተሉትን ጉዳዮች ያካትታል።

1. በሲፒዩ ላይ ማህደረ ትውስታን ለመመደብ የተለመዱ የሶፍትዌር ትግበራዎች (ለምሳሌample, malloc() ተግባር) FPGA ሊጠቀምበት የሚችለውን የማህደረ ትውስታ ክልል መመደብ አይችልም።
   የ malloc() ተግባር የሚመድበው ማህደረ ትውስታ በምናባዊ ማህደረ ትውስታ አድራሻ ቦታ ላይ ነው፣ነገር ግን ማንኛውም ከስር ያሉ አካላዊ ገፆች በአካል ግንኙነት የመሆን ዕድላቸው አነስተኛ ነው። እንደዚያው, አስተናጋጁ በአካል-ተላላፊ የማስታወሻ ቦታዎችን መመደብ አለበት. ነገር ግን፣ ይህ ችሎታ በሊኑክስ ላይ በተጠቃሚ ቦታ መተግበሪያዎች ውስጥ የለም። ስለዚህ የሊኑክስ ኮርነል ሾፌር ምደባውን ማከናወን አለበት.
2. የOpenCL SoC FPGA ሊኑክስ ከርነል ሾፌር የጋራ አካላዊ ማህደረ ትውስታን ለመመደብ እና በተጠቃሚው ቦታ ላይ ካርታ ለማድረግ የኤምኤምፓ() ተግባርን ያካትታል። የኤምኤምፓ() ተግባር መደበኛውን የሊኑክስ ከርነል ጥሪ dma_alloc_coherent()ን በመጠቀም አካላዊ-ተከታታይ የሆኑ የማህደረ ትውስታ ክልሎችን ከአንድ መሳሪያ ጋር ለመጋራት ለመጠየቅ።
3. በነባሪ የሊኑክስ ከርነል dma_alloc_coherent() ከ 0.5 ሜጋባይት (ሜባ) በላይ አካላዊ-ተከታታይ ማህደረ ትውስታን አይመድብም። dma_alloc_coherent() ብዙ መጠን ያለው አካላዊ-ተከታታይ ማህደረ ትውስታን እንዲመድብ ለመፍቀድ፣ የሊኑክስ ከርነል ተያያዥ ማህደረ ትውስታ አከፋፋይ (ሲኤምኤ) ባህሪን ያንቁ እና ከዚያ የሊኑክስን ከርነል እንደገና ያጠናቅቁ።
   ለ Cyclone V SoC Development Kit Reference Platform፣ CMA ከ512 ጂቢ አካላዊ ማህደረ ትውስታ 1 ሜባ ያስተዳድራል። አፕሊኬሽኑ በሚፈልገው የጋራ ማህደረ ትውስታ መጠን ላይ በመመስረት ይህን እሴት ሊጨምሩት ወይም ሊቀንሱት ይችላሉ። የ dma_alloc_coherent() ጥሪ ሙሉውን 512 ሜባ አካላዊ-ተላላፊ ማህደረ ትውስታ መመደብ ላይችል ይችላል። ይሁን እንጂ በመደበኛነት በግምት 450 ሜባ ማህደረ ትውስታን ማግኘት ይችላል.
4. ሲፒዩ dma_alloc_coherent() የሚጠራውን ሚሞሪ መሸጎጫ ይችላል። በተለይም ከአስተናጋጁ አፕሊኬሽኑ የፃፍ ስራዎች ለOpenCL kernels አይታዩም። በOpenCL SoC FPGA ሊኑክስ ከርነል ውስጥ ያለው የኤምኤምፓ() ተግባር የዚህ የማህደረ ትውስታ ክልል መሸጎጫን ለማሰናከል ወደ pgprot_noncached() ወይም remap_pf_range() ተግባር ጥሪዎችን ይዟል።
5. dma_alloc_coherent() ተግባር አካላዊ-ተከታታይ ማህደረ ትውስታን ከደለበ በኋላ የኤምኤምፓ() ተግባር ቨርቹዋል አድራሻውን ወደ ክልሉ መጀመሪያ ይመልሳል፣ ይህም እርስዎ የሚመድቡት የማህደረ ትውስታ የአድራሻ ጊዜ ነው። የአስተናጋጁ አፕሊኬሽኑ ማህደረ ትውስታውን ለመድረስ ይህንን ምናባዊ አድራሻ ይፈልጋል። በሌላ በኩል፣ የOpenCL ከርነሎች አካላዊ አድራሻዎችን ይፈልጋሉ። የሊኑክስ ከርነል ሾፌር ምናባዊ-ወደ-አካላዊ የአድራሻ ካርታውን ይከታተላል። ሹፌሩ ላይ ጥያቄ በማከል mmap() ወደ ትክክለኛው ፊዚካል አድራሻዎች የሚመለሱትን ፊዚካል አድራሻዎች ካርታ ማድረግ ይችላሉ።
   የ aocl_mmd_shared_mem_alloc() MMD መተግበሪያ ፕሮግራሚንግ በይነገጽ (ኤፒአይ) ጥሪ የሚከተሉትን ጥያቄዎች ያካትታል፡-
   ሀ. ማህደረ ትውስታን የሚመድበው እና ምናባዊ አድራሻውን የሚመልስ የኤምኤምፓ() ተግባር።
   ለ. የተመለሰውን ምናባዊ አድራሻ ወደ አካላዊ አድራሻ የሚወስደው ተጨማሪ መጠይቅ።
   የ aocl_mmd_shared_mem_alloc() MMD API ጥሪ ከዚያም ሁለት አድራሻዎችን ይመልሳል
   ትክክለኛው የተመለሰው አድራሻ ምናባዊ አድራሻ ነው፣ እና አካላዊ አድራሻው ወደ መሳሪያ_ptr_out ይሄዳል።
   ማስታወሻ፡- አሽከርካሪው የኤምኤምፓ() ተግባር ወደ አካላዊ አድራሻዎች የሚመልስባቸውን ምናባዊ አድራሻዎችን ብቻ ነው ካርታ የሚይዘው። የሌላ ማንኛውም ምናባዊ ጠቋሚ አካላዊ አድራሻ ከጠየቁ ነጂው NULL እሴት ይመልሳል።

ማስጠንቀቂያ፡- የኢንቴል FPGA ኤስዲኬ ለOpenCL የአሂድ ጊዜ ቤተ-መጽሐፍት የተጋራው ማህደረ ትውስታ በቦርድ_spec.xml ውስጥ የተዘረዘረው የመጀመሪያው ማህደረ ትውስታ ነው ብለው ያስባሉ file. በሌላ አነጋገር፣ የሊኑክስ ከርነል ሾፌር የሚያገኘው አካላዊ አድራሻ የOpenCL ከርነል ወደ HPS SDRAM የሚያልፍበት የአቫሎን® አድራሻ ይሆናል።
የሩጫ ጊዜ ቤተ-መጽሐፍትን በተመለከተ፣ የተጋራውን ማህደረ ትውስታ እንደ መሣሪያ ቋት በሚከተለው መንገድ ለመመደብ የ clCreateBuffer() ጥሪን ይጠቀሙ።

• ለሁለት-DDR ቦርድ ልዩነት ከሁለቱም የተጋራ እና ያልተጋራ ማህደረ ትውስታ፣ የCL_MEM_USE_HOST_PTR ባንዲራ ከገለጹ clCreateBuffer() የጋራ ማህደረ ትውስታን ይመድባል። ሌሎች ባንዲራዎችን መጠቀም createBuffer() ባልተጋራው ማህደረ ትውስታ ውስጥ ቋት እንዲመደብ ያደርገዋል።
• ለአንድ-DDR ቦርድ ልዩነት የተጋራ ማህደረ ትውስታ ብቻ clCreateBuffer() የትኛውንም ባንዲራ ቢገልጹ የጋራ ማህደረ ትውስታን ይመድባል።
  በአሁኑ ጊዜ የ32-ቢት ሊኑክስ ድጋፍ በARM ሲፒዩ በኤስዲኬ አሂድ ቤተ-መጽሐፍት ውስጥ ያለውን የጋራ ማህደረ ትውስታ ድጋፍ መጠን ይቆጣጠራል። በሌላ አነጋገር፣ የሩጫ ጊዜ ቤተ-ፍርግሞች ወደ ሌሎች አካባቢዎች (ለምሳሌample, x86_64 ሊኑክስ ወይም 64-ቢት ዊንዶውስ) የጋራ ማህደረ ትውስታን አይደግፉም.
  C5soc በሚከተሉት ምክንያቶች የጋራ እና ያልተጋራ ማህደረ ትውስታን ለመለየት የተለያዩ ማህደረ ትውስታዎችን አልተጠቀመም።
  1. ታሪክ-የጋራ ማህደረ ትውስታ ድጋፍ መጀመሪያ ሲፈጠር ሄትሮጂንስ የማህደረ ትውስታ ድጋፍ አይገኝም።
  2. ዩኒፎርም በይነገጽ-OpenCL ክፍት መስፈርት ስለሆነ፣ ኢንቴል በተለያዩ የኮምፒውቲንግ ፕላትፎርም አቅራቢዎች መካከል ያለውን ወጥነት ይይዛል። ስለዚህ፣ ልክ እንደ ሌሎች የቦርድ አቅራቢዎች አርክቴክቸርስ ተመሳሳይ በይነገጽ የጋራ ማህደረ ትውስታን ለመመደብ እና ለመጠቀም ጥቅም ላይ ይውላል።

1.4 FPGA ዳግም ማዋቀር
ለሶሲ ኤፍፒጂኤዎች፣ ሲፒዩ የሲፒዩውን አሠራር ሳያቋርጥ የFPGA ኮር ጨርቅን እንደገና ማዋቀር ይችላል። የ FPGA አስተዳዳሪ ሃርድዌር ብሎክ ኤችፒኤስን እና ዋናው FPGA እንደገና ማዋቀሩን ያከናውናል። የሊኑክስ ከርነል የ FPGA አስተዳዳሪን በቀላሉ ማግኘት የሚያስችል ሾፌር ያካትታል።

• ለ view የFPGA ኮር ሁኔታ፣ የድመት/sys/ክፍል/fpga/fpga0/ ሁኔታ ትዕዛዝን ጥራ።
  ከሳይክሎን ቪ ሶሲ ዴቨሎፕመንት ኪት ማመሳከሪያ መድረክ ጋር የሚገኘው የIntel FPGA SDK ለOpenCL ፕሮግራም መገልገያ FPGAን ፕሮግራም ለማድረግ ይህንን በይነገጽ ይጠቀማል። የ FPGA ኮርን በሚሰራ ሲፒዩ እንደገና ሲያቀናብሩ የፕሮግራሙ መገልገያ የሚከተሉትን ተግባራት ያከናውናል፡-
  1. ዳግም ፕሮግራም ከመደረጉ በፊት በFPGA እና በHPS መካከል ያሉትን ሁሉንም የH2F እና የኤልኤች2ኤፍ ድልድዮችን ያሰናክሉ።
  ዳግም መርሃ ግብር ከተጠናቀቀ በኋላ እነዚህን ድልድዮች እንደገና አንቃ።
  ትኩረት፡ የOpenCL ስርዓት ከFPGA-ወደ-HPS (F2H) ድልድይ አይጠቀምም። ለበለጠ መረጃ የHPS-FPGA በይነገጾች ክፍልን በሳይክሎን V መሳሪያ መመሪያ መጽሐፍ፣ ጥራዝ 3፡ ሃርድ ፕሮሰሰር ሲስተም ቴክኒካል ማጣቀሻ መመሪያን ይመልከቱ።
  2. በዳግም መርሃ ግብር ወቅት በFPGA እና በHPS DDR መቆጣጠሪያ መካከል ያለው ግንኙነት መጥፋቱን ያረጋግጡ።
  3. በ FPGA ላይ የ FPGA ማቋረጦች በድጋሚ መርሃ ግብር ወቅት መሰናከላቸውን ያረጋግጡ።
  እንዲሁም፣ በድጋሚ ፕሮግራም ወቅት ከ FPGA የሚመጡ ማቋረጦችን ላለመቀበል ለአሽከርካሪው ያሳውቁ።

በትክክለኛ አተገባበር ላይ ዝርዝሮችን ለማግኘት የፕሮግራሙን መገልገያ ምንጭ ኮድ ያማክሩ።

ማስጠንቀቂያ፡- ሲፒዩ በሚሰራበት ጊዜ የHPS DDR መቆጣጠሪያውን ውቅር አይለውጡ።
ይህን ማድረግ ለሞት የሚዳርግ የስርዓት ስህተት ሊፈጥር ይችላል ምክንያቱም ከሲፒዩ አስደናቂ የማህደረ ትውስታ ግብይቶች በሚኖሩበት ጊዜ የ DDR መቆጣጠሪያ ውቅረትን ሊቀይሩ ይችላሉ። ይህ ማለት ሲፒዩ በሚሰራበት ጊዜ የ FPGA ኮርን በተለየ ውቅረት ውስጥ ኤችፒኤስ ዲ ዲ በሚጠቀም ምስል እንደገና ላያደርጉት ይችላሉ።
ያስታውሱ የ OpenCL ስርዓት እና ወርቃማው ሃርድዌር ማመሳከሪያ ንድፍ ከ Intel SoC FPGA embedded Design Suite (EDS) ጋር HPS DDRን ወደ አንድ ባለ 256-ቢት ሁነታ ያዘጋጃል።
እንደ የቅርንጫፉ ትንበያ ወይም የገጽ ሠንጠረዥ ፕሪፌቸር ያሉ የሲፒዩ ሲስተም ክፍሎች በሲፒዩ ላይ ምንም የማይሰራ ቢመስልም የ DDR ትዕዛዞችን ሊያወጡ ይችላሉ።
ስለዚህ የHPS DDR መቆጣጠሪያ ውቅረትን ለማዘጋጀት የማስነሻ ጊዜ ብቸኛው አስተማማኝ ጊዜ ነው።
ይህ ደግሞ U-boot ጥሬ ሁለትዮሽ ሊኖረው እንደሚገባ ያመለክታል file (.rbf) ምስል ወደ ማህደረ ትውስታ ለመጫን። አለበለዚያ፣ HPS DDRን በFPGA ላይ ጥቅም ላይ ባልዋሉ ወደቦች እያነቁት እና ከዚያ በኋላ የወደብ አወቃቀሮችን ሊቀይሩ ይችላሉ። በዚህ ምክንያት፣ የOpenCL Linux kernel ሾፌር የHPS DDR መቆጣጠሪያ ውቅረትን ለማዘጋጀት አስፈላጊ የሆነውን አመክንዮ አያካትትም።
የ SW3 ድርብ ውስጠ-መስመር ጥቅል (DIP) በሳይሎን ቪ ሶሲ ልማት ኪት ላይ ይቀይራል የሚጠበቀውን የ.rbf ምስል ይቆጣጠራል (ይህም የ file የታመቀ እና/ወይም የተመሰጠረ) ነው። C5soc፣ እና ወርቃማው የሃርድዌር ማመሳከሪያ ንድፍ ከሶሲ ኢዲኤስ ጋር፣ የታመቁ ግን ያልተመሰጠሩ የ.rbf ምስሎችን ያካትታሉ። ለOpenCL Cyclone V SoC በIntel FPGA SDK ውስጥ የተገለጹት የSW3 DIP መቀየሪያ ቅንጅቶች ከዚህ የ.rbf ምስል ውቅር ጋር ይዛመዳሉ።

ተዛማጅ አገናኞች

• የHPS-FPGA በይነገጽ
• የ SW3 መቀየሪያዎችን በማዋቀር ላይ

1.4.1 የ FPGA ስርዓት አርክቴክቸር ዝርዝሮች
ለሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክ ድጋፍ ከኢንቴል FPGA ኤስዲኬ ለOpenCL ባለው Stratix® V Reference Platform (s5_ref) ላይ የተመሰረተ ነው።
የc5soc Qsys ስርዓት አጠቃላይ አደረጃጀት እና የከርነል ሾፌር በs5_ref ውስጥ ካሉት ጋር በጣም ተመሳሳይ ናቸው።
የሚከተሉት የFPGA ዋና ክፍሎች በሁለቱም c5soc እና s5_ref ውስጥ አንድ አይነት ናቸው፡

• VERSION_ID አግድ
• የእረፍት ዘዴ
• የማህደረ ትውስታ ባንክ መከፋፈያ
• መሸጎጫ snoop በይነገጽ
• የከርነል ሰዓት
• የመቆጣጠሪያ መመዝገቢያ መዳረሻ (CRA) ብሎኮች

1.5 የኤስዲ ፍላሽ ካርድ ምስል መገንባት
Cyclone V SoC FPGA በቺፕ ላይ ሙሉ ስርአት ስለሆነ የስርዓቱን ሙሉ ፍቺ የማድረስ ሀላፊነት አለቦት። ኢንቴል በኤስዲ ፍላሽ ካርድ ምስል መልክ እንዲያደርሱት ይመክራል። የኢንቴል FPGA ኤስዲኬ ለOpenCL ተጠቃሚ ምስሉን በቀላሉ ወደ ማይክሮ ኤስዲ ፍላሽ ካርድ መፃፍ ይችላል እና የ SoC FPGA ሰሌዳ ለአገልግሎት ዝግጁ ነው።
በገጽ 13 ላይ ያለውን የኤስዲ ፍላሽ ካርድ ምስል ማሻሻል
ኢንቴል በቀላሉ በሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክ የሚገኘውን ምስል እንዲቀይሩ ይመክራል። እንዲሁም አዲስ የኤስዲ ፍላሽ ካርድ ምስል የመፍጠር አማራጭ አለዎት።
በገጽ 14 ላይ የኤስዲ ፍላሽ ካርድ ምስል መፍጠር
እንዲሁም አዲስ የኤስዲ ፍላሽ ካርድ ምስል የመፍጠር አማራጭ አለዎት።

1.5.1 ነባሩን የኤስዲ ፍላሽ ካርድ ምስል ማሻሻል
ኢንቴል በቀላሉ በሳይክሎን ቪ ሶሲ የሚገኘውን ምስል እንዲቀይሩ ይመክራል።
የልማት ኪት ማመሳከሪያ መድረክ. እንዲሁም አዲስ የኤስዲ ፍላሽ ካርድ ምስል የመፍጠር አማራጭ አለዎት።
የ c5soc linux_sd_card_image.tgz ምስል file በALTERAOCLSDKROOT/board/c5soc ማውጫ ውስጥ ይገኛል፣ ALTERAOCLSDKROOT ወደ ኢንቴል FPGA ኤስዲኬ ለOpenCL የመጫኛ ማውጫ በሚጠቁምበት።

ትኩረት፡ የኤስዲ ፍላሽ ካርድን ምስል ለመቀየር የ root ወይም sudo privileges ሊኖርዎት ይገባል።

1. የ$ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgzን ለማራገፍ file፣ የ tar xvfzlinux_sd_card_image.tgz ትዕዛዙን ያሂዱ።
2. የ hello_world OpenCL exampየእርስዎን ብጁ መድረክ ድጋፍ በመጠቀም ዲዛይን ያድርጉ። የ.rbfን እንደገና ይሰይሙ file የኢንቴል FPGA ኤስዲኬ ለOpenCL Offline Compiler እንደ opencl.rbf ያመነጫል እና በ SD ፍላሽ ካርድ ምስል ውስጥ በ fat32 ክፍልፍል ላይ ያስቀምጡት።
   የሄሎ_አለም የቀድሞ ማውረድ ትችላለህample ንድፍ ከ OpenCL ንድፍ Exampበ Altera ላይ ያለው ገጽ webጣቢያ.
3. .rbf ያስቀምጡ file ወደ ፍላሽ ካርድ ምስል fat32 ክፍልፍል.
   ትኩረት፡ የFat32 ክፍልፍል ሁለቱንም zImage መያዝ አለበት። file እና rbf file. ያለ .rbf file, ነጂውን ሲያስገቡ ገዳይ ስህተት ይከሰታል.
4. የኤስዲ ካርዱን ምስል ከፈጠሩ በኋላ የሚከተለውን ትዕዛዝ በመጥራት ወደ ማይክሮ ኤስዲ ካርድ ይፃፉ፡ sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. የእርስዎን የኤስዲ ፍላሽ ካርድ ምስል ለመሞከር የሚከተሉትን ተግባራት ያከናውኑ።
   ሀ. የማይክሮ ኤስዲ ፍላሽ ካርዱን ወደ SoC FPGA ሰሌዳ አስገባ።
   ለ. ቦርዱን ያብሩት።
   ሐ. የ aocl ምርመራ መገልገያ ትዕዛዝን ጥራ።

1.5.2 የኤስዲ ፍላሽ ካርድ ምስል መፍጠር
እንዲሁም አዲስ የኤስዲ ፍላሽ ካርድ ምስል የመፍጠር አማራጭ አለዎት። አዲስ የኤስዲ ፍላሽ ካርድ ምስል ስለመገንባት እና ያለውን የኤስዲ ፍላሽ ካርድ ምስል እንደገና ስለመገንባት አጠቃላይ መመሪያዎች በGSRD v14.0.2 - SD Card የRocketBoards.org ገጽ ላይ ይገኛሉ። webጣቢያ.
ከታች ያሉት ደረጃዎች የlinux_sd_card_image.tgz ምስልን ከወርቃማው ሲስተም ማጣቀሻ ንድፍ (ጂኤስአርዲ) ኤስዲ ፍላሽ ካርድ ምስል የመፍጠር ሂደቱን ያብራራሉ፡
ማስታወሻ፡-
ምስሉን ከ c5soc ምስል ለመፍጠር, በዚህ አሰራር ውስጥ የተዘረዘሩትን ሁሉንም ተግባራዊ ተግባራትን ያከናውኑ.

1. የ GSRD SD ፍላሽ ካርድ ምስል ሥሪት 14.0 ከRocketboards.org ያውርዱ እና ይክፈቱ።
2. ን ይጫኑ file ምደባ ሰንጠረዥ (fat32) እና የተራዘመ file በዚህ ምስል ውስጥ የስርዓት (ext3) ክፍልፋዮች እንደ loop-back መሣሪያዎች። ክፋይን ለመጫን የሚከተሉትን ደረጃዎች ያከናውኑ
   ሀ. /sbin/fdisk -lu image_ን በመጥራት በምስሉ ውስጥ ያለውን የክፋይ ባይት ጅምር ይወስኑfile ትእዛዝ።
   ለ example, ክፍልፋይ ቁጥር 1 አይነት W95 FAT የብሎክ ማካካሻ አለው 2121728. በአንድ ብሎክ 512 ባይት, ባይት ማካካሻ 512 ባይት x 2121728 = 1086324736 ባይት ነው.
   ለ. ነፃ የሉፕ መሣሪያን ይለዩ (ለምሳሌample, /dev/loop0) የ losetup -f ትዕዛዝን በመተየብ.
   ሐ. /dev/loop0 ነፃ የ loop መሳሪያ ነው ብለን ካሰብን የጠፋ /dev/loop0 ምስልን በመጥራት የፍላሽ ካርድ ምስልህን ወደ loop block መሣሪያ መድበው።file -0 1086324736 ትዕዛዝ።
   መ. የ mount /dev/loop0 /media/disk1 ትዕዛዝ በመጥራት የ loop መሳሪያውን ይጫኑ።
   በምስሉ ውስጥ file፣ /ሚዲያ/ዲስክ1 አሁን የተጫነ fat32 ክፍልፍል ነው።
   ሠ. ለ ext3 ክፍልፍል ከሀ እስከ d ይድገሙ።
3. የIntel FPGA Runtime Environment ለOpenCL ጥቅል Cyclone V SoC FPGA ሥሪቱን ከአልቴራ አውርድ ማዕከል አውርድ webጣቢያ.
   ሀ. ከ Quartus Prime የሶፍትዌር እትም አጠገብ የማውረድ ቁልፍን ጠቅ ያድርጉ።
   ለ. የመልቀቂያ ሥሪትን፣ የስርዓተ ክወናውን እና የማውረድ ዘዴን ይግለጹ።
   ሐ. ተጨማሪ ሶፍትዌር ትርን ጠቅ ያድርጉ እና Intel FPGA ለማውረድ ይምረጡ
   የአሂድ አከባቢ ለOpenCL Linux Cyclone V SoC TGZ
   መ. aocl-rte- ካወረዱ በኋላ ክንድ32.tgz file, ፈትለው ወደ
   እርስዎ ባለቤት የሆነበት ማውጫ።
4. ያልታሸገውን aocl-rte- ያስቀምጡ .arm32 ማውጫ በምስሉ ext32 ክፍልፍል ላይ ወደ /home/root/opencl_arm3_rte ማውጫ file.
5. የእርስዎን ብጁ ፕላትፎርም የሃርድዌር ማህደርን ይሰርዙ እና ብጁ ፕላትፎርሙን ወደ /home/root/ opencl_arm32_rte የቦርድ ንዑስ ማውጫ ውስጥ ያስቀምጡት።
6. init_opencl.sh ይፍጠሩ file በ / home/ root ማውጫ ውስጥ ከሚከተለው ይዘት ጋር፡ ወደ ውጪ ላክ ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte ወደ ውጪ መላክ AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/ቦርድ/ PATH=$ALTERAOCLSDKROOT/ቢን፡$PATH ወደ ውጪ መላክ LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/አስተናጋጅ/arm32/lib፡$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/ሹፌር/aclsoc_drv.ko
   የኤስዲኬ ተጠቃሚ የአካባቢ ተለዋዋጮችን እና የOpenCL Linux kernel ሾፌርን ለመጫን ምንጩን ./init_opencl.sh ያሄዳል።
7. ቅድመ ጫኚውን ማዘመን ከፈለጉ DTS files፣ ወይም ሊኑክስ ከርነል፣ ከሶሲ ኢዲኤስ የ arm-linux-gnueabihf-gcc አጠናቃሪ ያስፈልገዎታል። ሶፍትዌሩን ለማግኘት፣ መልሶ ለማሰባሰብ እና ተዛማጅ የሆነውን ለማዘመን በIntel SoC FPGA ውስጥ የተዘረዘሩትን መመሪያዎች ይከተሉ። fileበተሰቀለው fat32 ክፍልፍል ላይ s.
   ትኩረት፡ የእርስዎ ብጁ ፕላትፎርም በc5soc ውስጥ ካሉት የፒን አጠቃቀሞች የተለየ ከሆነ ቅድመ ጫኚውን ማዘመን ያስፈልግ ይሆናል።
   ያስታውሱ፡ የሊኑክስን ከርነል እንደገና ካጠናቀሩ፣ የሊኑክስ ከርነል ሾፌሩን በተመሳሳይ የሊኑክስ ከርነል ምንጭ ያሰባስቡ። fileኤስ. በሊኑክስ ከርነል ሾፌር እና በሊኑክስ ከርነል መካከል አለመመጣጠን ካለ ነጂው አይጫንም። እንዲሁም CMA ን ማንቃት አለብዎት።
   ለበለጠ መረጃ ሊኑክስ ከርነልን እንደገና ማጠናቀርን ይመልከቱ።
8. የ hello_world OpenCL exampየእርስዎን ብጁ መድረክ ድጋፍ በመጠቀም ዲዛይን ያድርጉ። የ.rbfን እንደገና ይሰይሙ file የኢንቴል FPGA ኤስዲኬ ለOpenCL Offline Compiler እንደ opencl.rbf ያመነጫል እና በ SD ፍላሽ ካርድ ምስል ውስጥ በ fat32 ክፍልፍል ላይ ያስቀምጡት።
   የሄሎ_አለም የቀድሞ ማውረድ ትችላለህample ንድፍ ከ OpenCL ንድፍ Exampበ Altera ላይ ያለው ገጽ webጣቢያ.
   9. ሁሉንም አስፈላጊ ነገሮች ካከማቹ በኋላ fileበ ፍላሽ ካርድ ምስል ላይ ፣ የሚከተሉትን ትዕዛዞችን ይደውሉ
   ሀ. አመሳስል
   ለ. ንቀል /ሚዲያ/ዲስክ1
   ሐ. ንቀል የት በገጽ 3 ላይ 3 ላይ ያለውን የ ext3 ክፍልፋይ ለመጫን የሚጠቀሙበት ማውጫ ስም ነውample, /ሚዲያ/ዲስክ2).
   መ. ማጣት -d /dev/loop0
   ሠ. ማጣት -d /dev/loop1
9. የሚከተለውን ትዕዛዝ በመጥራት የኤስዲ ፍላሽ ካርድ ምስሉን ይጫኑ፡ tar cvfz .tgz linux_sd_ካርድ_ምስል
10. ያቅርቡ .tgz file በእርስዎ ብጁ መድረክ ስር ማውጫ ውስጥ።
11. የእርስዎን የኤስዲ ፍላሽ ካርድ ምስል ለመሞከር የሚከተሉትን ተግባራት ያከናውኑ።
    ሀ. የተፈጠረውን ያልተጨመቀ ምስል በማይክሮ ኤስዲ ፍላሽ ካርድ ላይ ይፃፉ።
    ለ. የማይክሮ ኤስዲ ፍላሽ ካርዱን ወደ SoC FPGA ሰሌዳ አስገባ።
    ሐ. ቦርዱን ያብሩት።
    መ. የ aocl ምርመራ መገልገያ ትዕዛዝን ጥራ።

ተዛማጅ አገናኞች

• Intel SoC FPGA የተከተተ ንድፍ Suite የተጠቃሚ መመሪያ
• ክፈት CL ንድፍ Exampበ Altera ላይ ያለው ገጽ webጣቢያ
• በገጽ 16 ላይ የሊኑክስ ኮርነልን መልሶ ማጠናቀር
  CMA ን ለማንቃት መጀመሪያ የሊኑክስ ከርነልን እንደገና ማጠናቀር አለብህ።
• የእርስዎን FPGA ቦርድ የመሣሪያ ስም መጠየቅ (ምርመራ)

1.6 የሊኑክስ ኮርነልን ለሳይክሎን ቪ ሶሲ FPGA ማጠናቀር
የOpenCL አፕሊኬሽኖችን በሳይክሎን V SoC FPGA ሰሌዳ ላይ ከማሄድዎ በፊት የሊኑክስ ከርነል ምንጭን ማጠናቀር እና የOpenCL Linux kernel ሾፌርን ማጠናቀር እና መጫን አለብዎት።

1. በገጽ 16 ላይ የሊኑክስ ኮርነልን መልሶ ማጠናቀር
   CMA ን ለማንቃት መጀመሪያ የሊኑክስ ከርነልን እንደገና ማጠናቀር አለብህ።
2. የOpenCL Linux Kernel Driverን በገጽ 17 ላይ ማሰባሰብ እና መጫን የOpenCL Linux kernel ሾፌሩን ከተቀናበረው የከርነል ምንጭ አንፃር ማጠናቀር።

1.6.1 የሊኑክስ ከርነልን መልሶ ማጠናቀር
CMA ን ለማንቃት መጀመሪያ የሊኑክስ ከርነልን እንደገና ማጠናቀር አለብህ።

1. የ GSRD v14.0 ጠቅ ያድርጉ - በRocketBoards.org የመርጃዎች ገጽ ላይ የሊኑክስ ማጠናቀር webየሊኑክስ ከርነል ምንጭ ኮድን በማውረድ እና በመገንባት ላይ መመሪያዎችን ለማግኘት ጣቢያ።
   ለOpenCL በ™ ኢንቴል FPGA ኤስዲኬ ለመጠቀም፣ socfpga-3.13-rel14.0ን እንደ .
2. ማስታወሻ፡ የግንባታ ሂደቱ ቅስት/ክንድ/ማዋቀር/socfpga_defconfig ይፈጥራል file. ይህ file ለ socfpga ነባሪ ውቅር ቅንብሮችን ይገልጻል።
   የሚከተሉትን መስመሮች ወደ ቅስት/ክንድ/ውቅሮች/socfpga_defconfig ግርጌ ያክሉ file.
   CONFIG_MEMORY_ISOLATION=y
   CONFIG_CMA=y
   CONFIG_DMA_CMA=y
   CONFIG_CMA_DEBUG=y
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=y
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   የCONFIG_CMA_SIZE_MBYTES ውቅር እሴት በጠቅላላው በአካል ተያያዥነት ባላቸው ማህደረ ትውስታዎች ላይ ከፍተኛውን ገደብ ያዘጋጃል። ተጨማሪ ማህደረ ትውስታ ከፈለጉ ይህንን እሴት ሊጨምሩ ይችላሉ።
3. ትኩረት፡ በ SoC FPGA ሰሌዳ ላይ ለኤአርኤም ፕሮሰሰር ያለው አጠቃላይ የአካላዊ ማህደረ ትውስታ መጠን 1 ጂቢ ነው። ኢንቴል የCMA አስተዳዳሪን ወደ 1 ጊባ እንዲጠጉ አይመክርም።
4. የአሁኑን ውቅር ለማጽዳት make mrproper የሚለውን ትዕዛዝ ያሂዱ።
5. የ make ARCH=arm socfpga_deconfig ትዕዛዙን ያሂዱ።
   ARCH=arm የ ARM አርክቴክቸርን ማዋቀር እንደሚፈልጉ ያመለክታል።
   socfpga_defconfig ነባሪውን የ socfpga ውቅረት መጠቀም እንደሚፈልጉ ይጠቁማል።
6. ወደ ውጭ መላክ CROSS_COMPILE=arm-linux-gnueabihf- ትዕዛዝን ያሂዱ።
   ይህ ትዕዛዝ CROSS_COMPILE የአካባቢ ተለዋዋጭ የሚፈለገውን የመሳሪያ ሰንሰለት ቅድመ ቅጥያ ያዘጋጃል።
7. የ make ARCH=arm zImage ትዕዛዙን ያሂዱ። የተገኘው ምስል በአርች / ክንድ / ቡት / zImage ውስጥ ይገኛል file.
8. zImage አስቀምጥ file ወደ ፍላሽ ካርድ ምስል fat32 ክፍልፍል. ለዝርዝር መመሪያዎች በRocketboards.org ላይ Cyclone V SoC FPGA-specific GSRD የተጠቃሚ መመሪያን ይመልከቱ።
9. ማስታወሻ፡ የOpenCL Linux kernel ነጂውን በትክክል ለማስገባት መጀመሪያ SDKgenerated.rbf ይጫኑ file በ FPGA ላይ።
   የ.rbf ለመፍጠር file፣ የኤስዲኬ ንድፍ ያጠናቅሩ exampከሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክ ጋር እንደ የታለመው ብጁ መድረክ።
   9. rbf ያስቀምጡ file ወደ ፍላሽ ካርድ ምስል fat32 ክፍልፍል.
   ትኩረት፡ የ fat32 ክፍልፍል ሁለቱንም zImage መያዝ አለበት። file እና rbf file. ያለ .rbf file, ነጂውን ሲያስገቡ ገዳይ ስህተት ይከሰታል.
10. እርስዎ ያሻሻሉት ወይም ቀደም ብለው የፈጠሩትን የኤስዲ ካርድ ምስል የያዘውን በፕሮግራም የተያዘውን ማይክሮ ኤስዲ ካርድ ወደ ሳይክሎን ቪ ሶሲ ልማት ኪት ያስገቡ እና ከዚያ የ SoC FPGA ሰሌዳን ያብሩት።
11. uname -r የሚለውን ትዕዛዝ በማስኬድ የተጫነውን የሊኑክስ ከርነል ስሪት ያረጋግጡ።
12. CMA ን በከርነል ውስጥ በተሳካ ሁኔታ ማንቃትዎን ለማረጋገጥ፣ የሶሲ ኤፍፒጂኤ ቦርድ ሃይል በመሙላቱ የgrep init_cma/proc/kallsyms ትዕዛዙን ያሂዱ።
    ውጤቱ ባዶ ካልሆነ CMA ነቅቷል።
13. እንደገና የተጠናቀረውን ሊኑክስ ከርነል ከኤስዲኬ ጋር ለመጠቀም የሊኑክስ ከርነል ሾፌርን ሰብስቡ እና ይጫኑት።

ተዛማጅ አገናኞች

• ወርቃማው የስርዓት ማመሳከሪያ ንድፍ (GSRD) የተጠቃሚ ማኑዋሎች
• የኤስዲ ፍላሽ ካርድ ምስል በገጽ 13 መገንባት
  Cyclone V SoC FPGA በቺፕ ላይ ሙሉ ስርአት ስለሆነ የስርዓቱን ሙሉ ፍቺ የማድረስ ሀላፊነት አለቦት።

1.6.2 የOpenCL Linux Kernel ሾፌርን ማሰባሰብ እና መጫን
የOpenCL Linux kernel ሾፌሩን ከተቀናበረው የከርነል ምንጭ ጋር ያሰባስቡ።

የአሽከርካሪው ምንጭ በCyclone V SoC FPGA የኢንቴል FPGA Runtime Environment ለOpenCL ውስጥ ይገኛል። በተጨማሪም፣ ለOpenCL-የመነጨ .rbf ኢንቴል FPGA ኤስዲኬ መጫኑን ያረጋግጡ file የሊኑክስ ከርነል ሞጁሉን ትክክል ያልሆነ መጫንን ለመከላከል ወደ FPGA መግባት።

1. የIntel FPGA Runtime Environment ለOpenCL ጥቅል Cyclone V SoC FPGA ሥሪቱን ከአልቴራ አውርድ ማዕከል አውርድ webጣቢያ.
   ሀ. ከ Quartus Prime የሶፍትዌር እትም አጠገብ የማውረድ ቁልፍን ጠቅ ያድርጉ።
   ለ. የመልቀቂያ ሥሪትን፣ የስርዓተ ክወናውን እና የማውረድ ዘዴን ይግለጹ።
   ሐ. ተጨማሪ ሶፍትዌር ትርን ጠቅ ያድርጉ እና Intel FPGA ለማውረድ ይምረጡ
   የአሂድ አከባቢ ለOpenCL Linux Cyclone V SoC TGZ
   መ. aocl-rte- ካወረዱ በኋላ ክንድ32.tgz file, ፈትለው ወደ
   እርስዎ ባለቤት የሆነበት ማውጫ።
   የአሽከርካሪው ምንጭ በ aocl-rte- ውስጥ ነው. .arm32 / ቦርድ / c5soc / የመንጃ ማውጫ.
2. የOpenCL Linux kernel ሾፌርን እንደገና ለማጠናቀር የKDIR እሴቱን በሾፌሩ Make ውስጥ ያዘጋጁfile የሊኑክስ ከርነል ምንጭ ወደያዘው ማውጫ files.
3. የመሳሪያህን ሰንሰለት ቅድመ ቅጥያ ለማመልከት CROSS_COMPILE=arm-linux-gnueabihf- ትእዛዝን ወደ ውጪ ላክ።
4. ንጹህ አድርግ ትዕዛዙን ያሂዱ.
5. aclsoc_drv.ko ን ለመፍጠር የማድረጊያ ትዕዛዙን ያሂዱ file.
6. Opencl_arm32_rte ማውጫውን ወደ Cyclone V SoC FPGA ሰሌዳ ያስተላልፉ።
   scp -r በማሄድ ላይ root@your-ipaddress፡ ትዕዛዙ የሩጫ ጊዜ አከባቢን በ / ቤት / root ማውጫ ውስጥ ያስቀምጣል.
7. ኤስዲ ካርዲሜን ሲገነቡ የፈጠሩትን init_opencl.sh ስክሪፕት ያሂዱ።
8.  የ aocl ምርመራ መገልገያ ትዕዛዝን ጥራ። init_opencl.sh በተሳካ ሁኔታ ካሄዱ በኋላ የምርመራ መገልገያው ማለፊያ ውጤት ይመልሳል።

1.7 የታወቁ ጉዳዮች
በአሁኑ ጊዜ፣ የኢንቴል FPGA ኤስዲኬን ለOpenCL ከሳይክሎን ቪ ሶሲ ልማት ኪት ማመሳከሪያ መድረክ ጋር ለመጠቀም የተወሰኑ ገደቦች አሉ።

1. በCL_DEVICE_VENDOR እና CL_DEVICE_NAME የ clGetDeviceInfo() ጥሪ የተዘገቡትን የአቅራቢ እና የሰሌዳ ስሞች መሻር አይችሉም።
2. አስተናጋጁ ቋሚ ማህደረ ትውስታን በጋራ DDR ሲስተም (ይህም HPS DDR) ከመድቦ እና ከከርነል አፈፃፀም በኋላ ቋሚ ማህደረ ትውስታውን ካስተካክለው በማስታወሻ ውስጥ ያለው መረጃ ጊዜ ያለፈበት ሊሆን ይችላል። ይህ ጉዳይ የሚነሳው የFPGA ኮር ከሲፒዩ ወደ ኤችፒኤስ DDR ግብይቶች ማሸለብ ስለማይችል ነው።
   ተከታይ የከርነል ግድፈቶች ጊዜው ያለፈበት ውሂብ እንዳያገኙ ለመከላከል ከሚከተሉት መፍትሄዎች ውስጥ አንዱን ይተግብሩ፡
   • ቋሚ ማህደረ ትውስታን ከተነሳ በኋላ አይቀይሩ.
   • ብዙ __constant data sets ከፈለጉ ብዙ ቋሚ የማስታወሻ ቋቶችን ይፍጠሩ።
   • ካለ፣ ቋሚ ማህደረ ትውስታን በ FPGA DDR በፍጥነት መጨመሪያ ሰሌዳዎ ላይ ይመድቡ።
3. በARM ላይ ያለው የኤስዲኬ መገልገያ ፕሮግራሙን ብቻ ይደግፋል እና የመገልገያ ትዕዛዞችን ይመረምራል።
   የፍላሽ፣ የመጫን እና የማራገፍ የፍጆታ ትዕዛዞች ለሳይክሎን ቪ ሶሲ ልማት ኪት በሚከተሉት ምክንያቶች ተፈጻሚ አይደሉም።
   ሀ. የመጫኛ መገልገያው የ aclsoc_drv ሊኑክስ ከርነል ሾፌርን ማጠናቀር እና በ SoC FPGA ላይ ማንቃት አለበት። የልማት ማሽን ማጠናቀርን ማከናወን አለበት; ሆኖም ለሶሲ FPGA የሊኑክስ የከርነል ምንጮችን አስቀድሞ ይዟል። ለልማት ማሽኑ የሊኑክስ ከርነል ምንጮች ከሶሲ FPGA የተለዩ ናቸው። ለሶሲ FPGA የሊኑክስ ከርነል ምንጮች የሚገኙበት ቦታ ለኤስዲኬ ተጠቃሚ የማይታወቅ ሊሆን ይችላል። በተመሳሳይ፣ የማራገፍ መገልገያው ለሳይክሎን ቪ ሶሲ ልማት ኪት አይገኝም።
   እንዲሁም፣ aclsoc_drvን ለሶሲ ቦርድ ማድረስ ፈታኝ ነው ምክንያቱም የሳይክሎን ቪ ሶሲ ልማት ኪት ነባሪ ስርጭት የሊኑክስ ከርነል ስለሌለው files ወይም GNU Compiler Collection (GCC) ማጠናከሪያ።
   ለ. የፍላሽ መገልገያው .rbf ማስቀመጥ ያስፈልገዋል file በማይክሮ ኤስዲ ፍላሽ ካርድ FAT32 ክፍል ላይ የOpenCL ንድፍ። በአሁኑ ጊዜ ይህ ክፍልፍል የኤስዲኬ ተጠቃሚ ሰሌዳውን ሲጨምር አልተጫነም። ስለዚህ ክፋዩን ለማዘመን በጣም ጥሩው መንገድ የፍላሽ ካርድ አንባቢ እና የልማት ማሽንን መጠቀም ነው።
4. በIntel FPGA SDK መካከል ለOpenCL Offline Compiler executable ሲቀያየር files (.aocx) ከተለያዩ የቦርድ ልዩነቶች ጋር የሚዛመድ (ማለትም፣ c5soc እና c5soc_sharedonly)፣ .aocxን ለመጫን የኤስዲኬን ፕሮግራም መገልገያ መጠቀም አለቦት። file ለአዲሱ የቦርድ ልዩነት ለመጀመሪያ ጊዜ. በቀላሉ የአስተናጋጁን መተግበሪያ አዲስ የቦርድ ተለዋጭ በመጠቀም ካሄዱት ነገር ግን FPGA ምስሉን ከሌላ የቦርድ ልዩነት ከያዘ ገዳይ ስህተት ሊከሰት ይችላል።
5. የ.qxp file የበይነገጽ ክፍልፍል ስራዎችን አያካትትም ምክንያቱም Quartus Prime ሶፍትዌር የዚህን ክፍልፍል የጊዜ መስፈርቶችን በቋሚነት ያሟላል።
6. ቦርዱን ስታሞቁ የሚዲያ መዳረሻ መቆጣጠሪያው (MAC) አድራሻው በዘፈቀደ ቁጥር ተቀናብሯል። የ LAN ፖሊሲህ ይህን ባህሪ የማይፈቅድ ከሆነ የሚከተሉትን ተግባራት በማከናወን የማክ አድራሻውን አዘጋጅ፡
   ሀ. በ U-Boot ኃይል-አፕ ጊዜ የ U-Boot ትዕዛዝ ጥያቄን ለማስገባት ማንኛውንም ቁልፍ ይጫኑ።
   ለ. በትእዛዝ መጠየቂያው ላይ setenv ethaddr 00:07:ed:00:00:03 ይተይቡ።
   ማንኛውንም የ MAC አድራሻ መምረጥ ይችላሉ።
   ሐ. የ savenv ትዕዛዙን ይተይቡ።
   መ. ሰሌዳውን እንደገና አስነሳ.

1.8 የሰነድ ማሻሻያ ታሪክ
ሠንጠረዥ 1.
የሰነድ ክለሳ ታሪክ የኢንቴል FPGA ኤስዲኬ ለOpenCL Cyclone V SoC
የልማት ኪት ማመሳከሪያ መድረክ ማስተላለፊያ መመሪያ

ቀን	ሥሪት	ለውጦች
ግንቦት-17	2017.05.08	• የጥገና መለቀቅ።
ኦክቶበር 2016	2016.10.31	• Altera ኤስዲኬ ለOpenCL ወደ ኢንቴል FPGA ኤስዲኬ ለOpenCL የተለወጠ። • የተሻሻለው Altera ከመስመር ውጭ ማጠናከሪያ ወደ ኢንቴል FPGA ኤስዲኬ ለOpenCL ከመስመር ውጭ ማጠናከሪያ።
ግንቦት-16	2016.05.02	• የኤስዲ ፍላሽ ካርድ ምስልን ስለመገንባት እና ስለማሻሻል መመሪያዎችን ማሻሻል። • የሊኑክስ ከርነል እና የ OpenCL ሊኑክስ ከርነል ሾፌርን እንደገና ስለማጠናቀር መመሪያዎችን ማሻሻል።
ኖቬምበር -15	2015.11.02	• የጥገና መለቀቅ፣ እና የኳርትስ II ምሳሌዎችን ወደ Quartus Prime ለውጧል።
ግንቦት-15	15.0.0	• በFPGA መልሶ ማዋቀር፣ የFPGA ኮርን እንደገና ለማቀናበር መመሪያ ተወግዷል ከ ጋር . ድመቷን በመጥራት rbf ምስል fileስም> rbf > / dev/ fpga0 ትዕዛዝ ምክንያቱም ይህ ዘዴ አይመከርም.
ታህሳስ -14	14.1.0	• ሰነዱን እንደ Altera Cyclone V SoC Development Kit Reference Platform Porting Guide በማለት ሰይሞታል። • የዳግም ፕሮግራም መገልገያውን ወደ aocl ፕሮግራም አዘምኗልfileስም> .aocx መገልገያ ትዕዛዝ. • የመመርመሪያ መገልገያውን ወደ aocl ምርመራ እና አክሎ ምርመራ አዘምኗል የመገልገያ ትዕዛዝ. • የማጣቀሻ ፕላትፎርምን ወደ ርስዎ ሶሲ ቦርድ ክፍል በማስተላለፍ ላይ ያለውን ሂደት የ c5soc ቦርድ ክፍልፍልን ስለማስተላለፍ እና ለማሻሻል መመሪያዎችን በማካተት ዋስትና ያለው የጊዜ መዘጋት ፍሰት ጊዜን-ንፁህ ክፍልፍልን ዘምኗል። • ለሚከተሉት ተግባራት ሂደቶችን ለመዘርዘር የተላለፈ ማመሳከሪያ መድረክን ማዘመን የሚለውን ርዕስ አስገብቷል፡ 1.በቦርዱ ክፍልፍል ውስጥ የሃርድ ፕሮሰሰር ሲስተም (HPS) እገዳን ሳይጨምር 2.የኤስዲ ፍላሽ ካርድ ምስሉን በማዘመን ላይ • የኤስዲ ፍላሽ ካርድ ምስል ግንባታ ክፍልን አዘምኗል። በSoC Embedded Design Suite (EDS) ካለው ምስል ይልቅ ወርቃማው ሲስተም ማጣቀሻ ንድፍ (ጂኤስአርዲ) ምስልን ስሪት 14.0 በመጠቀም የሚመከር። • የሊኑክስ ከርነል መልሶ ማጠናቀር እና የ OpenCL Linux Kernel ሾፌር ክፍልን አዘምኗል፡- 1.CROSS COMPILE ተለዋዋጭን ለማዘጋጀት መመሪያ ታክሏል። CMA በተሳካ ሁኔታ መስራቱን ለማረጋገጥ የሚያስኬዱትን ትእዛዝ ለውጧል።
ሐምሌ-14	14.0.0	• የመጀመሪያ ልቀት።

ሰነዶች / መርጃዎች

ኢንቴል FPGA ኤስዲኬ ለOpenCL [pdf] የተጠቃሚ መመሪያ FPGA ኤስዲኬ ለOpenCL፣ FPGA ኤስዲኬ፣ ኤስዲኬ ለOpenCL፣ ኤስዲኬ

ዋቢዎች

• የተጠቃሚ መመሪያ