intel BCH IP inti

Babagan BCH IP Core

Informasi sing gegandhengan

• Arsip Dokumen Inti BCH IP ing kaca 24
  • Nyedhiyakake dhaptar pandhuan pangguna kanggo versi sadurunge BCH IP Core.
• Pambuka kanggo Intel FPGA IP Cores
  • Nyedhiyakake informasi umum babagan kabeh inti IP FPGA Intel, kalebu parameterisasi, ngasilake, nganyarke, lan simulasi inti IP.
• Nggawe Versi-Independent IP lan Qsys Simulasi Scripts
  • Nggawe skrip simulasi sing ora mbutuhake nganyari manual kanggo piranti lunak utawa upgrade versi IP.
• Praktek paling apik Manajemen Proyek
  • Pandhuan kanggo manajemen efisien lan portabilitas proyek lan IP sampeyan files.

 Fitur Intel® DSP IP Core

• Antarmuka Avalon® Streaming (Avalon-ST).
• DSP Builder kanggo Intel® FPGAs siap
• Testbenches kanggo verifikasi inti IP
• Model simulasi fungsional IP kanggo digunakake ing simulator VHDL lan Verilog HDL sing didhukung Intel

Fitur inti BCH IP

• Encoder utawa dekoder sing bisa dikonfigurasi kanthi kinerja dhuwur kanggo deteksi lan koreksi kesalahan:
• Jumlah simbol saben codeword
• Jumlah simbol mriksa saben codeword
• Jumlah bit input paralel

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo spesifikasi saiki sesuai karo babar pisan standar Intel nanging nduweni hak kanggo ngganti produk lan layanan sawayah-wayah tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.

• Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

DSP IP inti Dhukungan Kulawarga Piranti

Intel nawakake tingkat dhukungan piranti ing ngisor iki kanggo inti IP FPGA Intel:

• Dhukungan awal -inti IP kasedhiya kanggo simulasi lan kompilasi kanggo kulawarga piranti iki. Pemrograman FPGA file (.pof) support ora kasedhiya kanggo Quartus Perdhana Pro Stratix 10 lunak Edition Beta lan minangka penutupan wektu IP ora bisa dijamin. Model wektu kalebu prakiraan engineering awal saka wektu tundha adhedhasar informasi post-layout awal. Model wektu bisa diganti amarga tes silikon nambah korélasi antarane silikon sing nyata lan model wektu. Sampeyan bisa nggunakake inti IP iki kanggo arsitektur sistem lan studi pemanfaatan sumber, simulasi, pinout, taksiran latensi sistem, taksiran wektu dhasar (penganggaran pipa), lan strategi transfer I/O (jembar data-path, ambane burst, tradeoffs standar I/O ).
• Dhukungan awal-Intel verifikasi inti IP kanthi model wektu awal kanggo kulawarga piranti iki. Inti IP nyukupi kabeh syarat fungsional, nanging bisa uga isih ngalami analisis wektu kanggo kulawarga piranti. Sampeyan bisa nggunakake ing desain produksi kanthi ati-ati.
• Dhukungan pungkasan -Intel verifikasi inti IP kanthi model wektu pungkasan kanggo kulawarga piranti iki. Inti IP nyukupi kabeh syarat fungsional lan wektu kanggo kulawarga piranti. Sampeyan bisa nggunakake ing desain produksi.

Tabel 1. DSP IP inti Dhukungan kulawarga piranti

Kulawarga piranti	Dhukungan
Arria® II GX	Pungkasan
Arria II GZ	Pungkasan
Arya V	Pungkasan
Intel Arria 10	Pungkasan
Siklon® IV	Pungkasan
Siklon V	Pungkasan
Intel Cyclone 10	Pungkasan
Intel MAX® 10 FPGA	Pungkasan
Stratix® IV GT	Pungkasan
Stratix IV GX/E	Pungkasan
Stratix V	Pungkasan
Intel Stratix 10	Maju
Kulawarga piranti liyane	Ora ana dhukungan

 Informasi Rilis BCH IP inti

Gunakake informasi release nalika lisènsi inti IP.

Tabel 2. Informasi Rilis

Item	Katrangan
Versi	17.1
Tanggal Rilis	November 2017
Kode Order	IP-BCH (IPR-BCH)

Intel verifikasi manawa piranti lunak Quartus Prime versi saiki nglumpukake versi sadurunge saben inti IP. Intel ora verifikasi manawa piranti lunak Quartus Prime nyusun versi inti IP sing luwih lawas tinimbang versi sadurunge. Cathetan Rilis IP FPGA Intel nampilake pangecualian.
Informasi sing gegandhengan

• Cathetan Rilis IP FPGA Intel
• Errata kanggo inti BCH IP ing Pangkalan Pengetahuan

DSP IP inti Verifikasi

• Sadurunge ngeculake versi inti IP, Intel nganakake tes kemunduran lengkap kanggo verifikasi kualitas lan bener. Intel ngasilake variasi khusus saka inti IP kanggo ngleksanani macem-macem opsi parameter lan sak tenane simulates model simulasi asil karo asil diverifikasi marang model simulasi master.

Kinerja Inti BCH IP lan Pemanfaatan Sumber Daya

• Biasane kinerja sing dikarepake kanggo BCH IP Core nggunakake piranti lunak Quartus Prime karo piranti Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8), lan Stratix V (5SGXEA7H3F35C3). Where m iku jumlah bit saben simbol; n iku dawa kode; d minangka jembar input data paralel; t iku kemampuan koreksi kesalahan.

Tabel 3. Kinerja Dekoder lan Pemanfaatan Sumber Daya

piranti	Paramèter				Memori		ALM	Ndhaptar		maks (MHz)
	m	n	d	t	M10K	M20K		utami	Sekunder y
Arya V	8	255	10	42	7	—	18,376	40,557	3,441	196
Siklon V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arya V	8	255	12	42	9	—	22,293	49,602	4,053	186
Siklon V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arya V	8	255	2	42	4	—	5,539	13,238	788	207
Siklon V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arya V	8	255	5	42	5	—	10,231	23,321	1,554	206
Siklon V	8	255	5	42	5	—	10,234	23,391	1,551	164
terus…

piranti	Paramèter				Memori		ALM	Ndhaptar		maks (MHz)
	m	n	d	t	M10K	M20K		utami	Sekunder y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tabel 4. Kinerja Encoder lan Pemanfaatan Sumber Daya

piranti	Paramèter				Memori		ALM	Ndhaptar		maks (MHz)
	m	n	d	t	M10K	M20K		utami	Sekunder y
Arya V	8	255	10	42	2	—	337	592	0	243
Siklon V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arya V	8	255	12	42	2	—	386	602	0	257
Siklon V	8	255	12	42	2	—	395	602	0	174
terus…

piranti	Paramèter				Memori		ALM	Ndhaptar		maks (MHz)
	m	n	d	t	M10K	M20K		utami	Sekunder y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arya V	8	255	2	42	2	—	219	547	12	275
Siklon V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arya V	8	255	5	42	2	—	237	563	3	276
Siklon V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP inti Miwiti

Nginstal lan Lisensi Intel FPGA IP Cores

Instalasi piranti lunak Intel Quartus® Prime kalebu perpustakaan IP FPGA Intel. Pustaka iki nyedhiyakake akeh inti IP sing migunani kanggo panggunaan produksi tanpa mbutuhake lisensi tambahan. Sawetara inti Intel FPGA IP mbutuhake tuku lisensi kapisah kanggo panggunaan produksi. Mode Evaluasi IP FPGA Intel ngidini sampeyan ngevaluasi inti Intel FPGA IP sing dilisensi ing simulasi lan hardware, sadurunge mutusake tuku lisensi inti IP produksi lengkap. Sampeyan mung kudu tuku lisensi produksi lengkap kanggo intine Intel IP sing dilisensi sawise sampeyan ngrampungake testing hardware lan siyap nggunakake IP ing produksi. Piranti lunak Intel Quartus Prime nginstal inti IP ing lokasi ing ngisor iki kanthi gawan:
Gambar 1. Path Instalasi IP Core

Tabel 5. Lokasi Instalasi IP inti

Panggonan	Piranti lunak	Platform
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	Linux *
:/inter FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard Edition	Linux

Mode Evaluasi IP FPGA Intel

Mode Evaluasi IP Intel FPGA gratis ngidini sampeyan ngevaluasi inti Intel FPGA IP sing dilisensi ing simulasi lan hardware sadurunge tuku. Mode Evaluasi IP FPGA Intel ndhukung evaluasi ing ngisor iki tanpa lisensi tambahan:

• Simulasi prilaku inti Intel FPGA IP sing dilisensi ing sistem sampeyan.
• Verifikasi fungsi, ukuran, lan kacepetan inti IP kanthi cepet lan gampang.
• Nggawe pemrograman piranti winates wektu files kanggo desain sing kalebu intine IP.
• Program piranti nganggo inti IP lan verifikasi desain sampeyan ing hardware.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.

• Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

Mode Evaluasi IP FPGA Intel ndhukung mode operasi ing ngisor iki:

• Disambung—Ngidini mlaku desain ngemot Intel FPGA IP dilisensi tanpa wates karo sambungan antarane Papan lan komputer inang. Mode tethered mbutuhake klompok aksi test gabungan serial (JTAG) kabel disambungake antarane JTAG port ing Papan lan komputer inang, kang mlaku Intel Quartus Perdhana Programmer kanggo dadi periode evaluasi hardware. Programmer mung mbutuhake instalasi minimal saka piranti lunak Intel Quartus Prime, lan ora mbutuhake lisensi Intel Quartus Prime. Komputer host ngontrol wektu evaluasi kanthi ngirim sinyal périodik menyang piranti liwat JTAG pelabuhan. Yen kabeh intine IP sing dilisensi ing mode tethered ndhukung desain, wektu evaluasi mlaku nganti evaluasi inti IP kadaluwarsa. Yen kabeh intine IP ndhukung wektu evaluasi tanpa wates, piranti ora bakal entek.
• Untethered—Ngidini mbukak desain sing ngemot IP sing dilisensi sajrone wektu winates. Inti IP bali menyang mode untethered yen piranti medhot saka komputer host sing nganggo piranti lunak Intel Quartus Prime. Inti IP uga bali menyang mode untethered yen inti IP dilisensi liyane ing desain ora ndhukung mode tethered.

Nalika wektu evaluasi kadaluwarsa kanggo sembarang dilisensi Intel FPGA IP ing desain, desain mandheg fungsi. Kabeh intine IP sing nggunakake Intel FPGA IP Evaluation Mode wektu metu bebarengan nalika sembarang inti IP ing desain kaping metu. Nalika wektu evaluasi kadaluwarsa, sampeyan kudu reprogram piranti FPGA sadurunge nerusake verifikasi hardware. Kanggo ngluwihi panggunaan inti IP kanggo produksi, tuku lisensi produksi lengkap kanggo inti IP.
Sampeyan kudu tuku lisensi lan ngasilake kunci lisensi produksi lengkap sadurunge bisa ngasilake pemrograman piranti sing ora diwatesi file. Sajrone Mode Evaluasi IP FPGA Intel, Compiler mung ngasilake pemrograman piranti winates wektu file ( _time_limited.sof) sing kadaluwarsa ing watesan wektu.

Gambar 2. Aliran Mode Evaluasi IP Intel FPGA

Cathetan:

Deleng pandhuan pangguna saben inti IP kanggo langkah parameterisasi lan rincian implementasine.
Intel lisènsi inti IP ing saben kursi, basis langgeng. Ragad lisensi kalebu pangopènan lan dhukungan taun pisanan. Sampeyan kudu gawe anyar kontrak pangopènan kanggo nampa nganyari, bug fix, lan technical support ngluwihi taun pisanan. Sampeyan kudu tuku lisensi produksi lengkap kanggo intine Intel FPGA IP sing mbutuhake lisensi produksi, sadurunge nggawe program files sing bisa digunakake kanggo wektu Unlimited. Sajrone Mode Evaluasi IP FPGA Intel, Compiler mung ngasilake pemrograman piranti winates wektu file ( _time_limited.sof) sing kadaluwarsa ing watesan wektu. Kanggo entuk kunci lisensi produksi, bukak Pusat Lisensi Layanan Mandiri utawa hubungi wakil Intel FPGA lokal.
Perjanjian Lisensi Piranti Lunak Intel FPGA ngatur instalasi lan panggunaan inti IP sing dilisensi, piranti lunak desain Intel Quartus Prime, lan kabeh inti IP sing ora dilisensi.

Informasi sing gegandhengan

• Situs Lisensi Perdhana Intel Quartus
• Instalasi lan Lisensi Piranti Lunak Intel FPGA

BCH IP Core Intel FPGA IP Evaluasi Mode Prilaku entek

Kabeh intine IP ing wektu piranti metu bebarengan nalika wektu evaluasi paling mbatesi tekan. Yen desain duwe luwih saka siji inti IP, prilaku wektu entek saka inti IP liyane bisa nutupi prilaku wektu entek inti IP tartamtu. Kanggo inti IP, wektu entek untethered yaiku 1 jam; Nilai wektu-metu tethered punika indefinite. Desain sampeyan mandheg sawise wektu evaluasi hardware kadaluwarsa. Piranti lunak Quartus Prime nggunakake Mode Evaluasi IP FPGA Intel Files (.ocp) ing direktori project kanggo ngenali nggunakake program evaluasi Mode Intel FPGA IP Evaluation Mode. Sawise sampeyan ngaktifake fitur kasebut, aja mbusak iki files.Nalika wektu evaluasi kadaluwarsa, port output data data_out dadi kurang
Informasi sing gegandhengan
AN 320: OpenCore Plus Evaluasi Megafunctions

Editor Katalog lan Parameter

Katalog IP nampilake inti IP sing kasedhiya kanggo proyek sampeyan. Gunakake fitur Katalog IP ing ngisor iki kanggo nemokake lan ngatur inti IP:

• Filter Katalog IP kanggo Nuduhake IP kanggo kulawarga piranti sing aktif utawa Tampilake IP kanggo kabeh kulawarga piranti. Yen sampeyan ora duwe proyek mbukak, pilih Kulawarga Piranti ing Katalog IP.
• Ketik ing kolom Panelusuran kanggo nemokake jeneng inti IP lengkap utawa sebagean ing Katalog IP.
• Klik-tengen jeneng inti IP ing Katalog IP kanggo nampilake rincian babagan piranti sing didhukung, kanggo mbukak folder instalasi inti IP, lan kanggo pranala menyang dokumentasi IP.
• Klik Nggoleki Partner IP to access partner IP information on the web.
• Editor parameter njaluk sampeyan nemtokake jeneng variasi IP, port opsional, lan output file pilihan generasi. Editor parameter ngasilake Intel Quartus Prime IP tingkat paling dhuwur file (.ip) kanggo variasi IP ing proyèk Intel Quartus Prime Pro Edition.
• Editor parameter ngasilake IP Quartus tingkat paling dhuwur file (.qip) kanggo variasi IP ing proyek Intel Quartus Prime Standard Edition. Iki files makili variasi IP ing project lan nyimpen informasi parameterization.

Gambar 3. IP Parameter Editor (Intel Quartus Prime Pro Edition)

Gambar 4. IP Parameter Editor (Intel Quartus Prime Standard Edition)

Ngasilake IP Core (Intel Quartus Prime Pro Edition)

Konfigurasi intine IP FPGA Intel kanthi cepet ing editor parameter Intel Quartus Prime. Klik kaping pindho komponen apa wae ing Katalog IP kanggo miwiti editor parameter. Editor parameter ngidini sampeyan nemtokake variasi khusus saka inti IP. Editor parameter ngasilake sintesis variasi IP lan simulasi opsional files lan

nambahi
ing .ip file makili variasi menyang proyek sampeyan kanthi otomatis.
Gambar 5. IP Parameter Editor (Intel Quartus Prime Pro Edition)

Tindakake langkah iki kanggo nemokake, instantiate, lan ngatur inti IP ing editor parameter:

1. Nggawe utawa mbukak proyek Intel Quartus Prime (.qpf) kanggo ngemot variasi IP instantiated.
2. Ing Katalog IP (Tools ➤ IP Catalog), temokake lan klik kaping pindho jeneng inti IP kanggo ngatur. Kanggo nemokake komponen tartamtu, ketik sawetara utawa kabeh jeneng komponen ing kothak telusuran Katalog IP. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Aja kalebu spasi ing jeneng utawa path variasi IP. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip. Klik OK. Editor parameter katon.
4. Setel nilai parameter ing editor parameter lan view diagram blok kanggo komponen. Tab Pesen Parameterisasi ing sisih ngisor nampilake kesalahan ing parameter IP:

• Opsional, pilih nilai parameter prasetel yen kasedhiya kanggo inti IP sampeyan. Prasetel nemtokake nilai parameter awal kanggo aplikasi tartamtu.
• Nemtokake paramèter sing nemtokake fungsi inti IP, konfigurasi port, lan fitur khusus piranti.
• Nemtokake opsi kanggo ngolah inti IP files ing alat EDA liyane.
• Cathetan: Delengen pandhuan pangguna inti IP kanggo informasi babagan paramèter inti IP tartamtu.

1. Klik Generate HDL. Kothak dialog Generasi katon.
2. Nemtokake output file pilihan generasi, banjur klik Generate. Sintesis lan simulasi files generate miturut specifications Panjenengan.
3. Kanggo ngasilake testbench simulasi, klik Generate ➤ Generate Testbench System. Nemtokake pilihan generasi testbench, banjur klik Generate.
4. Kanggo ngasilake cithakan instan HDL sing bisa disalin lan tempel menyang editor teks, klik Generate ➤ Show Instantiation Template.
5. Klik Rampung. Klik Ya yen dijaluk nambah files makili variasi IP kanggo project.
6. Sawise nggawe lan instantiating variasi IP sampeyan, gawe tugas pin sing cocok kanggo nyambungake port.

Cathetan: Sawetara inti IP ngasilake implementasi HDL sing beda-beda miturut paramèter inti IP. RTL dhasar saka inti IP kasebut ngemot kode hash unik sing nyegah tabrakan jeneng modul ing antarane variasi inti IP sing beda. Kode unik iki tetep konsisten, diwenehi setelan IP padha lan versi piranti lunak sak generasi IP. Kode unik iki bisa diganti yen sampeyan ngowahi parameter inti IP utawa nganyarke versi inti IP. Kanggo ngindhari katergantungan ing kode unik iki ing lingkungan simulasi sampeyan, deleng Nggawe Skrip Setup Simulator Gabungan.

Output Generasi Inti IP (Edisi Intel Quartus Prime Pro)

Piranti lunak Intel Quartus Prime ngasilake output ing ngisor iki file struktur kanggo inti IP individu sing ora bagean saka sistem Designer Platform.

Gambar 6. Output Generasi Inti IP Individu (Edisi Intel Quartus Prime Pro)

• Yen didhukung lan diaktifake kanggo variasi inti IP sampeyan.

Tabel 6. Output Files saka Intel FPGA IP Generation

File jeneng	Katrangan
<your_ip>.ip	Variasi IP tingkat paling dhuwur file sing ngemot parameterisasi inti IP ing proyek sampeyan. Yen variasi IP minangka bagéan saka sistem Desainer Platform, editor parameter uga ngasilake .qsys file.
<your_ip>.cmp	Deklarasi Komponen VHDL (.cmp) file yaiku teks file sing ngemot definisi umum lan port lokal sing digunakake ing desain VHDL files.
<your_ip>_generasi.rpt	IP utawa Log generasi Desainer Platform file. Nampilake ringkesan pesen sajrone nggawe IP.
terus…

File jeneng	Katrangan
<your_ip>.qgsimc (mung sistem Desainer Platform)	Caching simulasi file sing mbandhingaké .qsys lan .ip files karo parameterisasi saiki saka sistem Desainer Platform lan inti IP. Perbandingan iki nemtokake manawa Desainer Platform bisa ngliwati regenerasi HDL.
<your_ip>.qgsynth (mung sistem Desainer Platform)	Caching sintesis file sing mbandhingaké .qsys lan .ip files karo parameterisasi saiki saka sistem Desainer Platform lan inti IP. Perbandingan iki nemtokake manawa Desainer Platform bisa ngliwati regenerasi HDL.
<your_ip>.qip	Ngemot kabeh informasi kanggo nggabungake lan ngumpulake komponen IP.
<your_ip>.csv	Ngandhut informasi babagan status upgrade komponen IP.
.bsf	Perwakilan simbolis saka variasi IP sing digunakake ing Diagram Blok Files (.bdf).
<your_ip>.spd	Input file sing ip-make-simscript mbutuhake kanggo generate script simulasi. Ing .spd file ngemot dhaptar files sampeyan generate kanggo simulasi, bebarengan karo informasi bab kenangan sing initialize.
<your_ip>.ppf	Planner Pin File (.ppf) nyimpen port lan tugas simpul kanggo komponen IP sing digawe kanggo nggunakake Planner Pin.
<your_ip>_bb.v	Gunakake Verilog BlackBox (_bb. v) file minangka deklarasi modul kosong kanggo nggunakake minangka kothak ireng.
<your_ip> _inst.v utawa _inst.vhd	HDL eksampcithakan instantiation. Salin lan tempel isi iki file menyang HDL sampeyan file kanggo instantiate variasi IP.
<your_ip>.regmap	Yen IP ngemot informasi ndhaptar, piranti lunak Intel Quartus Prime ngasilake .regmap file. Ing .regmap file nggambarake informasi peta ndhaptar antarmuka master lan budak. Iki file nglengkapi ing .sopcinfo file kanthi menehi informasi registrasi sing luwih rinci babagan sistem kasebut. Iki file mbisakake tampilan ndhaftar views lan statistik pangguna-customizable ing System Console.
<your_ip>.svd	Ngidini alat Debug Sistem HPS kanggo view peta daftar periferal sing nyambung menyang HPS ing sistem Desainer Platform. Sajrone sintesis, piranti lunak Intel Quartus Prime nyimpen .svd files kanggo antarmuka abdi katon kanggo master System Console ing .sof file ing sesi debug. Sistem Console maca bagean iki, sing Platform Designer takon kanggo ndhaptar informasi peta. Kanggo budak sistem, Desainer Platform ngakses daftar kanthi jeneng.
<your_ip>.vyour_ip>.vhd	HDL files sing instantiate saben submodule utawa anak IP inti kanggo sintesis utawa simulasi.
pembimbing/	Ngandhut script msim_setup.TCL kanggo nyiyapake lan mbukak simulasi ModelSim.
aldec/	Ngandhut Riviera * -PRO script rivierapro_setup. TCL kanggo persiyapan lan mbukak simulasi.
/synopsys/vcs /synopsys/vcsmx	Ngandhut skrip cangkang vcs_setup.sh kanggo nyiyapake lan mbukak simulasi VCS *. Ngemot script Nihan vcsmx_setup.sh lan synopsys_sim.setup file kanggo nyiyapake lan mbukak simulasi VCS MX *.
/irama	Ngandhut skrip cangkang ncsim_setup.sh lan persiyapan liyane files kanggo nyiyapake lan mbukak simulasi NCSIM.
/submodul	Ngandhut HDL files kanggo submodul inti IP.
<submodul IP>/	Platform Designer ngasilake / synth lan / sim sub-direktori kanggo saben IP direktori submodule sing Platform Designer ngasilake.

Simulasi Intel FPGA IP Cores

Piranti lunak Intel Quartus Prime ndhukung simulasi RTL inti IP ing simulator EDA tartamtu. Generasi IP nggawe simulasi files, kalebu model simulasi fungsional, sembarang testbench (utawa example design), lan skrip persiyapan simulator khusus vendor kanggo saben inti IP. Gunakake model simulasi fungsional lan testbench utawa example desain kanggo simulasi. Output generasi IP bisa uga kalebu skrip kanggo ngumpulake lan mbukak testbench apa wae. Skrip kasebut nyathet kabeh model utawa perpustakaan sing dibutuhake kanggo simulasi inti IP sampeyan.
Piranti lunak Intel Quartus Prime nyedhiyakake integrasi karo akeh simulator lan ndhukung macem-macem aliran simulasi, kalebu aliran simulasi skrip lan adat dhewe. Apa wae aliran sing sampeyan pilih, simulasi inti IP kalebu langkah-langkah ing ngisor iki:

1. Gawe model simulasi, testbench (utawa exampdesain), lan skrip persiyapan simulator files.
2. Setel lingkungan simulator lan skrip simulasi apa wae.
3. Kompilasi perpustakaan model simulasi.
4. Jalanake simulator sampeyan.

DSP Builder kanggo Intel FPGAs Design Flow

DSP Builder kanggo Intel FPGAs nyepetake siklus desain pangolahan sinyal digital (DSP) kanthi mbantu sampeyan nggawe perwakilan hardware saka desain DSP ing lingkungan pangembangan sing ramah-algoritma.
Inti IP iki ndhukung DSP Builder kanggo Intel FPGAs. Gunakake DSP Builder kanggo aliran Intel FPGAs yen sampeyan pengin nggawe DSP Builder kanggo model Intel FPGAs sing kalebu variasi inti IP; nggunakake Katalog IP yen sampeyan pengin nggawe variasi inti IP sing bisa instantiate kanthi manual ing desain.
Informasi sing gegandhengan
Nggunakake MegaCore Functions bab ing DSP Builder kanggo Intel FPGAs Handbook.

Deskripsi Fungsi Inti BCH IP

Topik iki nggambarake arsitektur inti IP, antarmuka, lan sinyal.
Sampeyan bisa parameterize inti BCH IP minangka encoder utawa decoder. Encoder nampa paket data lan ngasilake simbol mriksa; decoder ndeteksi lan mbenerake kasalahan.

BCH IP inti Encoder

Encoder BCH nduweni arsitektur paralel kanthi input lan output bit data d. Nalika encoder nampa simbol data, ngasilake simbol mriksa kanggo codeword diwenehi lan ngirim kode input karo simbol mriksa kanggo antarmuka output. Encoder nggunakake backpressure ing komponen hulu nalika ngasilake simbol mriksa.
Gambar 7. Wektu Encoder

Sinyal siap nuduhake yen encoder bisa nampa stream mlebu. Ing clk Rising pojok, yen sinyal siap encoder dhuwur, ngirim stream data input liwat data_in port lan negesake mbukak dhuwur kanggo nunjukaké data input bener. Nganggep tembung pesen lengkap mbutuhake sinyal jam X. Nalika proses input iki tekan siklus jam X-1, sinyal siap encoder dadi kurang. Ing clk Rising pinggiran sabanjuré, encoder nampa input saka data_in port, lan encoder nampa tembung pesen lengkap. Sadurunge sinyal siap bali menyang dhuwur maneh, encoder ora nampa data input anyar. Nalika sinyal valid_outt ditegesake dhuwur, output kode kode sah ing port data_out. Ing siklus jam pisanan ngendi data output bener, sop_out ditegesake dhuwur mung siji siklus, nuduhake wiwitan paket. Inti IP nduweni tekanan maju lan mburi, sing bisa dikontrol nganggo sinyal siap lan sink_ready. Negesake sinyal sop_in lan eop_in kanthi bener ing siklus jam, yaiku siklus jam pisanan lan pungkasan saka tembung kode input.

Shortened Codewords
Inti BCH IP ndhukung tembung kode sing disingkat. Tembung kode sing disingkat ngemot simbol sing luwih sithik tinimbang nilai maksimum N, yaiku 2M -1, ing ngendi N minangka jumlah total simbol saben kode lan M minangka jumlah bit saben simbol. Tembung kode sing disingkat kanthi matematis padha karo kode dawa maksimum kanthi simbol data ekstra ing wiwitan tembung kode disetel dadi 0. Kanggo example, (220,136) minangka tembung kodhe (255,171). Kaloro tembung kode kasebut nggunakake simbol cek sing padha, 11. Kanggo nggunakake tembung kode sing disingkat karo dekoder, gunakake editor parameter kanggo nyetel dawa tembung kode menyang nilai sing bener.

BCH IP inti dekoder

Nalika dekoder nampa tembung kode sing dienkode, nggunakake simbol mriksa kanggo ndeteksi kesalahan lan mbenerake. Tembung kode sing ditampa bisa beda karo tembung kode asli amarga gangguan ing saluran kasebut. Dekoder ndeteksi kesalahan nggunakake sawetara polinomial kanggo nemokake lokasi kesalahan lan nilai kesalahan. Nalika decoder entuk lokasi kesalahan lan nilai, decoder mbenerake kesalahan ing codeword lan ngirim codeword menyang output. Yen e<=t, inti IP bisa mbenerake kasalahan; yen e > t, sampeyan ndeleng asil ranyono.
Gambar 8. Wektu Decoder

Tembung kode diwiwiti nalika sampeyan negesake sinyal beban lan sinyal sop_in. Dekoder nampa data ing data_in minangka data sing bener. Tembung kode kasebut rampung nalika sampeyan negesake sinyal eop_in. Kanggo tembung kode 1 saluran, negesake sinyal sop_in lan eop_in kanggo siji siklus jam. Nalika decoder deasserts sinyal siap, decoder ora bisa ngolah data liyane nganti negesake sinyal siap maneh. Ing output, operasi padha. Nalika decoder negesake sinyal valid_out lan sinyal sop_out, decoder menehi data bener ing data_out. Dekoder negesake sinyal sop_out lan sinyal eop_out kanggo nuduhake wiwitan lan pungkasan tembung kode. Decoder kanthi otomatis ndeteksi lan mbenerake kesalahan ing kode tembung lan negesake sinyal number_of_errors nalika nemoni tembung kode sing ora bisa dibenerake. Dekoder ngasilake tembung kode lengkap kalebu simbol mriksa, sing kudu dibusak. Sinyal siap nuduhake yen dekoder bisa nampa stream mlebu. Ing clk rising edge, yen sinyal siap encoder dhuwur, ngirim stream data input liwat data_in lan negesake mbukak dhuwur kanggo nunjukaké data input bener. Nalika valid_out ditegesake dhuwur, output decoded tembung bener ing port data_out. Number_of_errors nuduhake jumlah kesalahan sing dideteksi inti IP. Ing siklus jam pisanan ngendi data output bener, sop_out ditegesake dhuwur mung siji siklus, nuduhake wiwitan paket output. Inti IP duwe tekanan maju lan mburi, sing sampeyan kontrol nganggo sinyal siap lan sinyal sink_ready. Negesake sinyal sop_in lan eop_in kanthi bener ing siklus jam, yaiku siklus jam pisanan lan pungkasan saka tembung kode input.

Parameter inti CH IP

Tabel 7. Parameter

Paramèter	Nilai Legal	Nilai Default	Katrangan
Modul BCH	Encoder utawa Decoder	Encoder	Nemtokake encoder utawa decoder.
Jumlah bit saben simbol (m)	3 nganti 14 (enkoder utawa 6 nganti 14 (dekoder)	14	Nemtokake jumlah bit saben simbol.
Panjang tembung kode (n)	parity_bits+1 : 2m-1	8,784	Nemtokake dawa codeword. Decoder nampa simbol anyar saben siklus jam yen 6.5R < N. Yen N>=6.5R +1, decoder nuduhake prilaku terus-terusan.
Kapasitas koreksi kesalahan (t)	Range asalé saka m. Kanggo dekoder, tuntunan nutupi kisaran antarane 8 lan 127.	40	Nemtokake jumlah bit sing bakal didandani.
Bit paritas	–	560	Nuduhake jumlah bit paritas ing codeword. Wisaya entuk parameter iki saka t.
Dawane pesen (k)	–	8,224	Nuduhake jumlah bit pesen ing codeword. Wisaya entuk parameter iki saka t lan n.
Polinomial primitif	–	17,475	Nuduhake polinomial primitif. asalé saka pilihan saka m.
Jembar data input paralel	Encoder: 1 nganti min(parity_bits, k-1). Decoder: • d <lantai(n*3/14) • d <lantai(n/lantai[2*log2(2*t)])	20	Jumlah bit kanggo input saben siklus jam.

Antarmuka lan Sinyal Inti BCH IP

Tabel 8. Jam lan Reset Sinyal

jeneng	Tipe Avalon-ST	arah	Katrangan
CLK	CLK	Input	Jam sistem utama. Kabeh inti IP beroperasi ing pinggiran munggah CLK.
ngreset	reset_n	Input	Sinyal kurang aktif sing ngreset kabeh sistem nalika ditegesake. Sampeyan bisa negesake sinyal iki asynchronously. Nanging, sampeyan kudu deassert sinkron kanggo sinyal clk_clk. Nalika inti IP pulih saka reset, priksa manawa data sing ditampa minangka paket lengkap.

Tabel 9. Avalon-ST Sinyal Input lan Output Interface

jeneng	Tipe Avalon-ST	arah	Katrangan
siap	siap	Output	Transfer data sinyal siap kanggo nuduhake yen sink wis siyap nampa data. Antarmuka sink drive sinyal siap kanggo ngontrol aliran data antarane antarmuka. Antarmuka sink njupuk sinyal antarmuka data ing pinggiran munggah clk saiki.
data_in[]	data	Input	Input data kanggo saben codeword, simbol kanthi simbol. Valid mung nalika sampeyan negesake sinyal in_valid.
data_out	data	Output	Ngemot output decoded nalika inti IP negesake sinyal out_valid. Simbol sing wis didandani ana ing urutan sing padha karo sing dilebokake.
eop_in	eop	Input	Sinyal pungkasan paket (tembung kode).
eop_out	eop	Output	Sinyal pungkasan paket (tembung kode). Sinyal iki nuduhake wates paket ing data_in [] bus. Nalika inti IP drive sinyal iki dhuwur, nuduhake yen mburi paket saiki ing data_in [] bis. Inti IP negesake sinyal iki ing transfer pungkasan saben paket.
ing_error	kesalahan	Input	Sinyal kesalahan. Nemtokake yen simbol data input ana kesalahan lan dekoder bisa dianggep minangka penghapusan. Dekoder sing ndhukung Erasures mung.
momotan	sah	Input	Sinyal valid data kanggo nunjukake validitas sinyal data. Nalika sampeyan negesake sinyal in_valid, sinyal antarmuka data Avalon-ST bener. Nalika sampeyan deassert sinyal in_valid, sinyal antarmuka data Avalon-ST ora bener lan kudu digatèkaké. Sampeyan bisa negesake sinyal in_valid kapan data kasedhiya. Nanging, sink mung njupuk data saka sumber nalika inti IP negesake sinyal in_ready.
nomer_kesalahan	kesalahan	Output	Nuduhake jumlah kesalahan (mung decoder). Valid nalika inti IP negesake eop_out .
sop_in	sop	Input	Mulai sinyal paket (codeword).
sop_out	sop	Output	Mulai sinyal paket (codeword). Sinyal iki nuduhake wates codeword ing data_in [] bus. Nalika inti IP drive sinyal iki dhuwur, nuduhake yen wiwitan paket saiki ing data_in [] bis. Inti IP negesake sinyal iki ing transfer pisanan saben codeword.
sink_siap	siap	Input	Transfer data sinyal siap kanggo nunjukaké sing modul hilir siap nampa data. Sumber menehi data anyar (yen kasedhiya) nalika sampeyan negesake sinyal sink_ready lan mandheg nyediakake data anyar nalika sampeyan deassert sinyal sink_ready. Yen sumber ora bisa kanggo nyedhiyani data anyar, deasserts valid_out kanggo siji utawa luwih siklus jam nganti disiapake kanggo drive sinyal antarmuka data bener.
valid_out	sah	Output	Sinyal data sing bener. Inti IP negesake sinyal valid_out dhuwur, saben output bener ing data_out; inti IP deasserts sinyal nalika ora ana output bener ing data_out.

Kanggo intine IP sing digawe ing Qsys, kabeh sinyal ana ing antarmuka Avalon-ST. Kanggo encoders:

• Input: ing [0 nganti jembaré data data_in]
• Output: metu [0 kanggo jembaré data saka data_out].

Kanggo decoder:

• Input: ing [0 nganti jembar data data_in]
• Output: metu [0 kanggo jembaré data + nomer_errors | data_out]

Antarmuka Avalon-ST ing DSP IP Cores

Antarmuka Avalon-ST nemtokake protokol standar, fleksibel, lan modular kanggo transfer data saka antarmuka sumber menyang antarmuka sink.
Antarmuka input minangka sink Avalon-ST lan antarmuka output minangka sumber Avalon-ST. Antarmuka Avalon-ST ndhukung transfer paket kanthi paket interleaved ing sawetara saluran.
Sinyal antarmuka Avalon-ST bisa njlèntrèhaké antarmuka streaming tradisional ndhukung stream siji data tanpa kawruh saka saluran utawa wates paket. Antarmuka kasebut biasane ngemot data, sinyal siap, lan valid. Antarmuka Avalon-ST uga bisa ndhukung protokol sing luwih rumit kanggo transfer burst lan paket kanthi paket interleaved ing sawetara saluran. Antarmuka Avalon-ST sipate nyinkronake desain multichannel, sing ngijini sampeyan kanggo entuk efisien, implementasine multiplexed wektu tanpa kudu ngleksanakake logika kontrol Komplek.
Antarmuka Avalon-ST ndhukung backpressure, yaiku mekanisme kontrol aliran ing ngendi sink bisa menehi sinyal menyang sumber kanggo mungkasi ngirim data. Sink biasane nggunakake backpressure kanggo mungkasi aliran data nalika buffer FIFO kebak utawa nalika ana rame ing output.
Informasi sing gegandhengan
Spesifikasi Antarmuka Avalon

Riwayat Revisi Dokumen

BCH IP Core User Guide riwayat revisi.

Tanggal	Versi	Owah-owahan
2017.11.06	17.1	• Dhukungan tambahan kanggo piranti Intel Cyclone 10 • Jeneng sinyal sing didandani ing deskripsi encoder lan decoder.
2017.02.14	16.1	• ID produk dibusak lan ID vendor. • Didandani Kapabilitas koreksi kesalahan (t) Nilai maksimal kanggo 127
2015.10.01	15.1	Nambahake ID produk lan kode pesenan.
2015.05.01	15.0	Rilis wiwitan

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.

• Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

A. Arsip Dokumen Inti BCH IP

Yen tabel ora nyathet versi inti IP, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi IP inti	Pandhuan pangguna
16.1	BCH IP Core User Guide
15.1	BCH IP Core User Guide

Dokumen / Sumber Daya

intel BCH IP inti [pdf] Pandhuan pangguna BCH IP inti, BCH IP, inti

Referensi

• Manual pangguna