Intel BCH IP Core

Kuhusu BCH IP Core

Habari Zinazohusiana

• Kumbukumbu ya Hati ya Msingi ya BCH kwenye ukurasa wa 24
  • Hutoa orodha ya miongozo ya watumiaji kwa matoleo ya awali ya BCH IP Core.
• Utangulizi wa Intel FPGA IP Cores
  • Hutoa maelezo ya jumla kuhusu viini vyote vya IP vya Intel FPGA, ikiwa ni pamoja na kuweka vigezo, kuzalisha, kusasisha na kuiga core za IP.
• Kuunda IP-Inayojitegemea ya IP na Hati za Uigaji za Qsys
  • Unda hati za uigaji ambazo hazihitaji masasisho ya mikono kwa programu au matoleo mapya ya toleo la IP.
• Mbinu Bora za Usimamizi wa Mradi
  • Miongozo ya usimamizi bora na kubebeka kwa mradi wako na IP files.

 Vipengele vya Msingi vya Intel® DSP IP

• Miingiliano ya Avalon® Streaming (Avalon-ST).
• Kijenzi cha DSP cha Intel® FPGAs kiko tayari
• Testbenches ili kuthibitisha msingi wa IP
• Miundo ya uigaji ya utendaji kazi wa IP kwa matumizi katika viigaji vya VHDL vinavyotumika na Intel na Verilog HDL

Vipengele vya msingi vya BCH IP

• Kisimbaji au avkodare chenye utendakazi wa hali ya juu kikamilifu kwa ugunduzi na urekebishaji wa hitilafu:
• Idadi ya alama kwa kila neno msimbo
• Idadi ya alama za hundi kwa kila neno msimbo
• Idadi ya vipande vya pembejeo sambamba

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa bidhaa zake za FPGA na semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyoelezwa humu isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.

• Majina na chapa zingine zinaweza kudaiwa kama mali ya wengine.

Usaidizi wa Familia wa Kifaa cha DSP IP

Intel inatoa viwango vifuatavyo vya usaidizi wa kifaa kwa Cores za IP za Intel FPGA:

• Msaada wa mapema -msingi wa IP unapatikana kwa kuiga na kutunga kwa ajili ya familia ya kifaa hiki. Programu ya FPGA file Usaidizi wa (.pof) haupatikani kwa programu ya Beta ya Toleo la Quartus Prime Pro Stratix 10 na kwa hivyo kufungwa kwa saa kwa IP hakuwezi kuhakikishiwa. Miundo ya muda ni pamoja na makadirio ya awali ya uhandisi ya ucheleweshaji kulingana na maelezo ya mapema baada ya mpangilio. Miundo ya muda inaweza kubadilika kwani majaribio ya silicon huboresha uhusiano kati ya silicon halisi na miundo ya muda. Unaweza kutumia msingi huu wa IP kwa usanifu wa mfumo na masomo ya matumizi ya rasilimali, uigaji, pinout, tathmini za kusubiri kwa mfumo, tathmini za msingi za wakati (bajeti ya bomba), na mkakati wa uhamisho wa I/O (upana wa njia ya data, kina cha kupasuka, mabadiliko ya viwango vya I/O )
• Msaada wa awali -Intel huthibitisha msingi wa IP kwa miundo ya awali ya muda ya familia ya kifaa hiki. Msingi wa IP hutimiza mahitaji yote ya utendaji, lakini bado huenda unafanyiwa uchambuzi wa muda kwa ajili ya familia ya kifaa. Unaweza kuitumia katika miundo ya uzalishaji kwa tahadhari.
• Msaada wa mwisho -Intel huthibitisha msingi wa IP kwa miundo ya mwisho ya muda ya familia ya kifaa hiki. Msingi wa IP hutimiza mahitaji yote ya utendakazi na wakati kwa familia ya kifaa. Unaweza kuitumia katika miundo ya uzalishaji.

Jedwali 1. Msaada wa Familia wa Kifaa cha DSP IP

Kifaa cha Familia	Msaada
Arria® II GX	Mwisho
Arria II GZ	Mwisho
Arria V	Mwisho
Intel Arria 10	Mwisho
Cyclone® IV	Mwisho
Kimbunga V	Mwisho
Intel Cyclone 10	Mwisho
Intel MAX® 10 FPGA	Mwisho
Stratix® IV GT	Mwisho
Stratix IV GX/E	Mwisho
Stratix V	Mwisho
Intel Stratix 10	Mapema
Familia za vifaa vingine	Hakuna msaada

 Taarifa ya Kutolewa kwa BCH IP

Tumia maelezo ya kutolewa wakati wa kutoa leseni kwa msingi wa IP.

Jedwali 2. Taarifa ya Kutolewa

Kipengee	Maelezo
Toleo	17.1
Tarehe ya Kutolewa	Novemba 2017
Nambari ya Kuagiza	IP-BCH (IPR-BCH)

Intel huthibitisha kuwa toleo la sasa la programu ya Quartus Prime linajumuisha toleo la awali la kila msingi wa IP. Intel haithibitishi kuwa programu ya Quartus Prime inakusanya matoleo ya msingi ya IP ya zamani kuliko toleo la awali. Vidokezo vya Kutolewa vya IP vya Intel FPGA huorodhesha vighairi vyovyote.
Habari Zinazohusiana

• Vidokezo vya Kutolewa vya IP vya Intel FPGA
• Errata kwa msingi wa IP wa BCH katika Msingi wa Maarifa

Uthibitishaji wa Msingi wa DSP IP

• Kabla ya kutoa toleo la msingi wa IP, Intel huendesha majaribio ya kina ya urejeshaji ili kuthibitisha ubora na usahihi wake. Intel hutengeneza tofauti maalum za msingi wa IP ili kutekeleza chaguo mbalimbali za vigezo na kuiga kwa kina mifano inayotokana ya uigaji na matokeo kuthibitishwa dhidi ya miundo kuu ya uigaji.

Utendaji wa Msingi wa IP wa BCH na Matumizi ya Rasilimali

• Utendaji unaotarajiwa kwa kawaida wa BCH IP Core kwa kutumia programu ya Quartus Prime yenye vifaa vya Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8), na Stratix V (5SGXEA7H3F35C3). Ambapo m ni idadi ya bits kwa ishara; n ni urefu wa neno la siri; d ni upana wa pembejeo wa data sambamba; t ni uwezo wa kurekebisha makosa.

Jedwali 3. Utendaji wa Kisimbuaji na Matumizi ya Rasilimali

Kifaa	Vigezo				Kumbukumbu		ALM	Rejesta		upeo (MHz)
	m	n	d	t	M10K	M20K		Msingi	Sekondari y
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Kimbunga V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Kimbunga V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Kimbunga V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Kimbunga V	8	255	5	42	5	—	10,234	23,391	1,551	164
iliendelea…

Kifaa	Vigezo				Kumbukumbu		ALM	Rejesta		upeo (MHz)
	m	n	d	t	M10K	M20K		Msingi	Sekondari y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Jedwali 4. Utendaji wa Kisimbaji na Matumizi ya Rasilimali

Kifaa	Vigezo				Kumbukumbu		ALM	Rejesta		upeo (MHz)
	m	n	d	t	M10K	M20K		Msingi	Sekondari y
Arria V	8	255	10	42	2	—	337	592	0	243
Kimbunga V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Kimbunga V	8	255	12	42	2	—	395	602	0	174
iliendelea…

Kifaa	Vigezo				Kumbukumbu		ALM	Rejesta		upeo (MHz)
	m	n	d	t	M10K	M20K		Msingi	Sekondari y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Kimbunga V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Kimbunga V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Kuanza

Kusakinisha na Kutoa Leseni za Intel FPGA IP Cores

Usakinishaji wa programu ya Intel Quartus® Prime unajumuisha maktaba ya IP ya Intel FPGA. Maktaba hii hutoa cores nyingi muhimu za IP kwa matumizi yako ya uzalishaji bila hitaji la leseni ya ziada. Baadhi ya Cores za IP za Intel FPGA zinahitaji ununuzi wa leseni tofauti kwa matumizi ya uzalishaji. Modi ya Tathmini ya IP ya Intel FPGA hukuruhusu kutathmini cores hizi za IP za Intel FPGA zilizo na leseni katika uigaji na maunzi, kabla ya kuamua kununua leseni kamili ya uzalishaji wa IP. Unahitaji tu kununua leseni kamili ya uzalishaji kwa Cores za IP zilizo na leseni baada ya kukamilisha majaribio ya maunzi na kuwa tayari kutumia IP katika uzalishaji. Programu ya Intel Quartus Prime husakinisha cores za IP katika maeneo yafuatayo kwa chaguo-msingi:
Kielelezo 1. Njia ya Ufungaji wa Msingi wa IP

Jedwali 5. Maeneo ya Ufungaji wa IP Core

Mahali	Programu	Jukwaa
:\intelFPGA_pro\quartus\ip\altera	Toleo la Intel Quartus Prime Pro	Windows *
:\intelFPGA\quartus\ip\altera	Toleo la Kawaida la Intel Quartus	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Toleo la Intel Quartus Prime Pro	Linux *
:/inter FPGA/Quartus/IP/Altera	Toleo la Kawaida la Intel Quartus	Linux

Njia ya Tathmini ya IP ya Intel FPGA

Modi ya Tathmini ya IP ya Intel FPGA isiyolipishwa hukuruhusu kutathmini core za IP za Intel FPGA zilizo na leseni katika uigaji na maunzi kabla ya kununua. Njia ya Tathmini ya IP ya Intel FPGA inasaidia tathmini zifuatazo bila leseni ya ziada:

• Iga tabia ya msingi wa IP wa Intel FPGA ulio na leseni katika mfumo wako.
• Thibitisha utendakazi, ukubwa, na kasi ya msingi wa IP haraka na kwa urahisi.
• Tengeneza programu ya kifaa kwa muda mfupi files kwa miundo inayojumuisha cores za IP.
• Panga kifaa kwa msingi wako wa IP na uthibitishe muundo wako katika maunzi.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.

• Majina na chapa zingine zinaweza kudaiwa kama mali ya wengine.

Njia ya Tathmini ya IP ya Intel FPGA inasaidia njia zifuatazo za uendeshaji:

• Imefungwa-Huruhusu kuendesha muundo ulio na leseni ya IP ya Intel FPGA kwa muda usiojulikana na muunganisho kati ya ubao wako na kompyuta mwenyeji. Hali iliyounganishwa inahitaji kikundi cha vitendo cha majaribio ya pamoja (JTAG) cable iliyounganishwa kati ya JTAG bandari kwenye ubao wako na kompyuta mwenyeji, ambayo inatumia Intel Quartus Prime Programmer kwa muda wa kipindi cha kutathmini maunzi. Kipanga programu kinahitaji usakinishaji wa chini kabisa wa programu ya Intel Quartus Prime, na haitaji leseni ya Intel Quartus Prime. Kompyuta seva pangishi hudhibiti muda wa tathmini kwa kutuma mawimbi ya mara kwa mara kwa kifaa kupitia njia ya JTAG bandari. Iwapo chembe zote za IP zilizoidhinishwa katika hali ya usanifu zinaweza kutumia mtandao, muda wa tathmini unaendelea hadi muda wa tathmini yoyote ya msingi wa IP uishe. Ikiwa cores zote za IP zinaweza kutumia muda wa tathmini usio na kikomo, kifaa hakitaisha.
• Haijaunganishwa-Inaruhusu kuendesha muundo ulio na IP iliyoidhinishwa kwa muda mfupi. Msingi wa IP hurudi kwenye hali ambayo haijaunganishwa ikiwa kifaa kitatenganishwa na kompyuta mwenyeji inayoendesha programu ya Intel Quartus Prime. Msingi wa IP pia hurudi kwenye hali ambayo haijaunganishwa ikiwa msingi wowote wa IP ulio na leseni katika muundo hautumii hali ya mtandao.

Wakati wa tathmini unapoisha kwa IP yoyote ya Intel FPGA iliyo na leseni katika muundo, muundo huacha kufanya kazi. Viini vyote vya IP vinavyotumia Hali ya Tathmini ya IP ya Intel FPGA huisha kwa wakati mmoja wakati msingi wowote wa IP katika muundo umekwisha. Muda wa tathmini ukiisha, lazima upange upya kifaa cha FPGA kabla ya kuendelea na uthibitishaji wa maunzi. Ili kupanua matumizi ya msingi wa IP kwa uzalishaji, nunua leseni kamili ya uzalishaji kwa msingi wa IP.
Lazima ununue leseni na utengeneze ufunguo kamili wa leseni ya uzalishaji kabla ya kutengeneza programu ya kifaa isiyo na kikomo file. Wakati wa Modi ya Tathmini ya IP ya Intel FPGA, Kikusanyaji hutoa programu ya kifaa cha muda tu file ( _time_limited.sof) ambayo muda wake unaisha kwa kikomo cha muda.

Kielelezo 2. Mtiririko wa Modi ya Tathmini ya IP ya Intel FPGA

Kumbuka:

Rejelea mwongozo wa mtumiaji wa kila msingi wa IP kwa hatua za kuweka vigezo na maelezo ya utekelezaji.
Intel inatoa leseni za IP kwa kila kiti, msingi wa kudumu. Ada ya leseni inajumuisha matengenezo na usaidizi wa mwaka wa kwanza. Ni lazima usasishe mkataba wa matengenezo ili kupokea masasisho, kurekebishwa kwa hitilafu na usaidizi wa kiufundi zaidi ya mwaka wa kwanza. Lazima ununue leseni kamili ya uzalishaji kwa Cores za IP za Intel FPGA ambazo zinahitaji leseni ya uzalishaji, kabla ya kutengeneza programu fileambayo unaweza kutumia kwa muda usio na kikomo. Wakati wa Modi ya Tathmini ya IP ya Intel FPGA, Kikusanyaji hutoa programu ya kifaa cha muda tu file ( _time_limited.sof) ambayo muda wake unaisha kwa kikomo cha muda. Ili kupata funguo zako za leseni ya uzalishaji, tembelea Kituo cha Leseni ya Kujihudumia au uwasiliane na mwakilishi wako wa karibu wa Intel FPGA.
Makubaliano ya Leseni ya Programu ya Intel FPGA yanasimamia usakinishaji na utumiaji wa viini vya IP vilivyoidhinishwa, programu ya usanifu ya Intel Quartus Prime, na viini vyote vya IP visivyo na leseni.

Habari Zinazohusiana

• Tovuti ya Leseni ya Intel Quartus Prime
• Ufungaji na Utoaji Leseni wa Programu ya Intel FPGA

BCH IP Core Intel FPGA IP Tathmini ya Modi Timeout Tabia

Viini vyote vya IP kwenye kifaa huisha kwa wakati mmoja wakati muda wa tathmini wenye vikwazo zaidi umefikiwa. Iwapo muundo una zaidi ya msingi mmoja wa IP, tabia ya kuisha kwa muda ya viini vingine vya IP inaweza kufunika tabia ya kuisha kwa msingi mahususi wa IP. Kwa cores za IP, muda ambao haujaunganishwa ni saa 1; thamani ya muda wa kuisha ni ya muda usiojulikana. Muundo wako utaacha kufanya kazi baada ya muda wa kutathmini maunzi kuisha. Programu ya Quartus Prime hutumia Njia ya Kutathmini IP ya Intel FPGA Files (.ocp) kwenye saraka ya mradi wako ili kutambua matumizi yako ya mpango wa tathmini ya Njia ya Tathmini ya IP ya Intel FPGA. Baada ya kuamilisha kipengele, usifute hizi files.Muda wa tathmini unapoisha, data_out ya pato la data hupungua
Habari Zinazohusiana
AN 320: Tathmini ya OpenCore Plus ya Megafunctions

Mhariri wa Katalogi na Parameta

Katalogi ya IP huonyesha alama za IP zinazopatikana kwa mradi wako. Tumia vipengele vifuatavyo vya Katalogi ya IP ili kupata na kubinafsisha msingi wa IP:

• Chuja Katalogi ya IP ili Kuonyesha IP kwa familia ya kifaa kinachotumika au Onyesha IP kwa familia zote za kifaa. Ikiwa huna mradi uliofunguliwa, chagua Familia ya Kifaa katika Katalogi ya IP.
• Andika katika sehemu ya Tafuta ili kupata jina lolote la msingi la IP kamili au sehemu katika Katalogi ya IP.
• Bofya kulia jina la msingi la IP katika Katalogi ya IP ili kuonyesha maelezo kuhusu vifaa vinavyotumika, kufungua folda ya usakinishaji ya msingi wa IP, na kwa viungo vya hati za IP.
• Bofya Tafuta Partner IP to access partner IP information on the web.
• Kihariri cha kigezo kinakuomba ubainishe jina la utofautishaji wa IP, bandari za hiari na pato file chaguzi za kizazi. Mhariri wa kigezo hutengeneza IP ya kiwango cha juu cha Intel Quartus Prime file (.ip) kwa toleo la IP katika miradi ya Intel Quartus Prime Pro Edition.
• Mhariri wa kigezo huzalisha IP ya kiwango cha juu cha Quartus file (.qip) kwa toleo la IP katika miradi ya Toleo la Kawaida la Intel Quartus. Haya files kuwakilisha tofauti ya IP katika mradi na kuhifadhi maelezo ya vigezo.

Kielelezo 3. Mhariri wa Parameta ya IP (Toleo la Intel Quartus Prime Pro)

Kielelezo 4. Mhariri wa Parameta ya IP (Toleo la Kawaida la Intel Quartus)

Inazalisha IP Cores (Toleo la Intel Quartus Prime Pro)

Sanidi kwa haraka cores za IP za Intel FPGA katika kihariri cha kigezo cha Intel Quartus Prime. Bofya mara mbili sehemu yoyote katika Katalogi ya IP ili kuzindua kihariri kigezo. Mhariri wa parameta hukuruhusu kufafanua tofauti maalum ya msingi wa IP. Kihariri cha kigezo huzalisha usanisi wa utofautishaji wa IP na uigaji wa hiari files na

anaongeza
.ip file kuwakilisha tofauti kwa mradi wako moja kwa moja.
Kielelezo 5. Mhariri wa Parameta ya IP (Toleo la Intel Quartus Prime Pro)

Fuata hatua hizi ili kupata, kusisitiza, na kubinafsisha msingi wa IP katika kihariri cha kigezo:

1. Unda au ufungue mradi wa Intel Quartus Prime (.qpf) ili iwe na tofauti ya IP iliyoanzishwa.
2. Katika Katalogi ya IP (Zana ➤ Katalogi ya IP), pata na ubofye mara mbili jina la msingi wa IP ili kubinafsisha. Ili kupata kijenzi mahususi, charaza baadhi au jina lote la kijenzi kwenye kisanduku cha kutafutia cha Katalogi ya IP. Dirisha Mpya la Tofauti ya IP inaonekana.
3. Bainisha jina la kiwango cha juu kwa utofauti wako maalum wa IP. Usijumuishe nafasi katika majina au njia tofauti za IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip. Bofya Sawa. Mhariri wa parameter inaonekana.
4. Weka maadili ya parameter katika mhariri wa parameter na view mchoro wa kuzuia kwa sehemu. Kichupo cha Ujumbe wa Parameterization chini kinaonyesha makosa yoyote katika vigezo vya IP:

• Kwa hiari, chagua thamani za kigezo zilizowekwa mapema ikiwa zimetolewa kwa msingi wako wa IP. Mipangilio mapema hubainisha thamani za parameta za awali kwa programu mahususi.
• Bainisha vigezo vinavyobainisha utendakazi wa msingi wa IP, usanidi wa mlango na vipengele mahususi vya kifaa.
• Bainisha chaguo za kuchakata msingi wa IP files kwenye zana zingine za EDA.
• Kumbuka: Rejelea mwongozo wako mkuu wa mtumiaji wa IP kwa maelezo kuhusu vigezo mahususi vya msingi vya IP.

1. Bofya Tengeneza HDL. Sanduku la mazungumzo la Kizazi linaonekana.
2. Bainisha pato file chaguzi za kizazi, na kisha ubofye Tengeneza. Usanisi na simulizi files kuzalisha kulingana na vipimo vyako.
3. Ili kutengeneza benchi la majaribio ya kuiga, bofya Tengeneza ➤ Tengeneza Mfumo wa Testbench. Bainisha chaguo za kizazi cha testbench, kisha ubofye Unda.
4. Ili kutengeneza kiolezo cha HDL cha papo hapo ambacho unaweza kunakili na kubandika kwenye kihariri chako cha maandishi, bofya Tengeneza ➤ Onyesha Kiolezo cha Mwongozo.
5. Bofya Maliza. Bofya Ndiyo ukiulizwa kuongeza fileinawakilisha tofauti ya IP kwa mradi wako.
6. Baada ya kutengeneza na kuasisi utofauti wako wa IP, fanya kazi za pini zinazofaa ili kuunganisha milango.

Kumbuka: Baadhi ya cores za IP hutoa utekelezaji tofauti wa HDL kulingana na vigezo vya msingi vya IP. RTL ya msingi ya core hizi za IP ina msimbo wa kipekee wa heshi ambao huzuia migongano ya jina la moduli kati ya tofauti tofauti za msingi wa IP. Nambari hii ya kipekee inasalia thabiti, ikizingatiwa mipangilio sawa ya IP na toleo la programu wakati wa kutengeneza IP. Msimbo huu wa kipekee unaweza kubadilika ikiwa utahariri vigezo vya msingi wa IP au kuboresha toleo la msingi la IP. Ili kuepuka utegemezi wa misimbo hii ya kipekee katika mazingira yako ya uigaji, rejelea Kuzalisha Hati Iliyounganishwa ya Usanidi wa Kiigaji.

Pato la Kizazi cha IP (Toleo la Intel Quartus Prime Pro)

Programu ya Intel Quartus Prime hutoa matokeo yafuatayo file muundo wa misimbo ya kibinafsi ya IP ambayo si sehemu ya mfumo wa Mbuni wa Jukwaa.

Kielelezo 6. Pato la Kizazi cha IP cha Mtu Binafsi (Toleo la Intel Quartus Prime Pro)

• Ikitumika na kuwezeshwa kwa utofauti wako wa msingi wa IP.

Jedwali 6. Pato Files ya Intel FPGA IP Generation

File Jina	Maelezo
<yako_ip>.ip	Tofauti ya IP ya kiwango cha juu file ambayo ina uainishaji wa msingi wa IP katika mradi wako. Ikiwa utofauti wa IP ni sehemu ya mfumo wa Mbuni wa Mfumo, kihariri kigezo pia hutengeneza .qsys file.
<yako_ip>.cmp	Tamko la Kipengele cha VHDL (.cmp) file ni maandishi file ambayo ina ufafanuzi wa ndani na wa bandari unaotumia katika muundo wa VHDL files.
<yako_ip>_kizazi.rpt	logi ya kizazi cha IP au Platform Designer file. Inaonyesha muhtasari wa ujumbe wakati wa uzalishaji wa IP.
iliendelea…

File Jina	Maelezo
<yako_ip>.qgsimc (Mifumo ya Mbuni wa Mifumo pekee)	Uakibishaji wa akiba file hiyo inalinganisha .qsys na .ip files na uwekaji vigezo wa sasa wa mfumo wa Mbuni wa Jukwaa na msingi wa IP. Ulinganisho huu huamua ikiwa Mbuni wa Mfumo anaweza kuruka uundaji upya wa HDL.
<yako_ip>.qgsynth (Mifumo ya Mbuni wa Mifumo pekee)	Uakibishaji wa awali file hiyo inalinganisha .qsys na .ip files na uwekaji vigezo wa sasa wa mfumo wa Mbuni wa Jukwaa na msingi wa IP. Ulinganisho huu huamua ikiwa Mbuni wa Mfumo anaweza kuruka uundaji upya wa HDL.
<yako_ip>.qip	Ina taarifa zote za kuunganisha na kukusanya sehemu ya IP.
<yako_ip>.csv	Ina maelezo kuhusu hali ya uboreshaji wa kipengele cha IP.
.bsf	Uwakilishi wa kiishara wa tofauti ya IP kwa matumizi katika Mchoro wa Block Files (.bdf).
<yako_ip>.spd	Ingizo file kwamba ip-make-simscript inahitaji kutoa hati za uigaji. .spd file ina orodha ya fileunazalisha kwa ajili ya kuiga, pamoja na taarifa kuhusu kumbukumbu unazoanzisha.
<yako_ip>.ppf	Mpangaji wa Pini File (.ppf) huhifadhi kazi za lango na nodi za vipengee vya IP unavyounda kwa matumizi na Pin Planner.
<yako_ip>_bb.v	Tumia Verilog BlackBox (_bb. v) file kama tamko la moduli tupu kwa matumizi kama kisanduku cheusi.
<yako_ip>_inst.v au _inst.vhd	HDL examptemplate ya instantiation. Nakili na ubandike yaliyomo kwenye hii file kwenye HDL yako file ili kusisitiza utofauti wa IP.
<yako_ip>.regmap	Ikiwa IP ina maelezo ya rejista, programu ya Intel Quartus Prime hutengeneza .regmap file. .regmap file inaelezea maelezo ya ramani ya rejista ya miingiliano ya bwana na mtumwa. Hii file hukamilisha .sopcinfo file kwa kutoa taarifa za kina zaidi za rejista kuhusu mfumo. Hii file huwezesha onyesho la usajili views na takwimu zinazoweza kubinafsishwa na mtumiaji katika Dashibodi ya Mfumo.
<yako_ip>.svd	Huruhusu zana za Utatuzi wa Mfumo wa HPS view ramani za usajili za vifaa vya pembeni vinavyounganishwa na HPS ndani ya mfumo wa Mbuni wa Mfumo. Wakati wa usanisi, programu ya Intel Quartus Prime huhifadhi .svd files kwa kiolesura cha mtumwa kinachoonekana kwa wasimamizi wa Dashibodi ya Mfumo katika .sof file katika kikao cha utatuzi. Dashibodi ya mfumo husoma sehemu hii, ambayo Mbuni wa Mifumo huuliza ili kupata maelezo ya ramani ya usajili. Kwa watumwa wa mfumo, Mbuni wa Jukwaa hupata rejista kwa majina.
<yako_ip>.vyako_ip>.vhd	HDL filezinazosisitiza kila moduli ndogo au msingi wa IP wa mtoto kwa usanisi au uigaji.
mshauri/	Ina hati ya msim_setup.TCL ya kusanidi na kuendesha uigaji wa ModelSim.
aldeki/	Ina Riviera* -PRO hati rivierapro_setup. TCL kusanidi na kuendesha simulation.
/synopsy/vcs /synopsy/vcsmx	Ina hati ya ganda vcs_setup.sh ya kusanidi na kuendesha uigaji wa VCS*. Ina hati ya ganda vcsmx_setup.sh na synopsy_sim.setup file ili kusanidi na kuendesha simulizi ya VCS MX*.
/mwanguko	Ina hati ya ganda ncsim_setup.sh na usanidi mwingine files kusanidi na kuendesha simulizi ya NCSIM.
/moduli ndogo	Ina HDL files kwa moduli ndogo ya msingi ya IP.
<Moduli ndogo ya IP>/	Mbuni wa Jukwaa hutengeneza saraka ndogo za /synth na /sim kwa kila saraka ndogo ya moduli ya IP ambayo Mbuni wa Jukwaa hutoa.

Kuiga Cores za IP za Intel FPGA

Programu ya Intel Quartus Prime inasaidia uigaji wa msingi wa IP wa RTL katika viigaji mahususi vya EDA. Kizazi cha IP hutengeneza simulation files, pamoja na modeli ya uigaji inayofanya kazi, benchi yoyote ya majaribio (au example design), na hati za usanidi za kiigaji mahususi cha muuzaji kwa kila msingi wa IP. Tumia muundo wa uigaji wa utendaji kazi na benchi yoyote ya majaribio au exampmuundo wa kuiga. Pato la uzalishaji wa IP linaweza pia kujumuisha hati za kukusanya na kuendesha testbench yoyote. Hati zinaorodhesha miundo au maktaba zote unazohitaji ili kuiga msingi wako wa IP.
Programu ya Intel Quartus Prime hutoa muunganisho na viigaji vingi na kuhimili mitiririko mingi ya uigaji, ikijumuisha mtiririko wako wa maandishi na uigaji maalum. Kwa mtiririko wowote unaochagua, uigaji wa msingi wa IP unajumuisha hatua zifuatazo:

1. Tengeneza modeli ya kuiga, testbench (au example design), na hati ya usanidi ya simulator files.
2. Sanidi mazingira yako ya kiigaji na hati zozote za uigaji.
3. Kusanya maktaba za mifano ya uigaji.
4. Endesha kiigaji chako.

Mjenzi wa DSP kwa Mtiririko wa Ubunifu wa Intel FPGAs

Mjenzi wa DSP wa Intel FPGAs hufupisha mizunguko ya muundo wa uchakataji wa mawimbi ya dijitali (DSP) kwa kukusaidia kuunda uwakilishi wa maunzi wa muundo wa DSP katika mazingira ya uendelezaji yanayolingana na algoriti.
Msingi huu wa IP unaauni Mjenzi wa DSP kwa Intel FPGAs. Tumia Kijenzi cha DSP kwa mtiririko wa Intel FPGAs ikiwa unataka kuunda Kijenzi cha DSP cha muundo wa Intel FPGAs unaojumuisha utofauti wa msingi wa IP; tumia Katalogi ya IP ikiwa unataka kuunda tofauti ya msingi ya IP ambayo unaweza kusisitiza mwenyewe katika muundo wako.
Habari Zinazohusiana
Kutumia sura ya MegaCore Functions katika Kijenzi cha DSP kwa Kitabu cha Miongozo cha Intel FPGAs.

Maelezo ya Utendaji ya BCH IP

Mada hii inaelezea usanifu wa msingi wa IP, violesura na ishara.
Unaweza kuweka vigezo vya msingi wa IP wa BCH kama kisimbaji au avkodare. Kisimba hupokea pakiti za data na hutoa alama za hundi; avkodare hutambua na kurekebisha makosa.

Kisimbaji cha Msingi cha BCH IP

Kisimbaji cha BCH kina usanifu sambamba na pembejeo na matokeo ya biti za data za d. Kisimbaji kinapopokea alama za data, hutengeneza alama za hundi kwa neno la msimbo fulani na kutuma neno la msimbo la kuingiza pamoja na alama za kuangalia kwenye kiolesura cha kutoa. Kisimbaji hutumia shinikizo la nyuma kwenye kijenzi cha juu kinapotengeneza alama za kuangalia.
Kielelezo 7. Muda wa Kisimbaji

Ishara iliyo tayari inaonyesha kuwa programu ya kusimba inaweza kukubali mtiririko unaoingia. Kwenye ukingo wa clk unaoinuka, ikiwa mawimbi tayari ya kisimbaji ni ya juu, tuma mtiririko wa data ya ingizo kupitia lango la data_in na udai upakiaji wa juu ili kuashiria data sahihi ya ingizo. Chukulia neno kamili la ujumbe linahitaji mawimbi ya saa ya X. Mchakato huu wa ingizo unapofikia mizunguko ya saa ya X-1, mawimbi tayari ya kisimbaji hupungua. Katika ukingo unaofuata wa clk unaoinuka, kisimbaji kinakubali ingizo kutoka kwa mlango_wa data, na kisimbaji hupokea neno kamili la ujumbe. Kabla ya mawimbi tayari kurudi kwa juu tena, kisimbaji hakikubali data mpya ya ingizo. Wakati mawimbi ya valid_outt yanapodaiwa kuwa ya juu, neno la msimbo lililowekwa towe ni halali kwenye kituo cha data_out. Katika mzunguko wa saa ya kwanza ambapo data ya pato ni halali, sop_out inadaiwa kuwa ya juu kwa mzunguko mmoja tu, kuonyesha mwanzo wa pakiti. Msingi wa IP una shinikizo la mbele na la nyuma, ambalo unaweza kudhibiti kwa ishara tayari na sink_tayari. Thibitisha ishara za sop_in na eop_in kwa usahihi kwenye mzunguko wa saa, yaani mzunguko wa saa ya kwanza na ya mwisho ya neno la msimbo la kuingiza.

Maneno ya Kanuni yaliyofupishwa
Msingi wa IP wa BCH unaauni maneno ya msimbo yaliyofupishwa. Neno la siri lililofupishwa lina alama chache kuliko thamani ya juu zaidi ya N, ambayo ni 2M -1, ambapo N ni jumla ya idadi ya alama kwa kila neno la msimbo na M ni idadi ya biti kwa kila alama. Neno la siri lililofupishwa kimahesabu ni sawa na msimbo wa urefu wa juu zaidi na alama za ziada za data mwanzoni mwa neno la msimbo lililowekwa kuwa 0. Kwa mfanoample, (220,136) ni msimbo uliofupishwa wa (255,171). Maneno haya yote mawili ya msimbo yanatumia nambari sawa ya alama za hundi, 11. Kutumia msimbo uliofupishwa na avkodare, tumia kihariri cha kigezo kuweka urefu wa neno la msimbo kwa thamani sahihi.

BCH IP Core avkodare

Wakati avkodare inapokea codeword iliyosimbwa, hutumia alama za kuangalia ili kugundua makosa na kuyarekebisha. Neno la msimbo lililopokelewa linaweza kutofautiana na neno halisi la msimbo kwa sababu ya kelele katika kituo. Kisimbuaji hutambua hitilafu kwa kutumia polimanomia kadhaa kupata eneo la hitilafu na thamani ya hitilafu. Wakati avkodare inapata eneo la hitilafu na thamani, avkodare husahihisha makosa katika neno la msimbo na kutuma codeword kwa towe. Ikiwa e<=t, msingi wa IP unaweza kusahihisha makosa; ikiwa e > t, unaona matokeo yasiyotabirika.
Kielelezo 8. Muda wa Kisimbuaji

Neno code huanza unapodai mawimbi ya kupakia na mawimbi ya sop_in. Kisimbuaji hukubali data katika data_in kama data halali. Neno la siri huisha unapodai ishara ya eop_in. Kwa neno la msimbo la kituo 1, sisitiza mawimbi ya sop_in na eop_in kwa mzunguko wa saa moja. Wakati avkodare inapotoa mawimbi tayari, avkodare haiwezi kuchakata data yoyote zaidi hadi itakapothibitisha ishara iliyo tayari tena. Katika pato, operesheni ni sawa. Kisimbuaji kinapodai mawimbi ya_out halali na mawimbi ya sop_out, avkodare hutoa data halali kwenye data_out. Kisimbuaji hudai mawimbi ya sop_out na ishara ya eop_out ili kuonyesha mwanzo na mwisho wa neno la msimbo. Kisimbuaji hutambua na kusahihisha makosa kiotomatiki katika neno la msimbo na kudai mawimbi_ya_makosa inapokutana na neno la msimbo lisilosahihishwa. Avkodare hutoa codeword kamili ikiwa ni pamoja na alama ya kuangalia, ambayo unapaswa kuondoa. Mawimbi yaliyo tayari yanaonyesha kuwa avkodare inaweza kukubali mtiririko unaoingia. Kwenye ukingo wa clk unaoinuka, ikiwa mawimbi tayari ya kisimbaji ni ya juu, tuma mtiririko wa data ya ingizo kupitia data_in na udai upakiaji wa juu ili kuashiria data sahihi ya ingizo. Wakati valid_out inapodaiwa kuwa ya juu, neno lililotolewa msimbo ni halali kwenye kituo cha_cha data. Nambari_ya_makosa huonyesha idadi ya makosa ambayo msingi wa IP hutambua. Katika mzunguko wa saa ya kwanza ambapo data ya pato ni halali, sop_out inathibitishwa kuwa ya juu kwa mzunguko mmoja tu, kuonyesha mwanzo wa pakiti ya kutoa. Msingi wa IP una shinikizo la mbele na la nyuma, ambalo unadhibiti kwa ishara iliyo tayari na sink_ready signal. Thibitisha ishara za sop_in na eop_in kwa usahihi kwenye mzunguko wa saa, yaani mzunguko wa saa ya kwanza na ya mwisho ya neno la msimbo la kuingiza.

Vigezo vya CH IP Core

Jedwali 7. Vigezo

Kigezo	Maadili ya Kisheria	Thamani Chaguomsingi	Maelezo
Sehemu ya BCH	Kisimbaji au Kisimbuaji	Kisimbaji	Bainisha encoder au avkodare.
Idadi ya biti kwa kila ishara (m)	3 hadi 14 (kisimbaji au 6 hadi 14 (kisimbaji)	14	Bainisha idadi ya biti kwa kila ishara.
Urefu wa neno la siri (n)	usawa_bits+1 : 2m-1	8,784	Bainisha urefu wa neno la msimbo. Avkodare inakubali ishara mpya kila mzunguko wa saa ikiwa 6.5R <N. Ikiwa N>> =6.5R +1, avkodare inaonyesha tabia endelevu.
Uwezo wa kurekebisha makosa (t)	Masafa yanayotokana na m. Kwa avkodare, mchawi hufunika masafa kati ya 8 na 127.	40	Bainisha idadi ya biti za kusahihishwa.
Vipimo vya usawa	–	560	Inaonyesha idadi ya biti za usawa katika neno la msimbo. Mchawi hupata parameta hii kutoka kwa t.
Urefu wa ujumbe (k)	–	8,224	Inaonyesha idadi ya biti za ujumbe katika neno la siri. Mchawi hupata parameter hii kutoka kwa t na n.
primitive polynomial	–	17,475	Inaonyesha polynomial ya awali. inayotokana na uchaguzi wa m.
Upana wa data ya pembejeo sambamba	Kisimbaji: 1 hadi min(parity_bits, k-1). Kisimbuaji: • d < sakafu(n*3/14) • d < floor(n/ floor[2*log2(t2*t)])	20	Idadi ya biti za kuingiza kila mzunguko wa saa.

BCH IP Core Interfaces na Ishara

Jedwali 8. Saa na Weka upya Ishara

Jina	Aina ya Avalon-ST	Mwelekeo	Maelezo
CLK	CLK	Ingizo	Saa kuu ya mfumo. Msingi wote wa IP hufanya kazi kwenye makali ya kuongezeka kwa CLK.
weka upya	weka upya_n	Ingizo	Mawimbi ya chini yanayotumika ambayo huweka upya mfumo mzima inapodaiwa. Unaweza kudai mawimbi haya bila mpangilio. Walakini, lazima uiondoe kwa usawa kwa ishara ya clk_clk. Wakati msingi wa IP ukirejeshwa kutoka kwa uwekaji upya, hakikisha kwamba data inayopokea ni pakiti kamili.

Jedwali 9. Ishara za Kiolesura cha Avalon-ST na Pato

Jina	Aina ya Avalon-ST	Mwelekeo	Maelezo
tayari	tayari	Pato	Uhamisho wa data tayari ishara kuonyesha kwamba sinki iko tayari kukubali data. Kiolesura cha kuzama huendesha mawimbi tayari ili kudhibiti mtiririko wa data kwenye kiolesura. Kiolesura cha kuzama kinanasa mawimbi ya kiolesura cha data kwenye makali ya sasa ya clk ya kupanda.
data_katika[]	data	Ingizo	Ingizo la data kwa kila neno la msimbo, ishara kwa ishara. Inatumika tu unapodai mawimbi_isiyo sahihi.
data_nje	data	Pato	Ina toleo lililosimbuliwa wakati msingi wa IP unadai mawimbi_sahihi. Alama zilizosahihishwa ziko kwa mpangilio sawa na ambazo zimeingizwa.
eop_in	eop	Ingizo	Mwisho wa pakiti (codeword) ishara.
eop_nje	eop	Pato	Mwisho wa pakiti (codeword) ishara. Ishara hii inaonyesha mipaka ya pakiti kwenye basi ya data_in[]. Wakati IP core inapeleka mawimbi hii juu, inaonyesha kuwa mwisho wa pakiti upo kwenye data_in[] basi. Msingi wa IP unasisitiza ishara hii kwenye uhamishaji wa mwisho wa kila pakiti.
katika_makosa	kosa	Ingizo	Ishara ya hitilafu. Hubainisha kama ishara ya data ya ingizo ni hitilafu na kama kisimbuaji kinaweza kukichukulia kama ufutaji. Vipunguzo vinavyoauni ufutio pekee.
mzigo	halali	Ingizo	Ishara halali ya data ili kuonyesha uhalali wa mawimbi ya data. Unapodai mawimbi_sahihi, mawimbi ya kiolesura cha data ya Avalon-ST ni halali. Unapoondoa mawimbi_sahihi, mawimbi ya kiolesura cha data ya Avalon-ST ni batili na lazima yapuuzwe. Unaweza kudai mawimbi_sahihi wakati wowote data inapatikana. Walakini, kuzama kunanasa data kutoka kwa chanzo pekee wakati msingi wa IP unasisitiza ishara iliyo tayari.
idadi_ya_ makosa	kosa	Pato	Huonyesha idadi ya hitilafu (kitengeneza dekoda pekee). Inatumika wakati msingi wa IP unadai eop_out .
sop_in	sop	Ingizo	Ishara ya kuanza kwa pakiti (codeword).
sop_out	sop	Pato	Ishara ya kuanza kwa pakiti (codeword). Ishara hii inaonyesha mipaka ya neno la msimbo kwenye basi la data_in[]. Wakati msingi wa IP unapeleka mawimbi hii juu, inaonyesha kuwa mwanzo wa pakiti upo kwenye basi la data_in[]. Msingi wa IP huthibitisha ishara hii kwenye uhamishaji wa kwanza wa kila neno la msimbo.
sink_tayari	tayari	Ingizo	Ishara tayari ya uhamishaji data kuashiria kuwa moduli ya mkondo wa chini iko tayari kukubali data. Chanzo hutoa data mpya (ikiwa inapatikana) unapodai mawimbi ya sink_ready na kuacha kutoa data mpya unapoondoa mawimbi ya sink_ready. Ikiwa chanzo hakiwezi kutoa data mpya, huondoa valid_out kwa mzunguko wa saa moja au zaidi hadi iwe tayari kuendesha mawimbi sahihi ya kiolesura cha data.
halali_nje	halali	Pato	Ishara halali ya data. Msingi wa IP hudai mawimbi halali_out ya juu, wakati wowote pato halali liko kwenye data_out ; msingi wa IP huweka dessert wakati hakuna pato halali kwenye data_out .

Kwa cores za IP zinazozalishwa ndani ya Qsys, mawimbi yote yako katika kiolesura cha Avalon-ST. Kwa visimbaji:

• Ingizo: katika [0 hadi upana wa data wa data_in]
• Pato: nje [0 hadi upana wa data wa data_out].

Kwa avkodare:

• Ingizo: katika[0 hadi upana wa data wa data_in]
• Pato: toka [0 hadi upana wa data+nambari_makosa | data_out]

Miingiliano ya Avalon-ST katika Cores za IP za DSP

Miingiliano ya Avalon-ST inafafanua itifaki ya kawaida, inayoweza kunyumbulika na ya kawaida ya uhamishaji wa data kutoka kiolesura cha chanzo hadi kiolesura cha kuzama.
Kiolesura cha ingizo ni sinki ya Avalon-ST na kiolesura cha pato ni chanzo cha Avalon-ST. Kiolesura cha Avalon-ST kinaauni uhamishaji wa pakiti na pakiti zilizounganishwa kwenye chaneli nyingi.
Mawimbi ya kiolesura cha Avalon-ST yanaweza kuelezea violesura vya jadi vya utiririshaji vinavyosaidia mtiririko mmoja wa data bila ujuzi wa chaneli au mipaka ya pakiti. Violesura kama hivyo kwa kawaida huwa na data, tayari na ishara halali. Miingiliano ya Avalon-ST inaweza pia kuauni itifaki changamano zaidi za uhamishaji wa kupasuka na pakiti na pakiti zilizounganishwa kwenye chaneli nyingi. Kiolesura cha Avalon-ST kwa asili husawazisha miundo ya vituo vingi, ambayo hukuruhusu kufikia utekelezaji bora, ulio na wakati mwingi bila kutekeleza mantiki changamano ya udhibiti.
Miingiliano ya Avalon-ST inasaidia shinikizo la nyuma, ambalo ni utaratibu wa kudhibiti mtiririko ambapo sinki inaweza kutoa ishara kwa chanzo kuacha kutuma data. Sinki kwa kawaida hutumia shinikizo la nyuma kusimamisha mtiririko wa data wakati vihifadhi vyake vya FIFO vimejaa au ina msongamano kwenye matokeo yake.
Habari Zinazohusiana
Maelezo ya Avalon Interface

Historia ya Marekebisho ya Hati

Historia ya marekebisho ya Mwongozo wa Mtumiaji wa BCH IP.

Tarehe	Toleo	Mabadiliko
2017.11.06	17.1	• Usaidizi umeongezwa kwa vifaa vya Intel Cyclone 10 • Majina ya mawimbi yaliyosahihishwa katika maelezo ya encoder na decoder.
2017.02.14	16.1	• Kitambulisho cha bidhaa kimeondolewa na kitambulisho cha muuzaji. • Imesahihishwa Uwezo wa kurekebisha makosa (t) thamani ya juu hadi 127
2015.10.01	15.1	Kitambulisho cha bidhaa kimeongezwa na msimbo wa kuagiza.
2015.05.01	15.0	Kutolewa kwa awali

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.

• Majina na chapa zingine zinaweza kudaiwa kama mali ya wengine.

Kumbukumbu ya Hati ya Msingi ya A. BCH

Ikiwa jedwali haliorodheshi toleo la msingi la IP, mwongozo wa mtumiaji wa toleo la awali la msingi wa IP unatumika.

Toleo la IP Core	Mwongozo wa Mtumiaji
16.1	Mwongozo wa Mtumiaji wa BCH IP Core
15.1	Mwongozo wa Mtumiaji wa BCH IP Core

Nyaraka / Rasilimali

Intel BCH IP Core [pdf] Mwongozo wa Mtumiaji BCH IP Core, BCH IP, Core

Marejeleo

• Mwongozo wa Mtumiaji