Intel BCH IP Core

អំពី BCH IP Core

ព័ត៌មានពាក់ព័ន្ធ

• បណ្ណសារឯកសារស្នូល BCH IP នៅទំព័រ 24
  • ផ្តល់បញ្ជីនៃការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែមុននៃ BCH IP Core ។
• ការណែនាំអំពី Intel FPGA IP Cores
  • ផ្តល់ព័ត៌មានទូទៅអំពីស្នូល IP របស់ Intel FPGA ទាំងអស់ រួមទាំងការកំណត់ ការបង្កើត ធ្វើឱ្យប្រសើរឡើង និងការក្លែងធ្វើស្នូល IP ។
• បង្កើត Version-Independent IP និង Qsys Simulation Scripts
  • បង្កើតស្គ្រីបក្លែងធ្វើដែលមិនត្រូវការការធ្វើបច្ចុប្បន្នភាពដោយដៃសម្រាប់ការអាប់ដេតកម្មវិធី ឬកំណែ IP ។
• ការអនុវត្តល្អបំផុតនៃការគ្រប់គ្រងគម្រោង
  • គោលការណ៍ណែនាំសម្រាប់ការគ្រប់គ្រងប្រកបដោយប្រសិទ្ធភាព និងការចល័តនៃគម្រោង និង IP របស់អ្នក។ files.

 លក្ខណៈពិសេស Intel® DSP IP Core

• ចំណុចប្រទាក់ Avalon® Streaming (Avalon-ST)
• DSP Builder សម្រាប់ Intel® FPGAs រួចរាល់ហើយ។
• Testbenches ដើម្បីផ្ទៀងផ្ទាត់ស្នូល IP
• គំរូក្លែងធ្វើមុខងារ IP សម្រាប់ប្រើក្នុងម៉ាស៊ីនក្លែងធ្វើ VHDL និង Verilog HDL ដែលគាំទ្រដោយ Intel

លក្ខណៈពិសេសនៃ BCH IP Core

• ឧបករណ៍បំប្លែង ឬឌិកូដដែលអាចកំណត់ប៉ារ៉ាម៉ែត្របានពេញលេញដែលមានប្រសិទ្ធភាពខ្ពស់សម្រាប់ការរកឃើញ និងកែតម្រូវកំហុស៖
• ចំនួននិមិត្តសញ្ញាក្នុងមួយកូដ
• ចំនួននៃសញ្ញាធីកក្នុងមួយកូដ
• ចំនួនប៊ីតបញ្ចូលប៉ារ៉ាឡែល

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានានូវដំណើរការនៃផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។

• ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានអះអាងថាជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ការគាំទ្រគ្រួសារឧបករណ៍ DSP IP Core

Intel ផ្តល់នូវកម្រិតគាំទ្រឧបករណ៍ខាងក្រោមសម្រាប់ Intel FPGA IP cores៖

• ការគាំទ្រជាមុន -ស្នូល IP មានសម្រាប់ការក្លែងធ្វើ និងការចងក្រងសម្រាប់គ្រួសារឧបករណ៍នេះ។ កម្មវិធី FPGA file ការគាំទ្រ (.pof) មិនមានសម្រាប់កម្មវិធី Quartus Prime Pro Stratix 10 Edition Beta ហើយដោយសារការបិទពេលវេលា IP បែបនេះមិនអាចធានាបានទេ។ គំរូពេលវេលារួមបញ្ចូលការប៉ាន់ស្មានផ្នែកវិស្វកម្មដំបូងនៃការពន្យារពេលដោយផ្អែកលើព័ត៌មានក្រោយប្លង់ដំបូង។ គំរូពេលវេលាអាចផ្លាស់ប្តូរបាន ដោយសារការធ្វើតេស្តស៊ីលីកុនធ្វើអោយប្រសើរឡើងនូវទំនាក់ទំនងរវាងស៊ីលីកុនពិតប្រាកដ និងគំរូកំណត់ពេលវេលា។ អ្នកអាចប្រើស្នូល IP នេះសម្រាប់ការសិក្សាអំពីស្ថាបត្យកម្មប្រព័ន្ធ និងការប្រើប្រាស់ធនធាន ការក្លែងធ្វើ pinout ការវាយតម្លៃភាពយឺតយ៉ាវរបស់ប្រព័ន្ធ ការវាយតម្លៃពេលវេលាជាមូលដ្ឋាន (ថវិកាបំពង់) និងយុទ្ធសាស្រ្តផ្ទេរ I/O (ទទឹងផ្លូវទិន្នន័យ ជម្រៅផ្ទុះ ការជួញដូរស្តង់ដារ I/O )
• ជំនួយបឋម -Intel ផ្ទៀងផ្ទាត់ស្នូល IP ជាមួយនឹងគំរូពេលវេលាបឋមសម្រាប់គ្រួសារឧបករណ៍នេះ។ ស្នូល IP បំពេញតាមតម្រូវការមុខងារទាំងអស់ ប៉ុន្តែប្រហែលជានៅតែកំពុងស្ថិតក្រោមការវិភាគពេលវេលាសម្រាប់គ្រួសារឧបករណ៍។ អ្នកអាចប្រើវានៅក្នុងការរចនាផលិតកម្មដោយប្រុងប្រយ័ត្ន។
• ការគាំទ្រចុងក្រោយ -Intel ផ្ទៀងផ្ទាត់ស្នូល IP ជាមួយនឹងគំរូពេលវេលាចុងក្រោយសម្រាប់គ្រួសារឧបករណ៍នេះ។ ស្នូល IP បំពេញតាមតម្រូវការមុខងារ និងពេលវេលាទាំងអស់សម្រាប់គ្រួសារឧបករណ៍។ អ្នកអាចប្រើវានៅក្នុងការរចនាផលិតកម្ម។

តារាង 1. ការគាំទ្រគ្រួសារឧបករណ៍ DSP IP Core

គ្រួសារឧបករណ៍	គាំទ្រ
Arria® II GX	ចុងក្រោយ
Arria II GZ	ចុងក្រោយ
អារីយ៉ា វី	ចុងក្រោយ
ក្រុមហ៊ុន Intel Arria ១០	ចុងក្រោយ
Cyclone® IV	ចុងក្រោយ
ព្យុះស៊ីក្លូន V	ចុងក្រោយ
Intel Cyclone 10	ចុងក្រោយ
Intel MAX® 10 FPGA	ចុងក្រោយ
Stratix® IV GT	ចុងក្រោយ
Stratix IV GX/E	ចុងក្រោយ
Stratix V	ចុងក្រោយ
Intel Stratix 10	ជាមុន
គ្រួសារឧបករណ៍ផ្សេងទៀត។	គ្មានការគាំទ្រ

 ព័ត៌មានចេញផ្សាយស្នូល BCH IP

ប្រើព័ត៌មានចេញផ្សាយនៅពេលផ្តល់អាជ្ញាប័ណ្ណស្នូល IP ។

តារាង 2. ចេញផ្សាយព័ត៌មាន

ធាតុ	ការពិពណ៌នា
កំណែ	17.1
កាលបរិច្ឆេទចេញផ្សាយ	ខែវិច្ឆិកា 2017
លេខកូដបញ្ជាទិញ	IP-BCH (IPR-BCH)

Intel ផ្ទៀងផ្ទាត់ថាកំណែបច្ចុប្បន្ននៃកម្មវិធី Quartus Prime ចងក្រងកំណែមុននៃ IP core នីមួយៗ។ Intel មិនផ្ទៀងផ្ទាត់ថាកម្មវិធី Quartus Prime ចងក្រងកំណែ IP ស្នូលចាស់ជាងកំណែមុនទេ។ Intel FPGA IP Release Notes រាយបញ្ជីករណីលើកលែងណាមួយ។
ព័ត៌មានពាក់ព័ន្ធ

• កំណត់ចំណាំការចេញផ្សាយ IP របស់ Intel FPGA
• Errata សម្រាប់ BCH IP core នៅក្នុងមូលដ្ឋានចំណេះដឹង

ការផ្ទៀងផ្ទាត់ស្នូល IP របស់ DSP

• មុនពេលចេញផ្សាយកំណែនៃស្នូល IP Intel ដំណើរការការធ្វើតេស្តតំរែតំរង់យ៉ាងទូលំទូលាយដើម្បីផ្ទៀងផ្ទាត់គុណភាព និងភាពត្រឹមត្រូវរបស់វា។ Intel បង្កើតបំរែបំរួលផ្ទាល់ខ្លួននៃស្នូល IP ដើម្បីអនុវត្តជម្រើសប៉ារ៉ាម៉ែត្រផ្សេងៗ និងធ្វើត្រាប់តាមគំរូលទ្ធផលជាក់ស្តែងជាមួយនឹងលទ្ធផលដែលបានផ្ទៀងផ្ទាត់ប្រឆាំងនឹងគំរូក្លែងធ្វើមេ។

ការអនុវត្តស្នូល BCH IP និងការប្រើប្រាស់ធនធាន

• ជាធម្មតាការដំណើរការរំពឹងទុកសម្រាប់ BCH IP Core ដោយប្រើកម្មវិធី Quartus Prime ជាមួយឧបករណ៍ Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) និង Stratix V (5SGXEA7H3F35C3) ។ ដែល m ជាចំនួនប៊ីតក្នុងមួយនិមិត្តសញ្ញា; n ជា​ប្រវែង​កូដ; d គឺជាទទឹងបញ្ចូលទិន្នន័យស្របគ្នា; t គឺជាសមត្ថភាពកែកំហុស។

តារាង 3. ការអនុវត្តកម្មវិធីឌិកូដ និងការប្រើប្រាស់ធនធាន

ឧបករណ៍	ប៉ារ៉ាម៉ែត្រ				ការចងចាំ		ALM	ចុះឈ្មោះ		អតិបរមា (MHz)
	m	n	d	t	M10K	M20K		បឋមសិក្សា	អនុវិទ្យាល័យ y
អារីយ៉ា វី	8	255	10	42	7	—	18,376	40,557	3,441	196
ព្យុះស៊ីក្លូន V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
អារីយ៉ា វី	8	255	12	42	9	—	22,293	49,602	4,053	186
ព្យុះស៊ីក្លូន V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
អារីយ៉ា វី	8	255	2	42	4	—	5,539	13,238	788	207
ព្យុះស៊ីក្លូន V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
អារីយ៉ា វី	8	255	5	42	5	—	10,231	23,321	1,554	206
ព្យុះស៊ីក្លូន V	8	255	5	42	5	—	10,234	23,391	1,551	164
បន្ត…

ឧបករណ៍	ប៉ារ៉ាម៉ែត្រ				ការចងចាំ		ALM	ចុះឈ្មោះ		អតិបរមា (MHz)
	m	n	d	t	M10K	M20K		បឋមសិក្សា	អនុវិទ្យាល័យ y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

តារាង 4. ការអនុវត្តកម្មវិធីអ៊ិនកូដ និងការប្រើប្រាស់ធនធាន

ឧបករណ៍	ប៉ារ៉ាម៉ែត្រ				ការចងចាំ		ALM	ចុះឈ្មោះ		អតិបរមា (MHz)
	m	n	d	t	M10K	M20K		បឋមសិក្សា	អនុវិទ្យាល័យ y
អារីយ៉ា វី	8	255	10	42	2	—	337	592	0	243
ព្យុះស៊ីក្លូន V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
អារីយ៉ា វី	8	255	12	42	2	—	386	602	0	257
ព្យុះស៊ីក្លូន V	8	255	12	42	2	—	395	602	0	174
បន្ត…

ឧបករណ៍	ប៉ារ៉ាម៉ែត្រ				ការចងចាំ		ALM	ចុះឈ្មោះ		អតិបរមា (MHz)
	m	n	d	t	M10K	M20K		បឋមសិក្សា	អនុវិទ្យាល័យ y
Stratix V	8	255	12	42	—	1	391	614	0	400
អារីយ៉ា វី	8	255	2	42	2	—	219	547	12	275
ព្យុះស៊ីក្លូន V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
អារីយ៉ា វី	8	255	5	42	2	—	237	563	3	276
ព្យុះស៊ីក្លូន V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	០១.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core ចាប់ផ្តើម

ការដំឡើង និងផ្តល់អាជ្ញាប័ណ្ណ Intel FPGA IP Cores

ការដំឡើងកម្មវិធី Intel Quartus® Prime រួមមានបណ្ណាល័យ Intel FPGA IP ។ បណ្ណាល័យនេះផ្តល់នូវស្នូល IP ដែលមានប្រយោជន៍ជាច្រើនសម្រាប់ការប្រើប្រាស់ផលិតកម្មរបស់អ្នកដោយមិនចាំបាច់មានអាជ្ញាប័ណ្ណបន្ថែម។ Intel FPGA IP cores មួយចំនួនតម្រូវឱ្យទិញអាជ្ញាប័ណ្ណដាច់ដោយឡែកសម្រាប់ការប្រើប្រាស់ផលិតកម្ម។ របៀបវាយតម្លៃ IP របស់ Intel FPGA អនុញ្ញាតឱ្យអ្នកវាយតម្លៃស្នូល IP របស់ Intel FPGA ដែលមានអាជ្ញាប័ណ្ណទាំងនេះនៅក្នុងការក្លែងធ្វើ និងផ្នែករឹង មុនពេលសម្រេចចិត្តទិញអាជ្ញាប័ណ្ណស្នូល IP ផលិតកម្មពេញលេញ។ អ្នកគ្រាន់តែត្រូវការទិញអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញសម្រាប់ Intel IP cores ដែលមានអាជ្ញាប័ណ្ណ បន្ទាប់ពីអ្នកបានបញ្ចប់ការសាកល្បងផ្នែករឹង និងរួចរាល់ក្នុងការប្រើប្រាស់ IP នៅក្នុងការផលិត។ កម្មវិធី Intel Quartus Prime ដំឡើងស្នូល IP នៅក្នុងទីតាំងខាងក្រោមតាមលំនាំដើម៖
រូបភាពទី 1. ផ្លូវដំឡើងស្នូល IP

តារាង 5. ទីតាំងដំឡើងស្នូល IP

ទីតាំង	កម្មវិធី	វេទិកា
៖\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	វីនដូ *
៖\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	វីនដូ
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	លីនុច *
:/inter FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard Edition	លីនុច

របៀបវាយតម្លៃ IP របស់ Intel FPGA

របៀបវាយតម្លៃ IP របស់ Intel FPGA ឥតគិតថ្លៃអនុញ្ញាតឱ្យអ្នកវាយតម្លៃ Intel FPGA IP cores ដែលមានអាជ្ញាប័ណ្ណនៅក្នុងការក្លែងធ្វើ និងផ្នែករឹងមុនពេលទិញ។ របៀបវាយតម្លៃ IP របស់ Intel FPGA គាំទ្រការវាយតម្លៃខាងក្រោមដោយគ្មានអាជ្ញាប័ណ្ណបន្ថែម៖

• ក្លែងធ្វើឥរិយាបថរបស់ Intel FPGA IP core ដែលមានអាជ្ញាប័ណ្ណនៅក្នុងប្រព័ន្ធរបស់អ្នក។
• ផ្ទៀងផ្ទាត់មុខងារ ទំហំ និងល្បឿននៃស្នូល IP យ៉ាងរហ័ស និងងាយស្រួល។
• បង្កើតកម្មវិធីឧបករណ៍កំណត់ពេលវេលា files សម្រាប់ការរចនាដែលរួមបញ្ចូលស្នូល IP ។
• កម្មវិធីឧបករណ៍ជាមួយស្នូល IP របស់អ្នក និងផ្ទៀងផ្ទាត់ការរចនារបស់អ្នកនៅក្នុងផ្នែករឹង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។

• ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានអះអាងថាជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

របៀបវាយតម្លៃ IP របស់ Intel FPGA គាំទ្ររបៀបប្រតិបត្តិការដូចខាងក្រោម៖

• ចង-អនុញ្ញាតឱ្យដំណើរការការរចនាដែលមានអាជ្ញាប័ណ្ណ Intel FPGA IP ដោយគ្មានកំណត់ជាមួយនឹងការភ្ជាប់រវាងក្តាររបស់អ្នក និងកុំព្យូទ័រម៉ាស៊ីន។ របៀប​ភ្ជាប់​តម្រូវ​ឱ្យ​មាន​ក្រុម​សកម្មភាព​សាកល្បង​រួម​សៀរៀល (JTAG) ខ្សែភ្ជាប់រវាង JTAG ច្រកនៅលើក្តាររបស់អ្នក និងកុំព្យូទ័រម៉ាស៊ីនដែលកំពុងដំណើរការ Intel Quartus Prime Programmer សម្រាប់រយៈពេលនៃការវាយតម្លៃផ្នែករឹង។ អ្នកសរសេរកម្មវិធីគ្រាន់តែទាមទារការដំឡើងអប្បបរមានៃកម្មវិធី Intel Quartus Prime ប៉ុណ្ណោះ ហើយមិនត្រូវការអាជ្ញាប័ណ្ណ Intel Quartus Prime ទេ។ កុំព្យូទ័រម៉ាស៊ីនគ្រប់គ្រងពេលវេលាវាយតម្លៃដោយបញ្ជូនសញ្ញាតាមកាលកំណត់ទៅឧបករណ៍តាមរយៈ JTAG ច្រក។ ប្រសិនបើស្នូល IP ដែលមានអាជ្ញាប័ណ្ណទាំងអស់នៅក្នុងរបៀបភ្ជាប់ការគាំទ្រការរចនា ពេលវេលាវាយតម្លៃដំណើរការរហូតដល់ការវាយតម្លៃស្នូល IP ណាមួយផុតកំណត់។ ប្រសិនបើស្នូល IP ទាំងអស់គាំទ្រពេលវេលាវាយតម្លៃគ្មានដែនកំណត់ ឧបករណ៍មិនអស់ពេលទេ។
• មិនបានភ្ជាប់ -អនុញ្ញាតឱ្យដំណើរការការរចនាដែលមាន IP ដែលមានអាជ្ញាប័ណ្ណក្នុងរយៈពេលកំណត់។ ស្នូល IP ត្រឡប់ទៅរបៀប untethered ប្រសិនបើឧបករណ៍ផ្តាច់ចេញពីកុំព្យូទ័រម៉ាស៊ីនដែលកំពុងដំណើរការកម្មវិធី Intel Quartus Prime ។ ស្នូល IP ក៏ត្រលប់ទៅរបៀប untethered ប្រសិនបើស្នូល IP ដែលមានអាជ្ញាប័ណ្ណផ្សេងទៀតនៅក្នុងការរចនាមិនគាំទ្ររបៀបភ្ជាប់។

នៅពេលដែលពេលវេលាវាយតម្លៃផុតកំណត់សម្រាប់ Intel FPGA IP ដែលមានអាជ្ញាប័ណ្ណណាមួយនៅក្នុងការរចនា ការរចនានឹងឈប់ដំណើរការ។ IP cores ទាំងអស់ដែលប្រើ Intel FPGA IP Evaluation Mode អស់ពេលដំណាលគ្នា នៅពេលដែលស្នូល IP ណាមួយនៅក្នុងការរចនាអស់ពេល។ នៅពេលដែលពេលវេលាវាយតម្លៃផុតកំណត់ អ្នកត្រូវតែរៀបចំកម្មវិធី FPGA ឡើងវិញ មុនពេលបន្តការផ្ទៀងផ្ទាត់ផ្នែករឹង។ ដើម្បីបន្តការប្រើប្រាស់ស្នូល IP សម្រាប់ការផលិត ទិញអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញសម្រាប់ស្នូល IP ។
អ្នកត្រូវតែទិញអាជ្ញាប័ណ្ណ និងបង្កើតលេខកូដអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញ មុនពេលអ្នកអាចបង្កើតកម្មវិធីឧបករណ៍ដែលមិនមានការរឹតបន្តឹង file. ក្នុងអំឡុងពេលរបៀបវាយតម្លៃ IP របស់ Intel FPGA កម្មវិធីចងក្រងបង្កើតកម្មវិធីឧបករណ៍កំណត់ពេលវេលាតែប៉ុណ្ណោះ file ( _time_limited.sof) ដែលផុតកំណត់នៅពេលវេលាកំណត់។

រូបភាពទី 2. លំហូររបៀបវាយតម្លៃ IP របស់ Intel FPGA

ចំណាំ៖

សូមមើលការណែនាំអ្នកប្រើស្នូល IP នីមួយៗសម្រាប់ជំហានប៉ារ៉ាម៉ែត្រ និងព័ត៌មានលម្អិតនៃការអនុវត្ត។
ក្រុមហ៊ុន Intel ផ្តល់អាជ្ញាប័ណ្ណ IP cores លើកៅអីមួយ និងមូលដ្ឋានជារៀងរហូត។ ថ្លៃអាជ្ញាប័ណ្ណរួមមានការថែទាំ និងជំនួយឆ្នាំដំបូង។ អ្នកត្រូវតែបន្តកិច្ចសន្យាថែទាំ ដើម្បីទទួលបានព័ត៌មានថ្មីៗ ជួសជុលបញ្ហា និងជំនួយបច្ចេកទេសលើសពីឆ្នាំដំបូង។ អ្នកត្រូវតែទិញអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញសម្រាប់ Intel FPGA IP cores ដែលទាមទារអាជ្ញាប័ណ្ណផលិតកម្ម មុនពេលបង្កើតកម្មវិធី files ដែលអ្នកអាចប្រើសម្រាប់ពេលវេលាគ្មានដែនកំណត់។ ក្នុងអំឡុងពេលរបៀបវាយតម្លៃ IP របស់ Intel FPGA កម្មវិធីចងក្រងបង្កើតកម្មវិធីឧបករណ៍កំណត់ពេលវេលាតែប៉ុណ្ណោះ file ( _time_limited.sof) ដែលផុតកំណត់នៅពេលវេលាកំណត់។ ដើម្បីទទួលបានលេខកូដអាជ្ញាប័ណ្ណផលិតកម្មរបស់អ្នក សូមចូលទៅកាន់មជ្ឈមណ្ឌលផ្តល់អាជ្ញាប័ណ្ណសេវាកម្មដោយខ្លួនឯង ឬទាក់ទងតំណាង Intel FPGA ក្នុងតំបន់របស់អ្នក។
កិច្ចព្រមព្រៀងអាជ្ញាប័ណ្ណកម្មវិធី Intel FPGA គ្រប់គ្រងការដំឡើង និងការប្រើប្រាស់ស្នូល IP ដែលមានអាជ្ញាប័ណ្ណ កម្មវិធីរចនា Intel Quartus Prime និងស្នូល IP ដែលមិនមានអាជ្ញាប័ណ្ណទាំងអស់។

ព័ត៌មានពាក់ព័ន្ធ

• គេហទំព័រផ្តល់អាជ្ញាប័ណ្ណ Intel Quartus Prime
• ការដំឡើងកម្មវិធី Intel FPGA និងអាជ្ញាប័ណ្ណ

របៀបវាយតម្លៃ IP របស់ BCH IP Core Intel FPGA IP អស់ពេលឥរិយាបទ

ស្នូល IP ទាំងអស់នៅក្នុងឧបករណ៍អស់ពេលក្នុងពេលដំណាលគ្នា នៅពេលដែលម៉ោងវាយតម្លៃដែលរឹតបន្តឹងបំផុតត្រូវបានឈានដល់។ ប្រសិនបើការរចនាមានស្នូល IP ច្រើនជាងមួយ ឥរិយាបទអស់ពេលនៃស្នូល IP ផ្សេងទៀតអាចបិទបាំងឥរិយាបទអស់ពេលនៃស្នូល IP ជាក់លាក់មួយ។ សម្រាប់ស្នូល IP ពេលវេលាដែលមិនបានភ្ជាប់គឺ 1 ម៉ោង; តម្លៃនៃការអស់ពេលដែលបានភ្ជាប់គឺមិនកំណត់។ ការរចនារបស់អ្នកឈប់ដំណើរការបន្ទាប់ពីពេលវេលាវាយតម្លៃផ្នែករឹងផុតកំណត់។ កម្មវិធី Quartus Prime ប្រើរបៀបវាយតម្លៃ IP របស់ Intel FPGA Files (.ocp) នៅក្នុងថតគម្រោងរបស់អ្នក ដើម្បីកំណត់អត្តសញ្ញាណការប្រើប្រាស់កម្មវិធីវាយតម្លៃ Intel FPGA IP Evaluation Mode របស់អ្នក។ បន្ទាប់​ពី​អ្នក​ធ្វើ​ឱ្យ​មុខងារ​នេះ​សកម្ម​ហើយ កុំ​លុប​ទាំង​នេះ​ចោល files.នៅពេលដែលពេលវេលាវាយតម្លៃផុតកំណត់ ច្រកទិន្នផលទិន្នន័យ data_out ថយចុះ
ព័ត៌មានពាក់ព័ន្ធ
AN 320៖ ការវាយតម្លៃ OpenCore Plus នៃមុខងារមេហ្គា

កម្មវិធីនិពន្ធកាតាឡុក និងប៉ារ៉ាម៉ែត្រ

កាតាឡុក IP បង្ហាញស្នូល IP ដែលមានសម្រាប់គម្រោងរបស់អ្នក។ ប្រើលក្ខណៈពិសេសខាងក្រោមនៃកាតាឡុក IP ដើម្បីកំណត់ទីតាំង និងប្ដូរស្នូល IP តាមបំណង៖

• ត្រង IP Catalog ដើម្បីបង្ហាញ IP សម្រាប់គ្រួសារឧបករណ៍សកម្ម ឬបង្ហាញ IP សម្រាប់គ្រួសារឧបករណ៍ទាំងអស់។ ប្រសិនបើអ្នកមិនមានគម្រោងបើកទេ សូមជ្រើសរើសគ្រួសារឧបករណ៍នៅក្នុងកាតាឡុក IP ។
• វាយបញ្ចូលក្នុងវាលស្វែងរក ដើម្បីកំណត់ឈ្មោះស្នូល IP ពេញលេញ ឬដោយផ្នែកណាមួយនៅក្នុង IP Catalog ។
• ចុចកណ្ដុរស្ដាំលើឈ្មោះស្នូល IP នៅក្នុងកាតាឡុក IP ដើម្បីបង្ហាញព័ត៌មានលម្អិតអំពីឧបករណ៍ដែលគាំទ្រ ដើម្បីបើកថតដំឡើងរបស់ IP core និងសម្រាប់តំណភ្ជាប់ទៅឯកសារ IP ។
• ចុច ស្វែងរក Partner IP to access partner IP information on the web.
• កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រជំរុញឱ្យអ្នកបញ្ជាក់ឈ្មោះបំរែបំរួល IP ច្រកស្រេចចិត្ត និងទិន្នផល file ជម្រើសជំនាន់។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របង្កើត Intel Quartus Prime IP កម្រិតកំពូល file (.ip) សម្រាប់បំរែបំរួល IP នៅក្នុងគម្រោង Intel Quartus Prime Pro Edition។
• កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របង្កើត IP Quartus កម្រិតកំពូល file (.qip) សម្រាប់បំរែបំរួល IP នៅក្នុងគម្រោង Intel Quartus Prime Standard Edition។ ទាំងនេះ files តំណាងឱ្យបំរែបំរួល IP នៅក្នុងគម្រោង និងរក្សាទុកព័ត៌មានការកំណត់។

រូបភាពទី 3. IP Parameter Editor (Intel Quartus Prime Pro Edition)

រូបភាពទី 4. IP Parameter Editor (Intel Quartus Prime Standard Edition)

ការបង្កើត IP Cores (Intel Quartus Prime Pro Edition)

កំណត់រចនាសម្ព័ន្ធ Intel FPGA IP cores យ៉ាងឆាប់រហ័សនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Quartus Prime ។ ចុចទ្វេដងលើសមាសធាតុណាមួយនៅក្នុងកាតាឡុក IP ដើម្បីបើកដំណើរការកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រ។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រអនុញ្ញាតឱ្យអ្នកកំណត់បំរែបំរួលផ្ទាល់ខ្លួននៃស្នូល IP ។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របង្កើតការសំយោគបំរែបំរួល IP និងការក្លែងធ្វើស្រេចចិត្ត files និង

បន្ថែម
.ip file តំណាងឱ្យការប្រែប្រួលចំពោះគម្រោងរបស់អ្នកដោយស្វ័យប្រវត្តិ។
រូបភាពទី 5. IP Parameter Editor (Intel Quartus Prime Pro Edition)

អនុវត្តតាមជំហានទាំងនេះដើម្បីកំណត់ទីតាំង ធ្វើភ្លាមៗ និងប្ដូរស្នូល IP តាមបំណងនៅក្នុងកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រ៖

1. បង្កើត ឬបើកគម្រោង Intel Quartus Prime (.qpf) ដើម្បីមានបំរែបំរួល IP ភ្លាមៗ។
2. នៅក្នុងកាតាឡុក IP (Tools ➤ IP Catalog) កំណត់ទីតាំង និងចុចពីរដងលើឈ្មោះ IP Core ដើម្បីប្ដូរតាមបំណង។ ដើម្បីកំណត់ទីតាំងសមាសធាតុជាក់លាក់មួយ សូមវាយឈ្មោះសមាសធាតុមួយចំនួន ឬទាំងអស់នៅក្នុងប្រអប់ស្វែងរក IP Catalog។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កុំរួមបញ្ចូលចន្លោះនៅក្នុងឈ្មោះបំរែបំរួល IP ឬផ្លូវ។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
4. កំណត់តម្លៃប៉ារ៉ាម៉ែត្រនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ និង view ដ្យាក្រាមប្លុកសម្រាប់សមាសធាតុ។ ផ្ទាំង Parameterization Messages នៅខាងក្រោមបង្ហាញកំហុសណាមួយនៅក្នុងប៉ារ៉ាម៉ែត្រ IP៖

• ជាជម្រើស ជ្រើសរើសតម្លៃប៉ារ៉ាម៉ែត្រដែលបានកំណត់ជាមុន ប្រសិនបើបានផ្តល់សម្រាប់ស្នូល IP របស់អ្នក។ ការកំណត់ជាមុនបញ្ជាក់តម្លៃប៉ារ៉ាម៉ែត្រដំបូងសម្រាប់កម្មវិធីជាក់លាក់។
• បញ្ជាក់ប៉ារ៉ាម៉ែត្រដែលកំណត់មុខងារស្នូល IP ការកំណត់រចនាសម្ព័ន្ធច្រក និងលក្ខណៈពិសេសឧបករណ៍ជាក់លាក់។
• បញ្ជាក់ជម្រើសសម្រាប់ដំណើរការស្នូល IP files នៅក្នុងឧបករណ៍ EDA ផ្សេងទៀត។
• ចំណាំ៖ សូមមើលការណែនាំអ្នកប្រើប្រាស់ស្នូល IP របស់អ្នកសម្រាប់ព័ត៌មានអំពីប៉ារ៉ាម៉ែត្រស្នូល IP ជាក់លាក់។

1. ចុចបង្កើត HDL ។ ប្រអប់ជំនាន់លេចឡើង។
2. បញ្ជាក់ទិន្នផល file ជម្រើសជំនាន់ ហើយបន្ទាប់មកចុច បង្កើត។ ការសំយោគនិងការក្លែងធ្វើ files បង្កើតដោយយោងទៅតាមការបញ្ជាក់របស់អ្នក។
3. ដើម្បីបង្កើតការសាកល្បងសាកល្បង សូមចុចលើ បង្កើត ➤ បង្កើតប្រព័ន្ធសាកល្បង។ បញ្ជាក់ជម្រើសបង្កើត testbench ហើយបន្ទាប់មកចុច បង្កើត។
4. ដើម្បីបង្កើតគំរូ HDL instantiation ដែលអ្នកអាចចម្លង និងបិទភ្ជាប់ទៅក្នុងកម្មវិធីនិពន្ធអត្ថបទរបស់អ្នក សូមចុចបង្កើត ➤ Show Instantiation Template។
5. ចុច Finish ។ ចុច Yes ប្រសិនបើត្រូវបានសួរឱ្យបន្ថែម files តំណាងឱ្យបំរែបំរួល IP ទៅនឹងគម្រោងរបស់អ្នក។
6. បន្ទាប់​ពី​បង្កើត និង​ធ្វើ​ឱ្យ​ការ​បំរែបំរួល IP របស់​អ្នក​ធ្វើ​ការ​កំណត់​លេខ​សម្ងាត់​ឱ្យ​បាន​សមរម្យ​ដើម្បី​ភ្ជាប់​ច្រក។

ចំណាំ៖ ស្នូល IP មួយចំនួនបង្កើតការអនុវត្ត HDL ផ្សេងគ្នាយោងទៅតាមប៉ារ៉ាម៉ែត្រស្នូល IP ។ មូលដ្ឋាន RTL នៃស្នូល IP ទាំងនេះមានកូដ hash តែមួយគត់ដែលការពារការប៉ះទង្គិចគ្នានៃឈ្មោះម៉ូឌុលរវាងការប្រែប្រួលផ្សេងគ្នានៃស្នូល IP ។ កូដតែមួយគត់នេះនៅតែជាប់លាប់ ដោយបានផ្តល់ឱ្យការកំណត់ IP និងកំណែកម្មវិធីដូចគ្នាក្នុងអំឡុងពេលបង្កើត IP ។ កូដតែមួយគត់នេះអាចផ្លាស់ប្តូរប្រសិនបើអ្នកកែសម្រួលប៉ារ៉ាម៉ែត្រស្នូល IP ឬដំឡើងកំណែ IP ស្នូល។ ដើម្បីជៀសវាងការពឹងផ្អែកលើលេខកូដពិសេសទាំងនេះនៅក្នុងបរិយាកាសក្លែងធ្វើរបស់អ្នក សូមយោងទៅលើការបង្កើតស្គ្រីបដំឡើងការក្លែងធ្វើរួមបញ្ចូលគ្នា។

ទិន្នផលជំនាន់ IP Core (Intel Quartus Prime Pro Edition)

កម្មវិធី Intel Quartus Prime បង្កើតលទ្ធផលដូចខាងក្រោម file រចនាសម្ព័ន្ធសម្រាប់ស្នូល IP នីមួយៗដែលមិនមែនជាផ្នែកនៃប្រព័ន្ធអ្នករចនាវេទិកា។

រូបភាពទី 6. លទ្ធផលបង្កើត IP Core បុគ្គល (Intel Quartus Prime Pro Edition)

• ប្រសិនបើត្រូវបានគាំទ្រ និងបើកដំណើរការសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។

តារាង 6. ទិន្នផល Files នៃ Intel FPGA IP ជំនាន់

File ឈ្មោះ	ការពិពណ៌នា
<your_ip>.ip	បំរែបំរួល IP កម្រិតកំពូល file ដែលមានប៉ារ៉ាម៉ែត្រនៃស្នូល IP នៅក្នុងគម្រោងរបស់អ្នក។ ប្រសិនបើបំរែបំរួល IP គឺជាផ្នែកមួយនៃប្រព័ន្ធអ្នករចនាវេទិកា នោះកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រក៏បង្កើត .qsys ផងដែរ។ file.
<your_ip>.cmp	សេចក្តីប្រកាសសមាសធាតុ VHDL (.cmp) file គឺជាអត្ថបទ file ដែលមាននិយមន័យទូទៅ និងច្រកក្នុងស្រុកដែលអ្នកប្រើក្នុងការរចនា VHDL files.
<your_ip>_generation.rpt	កំណត់ហេតុនៃការបង្កើត IP ឬអ្នករចនាវេទិកា file. បង្ហាញសេចក្តីសង្ខេបនៃសារកំឡុងពេលបង្កើត IP ។
បន្ត…

File ឈ្មោះ	ការពិពណ៌នា
<your_ip>.qgsimc (ប្រព័ន្ធអ្នករចនាវេទិកាតែប៉ុណ្ណោះ)	ការក្លែងធ្វើឃ្លាំងសម្ងាត់ file ដែលប្រៀបធៀប .qsys និង .ip files ជាមួយនឹងប៉ារ៉ាម៉ែត្របច្ចុប្បន្ននៃប្រព័ន្ធអ្នករចនាវេទិកា និងស្នូល IP ។ ការប្រៀបធៀបនេះកំណត់ថាតើអ្នករចនាវេទិកាអាចរំលងការបង្កើតឡើងវិញនៃ HDL ដែរឬទេ។
<your_ip>.qgsynth (ប្រព័ន្ធអ្នករចនាវេទិកាតែប៉ុណ្ណោះ)	ឃ្លាំងសម្ងាត់សំយោគ file ដែលប្រៀបធៀប .qsys និង .ip files ជាមួយនឹងប៉ារ៉ាម៉ែត្របច្ចុប្បន្ននៃប្រព័ន្ធអ្នករចនាវេទិកា និងស្នូល IP ។ ការប្រៀបធៀបនេះកំណត់ថាតើអ្នករចនាវេទិកាអាចរំលងការបង្កើតឡើងវិញនៃ HDL ដែរឬទេ។
<your_ip>.qip	មានព័ត៌មានទាំងអស់ដើម្បីបញ្ចូល និងចងក្រងសមាសភាគ IP ។
<your_ip>.csv	មានព័ត៌មានអំពីស្ថានភាពធ្វើឱ្យប្រសើរឡើងនៃសមាសភាគ IP ។
.bsf	តំណាងនិមិត្តសញ្ញានៃបំរែបំរួល IP សម្រាប់ប្រើក្នុង Block Diagram Files (.bdf) ។
<your_ip>.spd	បញ្ចូល file ដែល ip-make-simscript ទាមទារដើម្បីបង្កើតស្គ្រីបក្លែងធ្វើ។ .spd file មានបញ្ជីនៃ fileអ្នកបង្កើតសម្រាប់ការក្លែងធ្វើ រួមជាមួយនឹងព័ត៌មានអំពីការចងចាំដែលអ្នកចាប់ផ្តើមដំបូង។
<your_ip>.ppf	អ្នករៀបចំផែនការ Pin File (.ppf) រក្សាទុកការចាត់តាំងច្រក និងថ្នាំងសម្រាប់សមាសធាតុ IP ដែលអ្នកបង្កើតសម្រាប់ប្រើជាមួយ Pin Planner ។
<your_ip>_bb.v	ប្រើ Verilog BlackBox (_bb. v) file ជាសេចក្តីប្រកាសម៉ូឌុលទទេសម្រាប់ប្រើជាប្រអប់ខ្មៅ។
<your_ip> _inst.v ឬ _inst.vhd	HDL ឧample គំរូ instantiation ។ ចម្លងនិងបិទភ្ជាប់មាតិកានៃនេះ។ file ទៅក្នុង HDL របស់អ្នក។ file ដើម្បីធ្វើឱ្យការផ្លាស់ប្តូរ IP ភ្លាមៗ។
<your_ip>.regmap	ប្រសិនបើ IP មានព័ត៌មានចុះឈ្មោះ កម្មវិធី Intel Quartus Prime បង្កើត .regmap file. .regmap file ពិពណ៌នាអំពីព័ត៌មានផែនទីចុះឈ្មោះនៃចំណុចប្រទាក់មេ និង slave ។ នេះ។ file បំពេញបន្ថែម នេះ .sopcinfo file ដោយផ្តល់ព័ត៌មានចុះឈ្មោះលម្អិតបន្ថែមអំពីប្រព័ន្ធ។ នេះ។ file បើកការបង្ហាញការចុះឈ្មោះ views និងស្ថិតិដែលអាចប្ដូរតាមបំណងដោយអ្នកប្រើប្រាស់នៅក្នុង System Console។
<your_ip>.svd	អនុញ្ញាតឱ្យឧបករណ៍បំបាត់កំហុសប្រព័ន្ធ HPS view ចុះឈ្មោះផែនទីនៃគ្រឿងកុំព្យូទ័រដែលភ្ជាប់ទៅ HPS នៅក្នុងប្រព័ន្ធអ្នករចនាវេទិកា។ កំឡុងពេលសំយោគ កម្មវិធី Intel Quartus Prime រក្សាទុក .svd files សម្រាប់ចំណុចប្រទាក់ slave ដែលអាចមើលឃើញដោយមេកុងសូលប្រព័ន្ធនៅក្នុង .sof file នៅក្នុងវគ្គបំបាត់កំហុស។ កុងសូលប្រព័ន្ធអានផ្នែកនេះ ដែលវេទិកាអ្នករចនាសំណួរសម្រាប់ចុះឈ្មោះព័ត៌មានផែនទី។ សម្រាប់ប្រព័ន្ធ slaves អ្នករចនាវេទិកាចូលប្រើការចុះឈ្មោះតាមឈ្មោះ។
<your_ip>.vyour_ip>.vhd	HDL files ដែលធ្វើអោយម៉ូឌុលរងនីមួយៗ ឬស្នូល IP កូនសម្រាប់សំយោគ ឬក្លែងធ្វើ។
អ្នកណែនាំ/	មានស្គ្រីប msim_setup.TCL ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ ModelSim ។
aldec/	មានស្គ្រីប Riviera*-PRO rivierapro_setup។ TCL ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ។
/synopsys/vcs /synopsys/vcsmx	មានស្គ្រីបសែល vcs_setup.sh ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ VCS*។ មានស្គ្រីបសែល vcsmx_setup.sh និង synopsys_sim.setup file ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ VCS MX*។
/ ចង្វាក់	មានស្គ្រីបសែល ncsim_setup.sh និងការដំឡើងផ្សេងទៀត។ files ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ NCSIM ។
/ ម៉ូឌុលរង	មានផ្ទុក HDL files សម្រាប់ម៉ូឌុលរង IP ស្នូល។
<ម៉ូឌុលរង IP>/	អ្នករចនាវេទិកាបង្កើតថតរង / synth និង /sim សម្រាប់ថតរង IP នីមួយៗដែលអ្នករចនាវេទិកាបង្កើត។

ការក្លែងធ្វើ Intel FPGA IP Cores

កម្មវិធី Intel Quartus Prime គាំទ្រការក្លែងធ្វើ RTL ស្នូល IP នៅក្នុងការក្លែងធ្វើ EDA ជាក់លាក់។ ការបង្កើត IP បង្កើតការក្លែងធ្វើ files, រួមទាំងគំរូក្លែងធ្វើមុខងារ, testbench ណាមួយ (ឬឧample design) និងស្គ្រីបដំឡើងកម្មវិធីក្លែងធ្វើជាក់លាក់របស់អ្នកលក់សម្រាប់ស្នូល IP នីមួយៗ។ ប្រើគំរូក្លែងធ្វើមុខងារ និងកន្លែងសាកល្បងណាមួយ ឬអតីតample រចនាសម្រាប់ការក្លែងធ្វើ។ លទ្ធផលបង្កើត IP ក៏អាចរួមបញ្ចូលស្គ្រីបដើម្បីចងក្រង និងដំណើរការ testbench ណាមួយ។ ស្គ្រីបរាយបញ្ជីម៉ូដែល ឬបណ្ណាល័យទាំងអស់ដែលអ្នកត្រូវការដើម្បីក្លែងធ្វើ IP ស្នូលរបស់អ្នក។
កម្មវិធី Intel Quartus Prime ផ្តល់នូវការរួមបញ្ចូលជាមួយម៉ាស៊ីនក្លែងធ្វើជាច្រើន និងគាំទ្រលំហូរនៃការក្លែងធ្វើជាច្រើន រួមទាំងលំហូរនៃការក្លែងធ្វើផ្ទាល់ខ្លួន និងស្គ្រីបផ្ទាល់ខ្លួនរបស់អ្នក។ លំហូរណាមួយដែលអ្នកជ្រើសរើស ការក្លែងធ្វើស្នូល IP ពាក់ព័ន្ធនឹងជំហានខាងក្រោម៖

1. បង្កើត​គំរូ​ក្លែង​ធ្វើ​តេស្ត (ឬ​ឧample design) និងស្គ្រីបដំឡើងកម្មវិធីក្លែងធ្វើ files.
2. រៀបចំបរិយាកាសក្លែងធ្វើរបស់អ្នក និងស្គ្រីបក្លែងធ្វើណាមួយ។
3. ចងក្រងបណ្ណាល័យគំរូក្លែងធ្វើ។
4. ដំណើរការកម្មវិធីក្លែងធ្វើរបស់អ្នក។

DSP Builder សម្រាប់ Intel FPGAs Design Flow

DSP Builder សម្រាប់ Intel FPGAs កាត់បន្ថយវដ្តនៃការរចនាឌីជីថល (DSP) ដោយជួយអ្នកបង្កើតតំណាងផ្នែករឹងនៃការរចនា DSP នៅក្នុងបរិយាកាសអភិវឌ្ឍន៍ដែលងាយស្រួលប្រើជាមួយក្បួនដោះស្រាយ។
ស្នូល IP នេះគាំទ្រ DSP Builder សម្រាប់ Intel FPGAs ។ ប្រើ DSP Builder សម្រាប់លំហូរ Intel FPGAs ប្រសិនបើអ្នកចង់បង្កើត DSP Builder សម្រាប់ម៉ូដែល Intel FPGAs ដែលរួមបញ្ចូលបំរែបំរួលស្នូល IP ។ ប្រើកាតាឡុក IP ប្រសិនបើអ្នកចង់បង្កើតបំរែបំរួលស្នូល IP ដែលអ្នកអាចធ្វើភ្លាមៗនៅក្នុងការរចនារបស់អ្នក។
ព័ត៌មានពាក់ព័ន្ធ
ការប្រើប្រាស់ជំពូកមុខងារ MegaCore នៅក្នុង DSP Builder សម្រាប់ Intel FPGAs Handbook ។

ការពិពណ៌នាមុខងារស្នូល BCH IP

ប្រធានបទនេះពិពណ៌នាអំពីស្ថាបត្យកម្ម ចំណុចប្រទាក់ និងសញ្ញារបស់ IP ស្នូល។
អ្នកអាចកំណត់ BCH IP core ជាអ្នកបំប្លែងកូដ ឬឌិកូដ។ ឧបករណ៍បំលែងកូដទទួលកញ្ចប់ទិន្នន័យ និងបង្កើតសញ្ញាធីក។ ឧបករណ៍ឌិកូដរកឃើញ និងកែកំហុស។

អ៊ិនកូដ BCH IP Core

ឧបករណ៍បំលែងកូដ BCH មានស្ថាបត្យកម្មប៉ារ៉ាឡែលជាមួយនឹងការបញ្ចូល និងលទ្ធផលនៃ d ប៊ីតទិន្នន័យ។ នៅពេលដែលកម្មវិធីបំប្លែងកូដទទួលបាននិមិត្តសញ្ញាទិន្នន័យ វាបង្កើតសញ្ញាធីកសម្រាប់ពាក្យកូដដែលបានផ្តល់ឱ្យ ហើយផ្ញើពាក្យកូដបញ្ចូលជាមួយនឹងសញ្ញាធីកទៅកាន់ចំណុចប្រទាក់លទ្ធផល។ កម្មវិធីបំប្លែងកូដប្រើសម្ពាធថយក្រោយនៅលើសមាសភាគខាងលើ នៅពេលវាបង្កើតសញ្ញាធីក។
រូបភាពទី 7. ការកំណត់ពេលវេលាអ៊ិនកូដ

សញ្ញារួចរាល់បង្ហាញថាឧបករណ៍បំប្លែងកូដអាចទទួលយកចរន្តចូល។ នៅលើគែមកើនឡើងរបស់ clk ប្រសិនបើសញ្ញាដែលត្រៀមរួចជាស្រេចរបស់កម្មវិធីបំប្លែងកូដគឺខ្ពស់ សូមផ្ញើស្ទ្រីមទិន្នន័យបញ្ចូលតាមរយៈច្រក data_in ហើយអះអាងផ្ទុកខ្ពស់ដើម្បីបង្ហាញពីទិន្នន័យបញ្ចូលត្រឹមត្រូវ។ សន្មតថាពាក្យសារពេញលេញត្រូវការសញ្ញានាឡិកា X ។ នៅពេលដែលដំណើរការបញ្ចូលនេះឈានដល់វដ្តនាឡិកា X-1 សញ្ញាដែលត្រៀមរួចជាស្រេចរបស់កម្មវិធីបំប្លែងកូដនឹងថយចុះ។ នៅគែមកើនឡើង clk បន្ទាប់ កម្មវិធីបំលែងកូដទទួលយកការបញ្ចូលពី data_in port ហើយកម្មវិធីបំប្លែងសារទទួលបានពាក្យពេញ។ មុនពេលសញ្ញាដែលត្រៀមរួចជាស្រេចត្រឡប់ទៅកម្រិតខ្ពស់ម្តងទៀត ឧបករណ៍បំលែងកូដមិនទទួលយកទិន្នន័យបញ្ចូលថ្មីទេ។ នៅពេលដែលសញ្ញា valid_outt ត្រូវបានអះអាងខ្ពស់ លទ្ធផលកូដដែលបានអ៊ិនកូដមានសុពលភាពនៅច្រក data_out ។ នៅ​វដ្ដ​នាឡិកា​ដំបូង​ដែល​ទិន្នន័យ​លទ្ធផល​មាន​សុពលភាព sop_out ត្រូវ​បាន​អះអាង​ខ្ពស់​សម្រាប់​តែ​វដ្ដ​មួយ​ប៉ុណ្ណោះ ដែល​បង្ហាញ​ពី​ការ​ចាប់​ផ្តើម​កញ្ចប់​ព័ត៌មាន។ ស្នូល IP មានសម្ពាធទៅមុខ និងថយក្រោយ ដែលអ្នកអាចគ្រប់គ្រងបានជាមួយនឹងសញ្ញាត្រៀមខ្លួន និង sink_ready ។ អះអាង​សញ្ញា sop_in និង eop_in យ៉ាង​ត្រឹមត្រូវ​នៅ​វដ្ដ​នាឡិកា ពោលគឺ​វដ្ដ​នាឡិកា​ដំបូង និង​ចុងក្រោយ​នៃ​ពាក្យ​កូដ​បញ្ចូល។

ពាក្យកូដខ្លីៗ
ស្នូល BCH IP គាំទ្រពាក្យកូដខ្លីៗ។ ពាក្យកូដខ្លីៗមាននិមិត្តសញ្ញាតិចជាងតម្លៃអតិបរមារបស់ N ដែលជា 2M –1 ដែល N ជាចំនួនសរុបនៃនិមិត្តសញ្ញាក្នុងមួយពាក្យកូដ ហើយ M គឺជាចំនួនប៊ីតក្នុងមួយនិមិត្តសញ្ញា។ ពាក្យ​កូដ​ដែល​បាន​កាត់​ខ្លី​គឺ​សមមូល​នឹង​លេខ​កូដ​ប្រវែង​អតិបរមា​ជាមួយ​នឹង​សញ្ញា​ទិន្នន័យ​បន្ថែម​នៅ​ខាង​ដើម​ពាក្យ​កូដ​ដែល​បាន​កំណត់​ទៅ 0។ សម្រាប់​ឧ.ample, (220,136) គឺជាពាក្យកូដខ្លីនៃ (255,171)។ ពាក្យកូដទាំងពីរនេះប្រើលេខដូចគ្នានៃសញ្ញាធីក 11. ដើម្បីប្រើពាក្យកូដខ្លីៗជាមួយឧបករណ៍ឌិកូដ សូមប្រើកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រដើម្បីកំណត់ប្រវែងពាក្យកូដទៅជាតម្លៃត្រឹមត្រូវ។

BCH IP Core Decoder

នៅពេល​អ្នក​ឌិកូដ​ទទួល​ពាក្យ​កូដ​ដែល​បាន​អ៊ិនកូដ វា​ប្រើ​សញ្ញា​ធីក​ដើម្បី​រក​ឃើញ​កំហុស និង​កែ​វា។ ពាក្យ​កូដ​ដែល​បាន​អ៊ិនកូដ​ដែល​ទទួល​អាច​ខុស​ពី​ពាក្យ​កូដ​ដើម​ដោយ​សារ​តែ​មាន​សំឡេង​រំខាន​ក្នុង​ឆានែល។ ឧបករណ៍ឌិកូដរកឃើញកំហុសដោយប្រើពហុនាមជាច្រើនដើម្បីកំណត់ទីតាំងកំហុស និងតម្លៃកំហុស។ នៅពេល​អ្នក​ឌិកូដ​ទទួលបាន​ទីតាំង​កំហុស និង​តម្លៃ អ្នក​ឌិកូដ​កែ​កំហុស​ក្នុង​ពាក្យ​កូដ ហើយ​បញ្ជូន​ពាក្យ​កូដ​ទៅ​លទ្ធផល។ ប្រសិនបើ e<=t ស្នូល IP អាចកែកំហុស។ ប្រសិនបើ e > t អ្នកឃើញលទ្ធផលដែលមិនអាចទាយទុកជាមុនបាន។
រូបភាពទី 8. ការកំណត់ពេលវេលាឌិកូដ

ពាក្យកូដចាប់ផ្តើមនៅពេលអ្នកអះអាងសញ្ញាផ្ទុក និងសញ្ញា sop_in។ អ្នកឌិកូដទទួលយកទិន្នន័យនៅ data_in ជាទិន្នន័យត្រឹមត្រូវ។ ពាក្យកូដបញ្ចប់នៅពេលអ្នកអះអាងសញ្ញា eop_in ។ សម្រាប់ពាក្យកូដ 1-channel សូមបញ្ជាក់សញ្ញា sop_in និង eop_in សម្រាប់វដ្តនាឡិកាមួយ។ នៅពេលដែលឧបករណ៍ឌិកូដដកសញ្ញាដែលត្រៀមរួចជាស្រេច អ្នកឌិកូដមិនអាចដំណើរការទិន្នន័យទៀតទេ រហូតដល់វាអះអាងនូវសញ្ញារួចរាល់ម្តងទៀត។ នៅទិន្នផលប្រតិបត្តិការគឺដូចគ្នាបេះបិទ។ នៅពេលដែលឧបករណ៍ឌិកូដបញ្ជាក់សញ្ញា valid_out និងសញ្ញា sop_out ឧបករណ៍ឌិកូដផ្តល់ទិន្នន័យត្រឹមត្រូវនៅលើ data_out ។ ឧបករណ៍ឌិកូដបញ្ជាក់សញ្ញា sop_out និងសញ្ញា eop_out ដើម្បីបង្ហាញពីការចាប់ផ្តើម និងចុងបញ្ចប់នៃពាក្យកូដ។ ឧបករណ៍ឌិកូដរកឃើញ និងកែកំហុសដោយស្វ័យប្រវត្តិនៅក្នុងពាក្យកូដ ហើយអះអាងនូវសញ្ញា number_of_errors នៅពេលដែលវាជួបប្រទះនឹងពាក្យកូដដែលមិនអាចកែបាន។ ឧបករណ៍ឌិកូដបង្ហាញពាក្យកូដពេញលេញ រួមទាំងសញ្ញាធីក ដែលអ្នកគួរតែលុបចេញ។ សញ្ញារួចរាល់បង្ហាញថាឧបករណ៍ឌិកូដអាចទទួលយកចរន្តចូល។ នៅលើគែមកើនឡើង clk ប្រសិនបើសញ្ញាដែលត្រៀមរួចជាស្រេចរបស់កម្មវិធីបំប្លែងកូដគឺខ្ពស់ សូមផ្ញើស្ទ្រីមទិន្នន័យបញ្ចូលតាមរយៈ data_in ហើយអះអាងផ្ទុកខ្ពស់ដើម្បីបង្ហាញពីទិន្នន័យបញ្ចូលត្រឹមត្រូវ។ នៅពេលដែល valid_out ត្រូវបានអះអាងខ្ពស់ ពាក្យដែលបានឌិកូដលទ្ធផលគឺត្រឹមត្រូវនៅច្រក data_out ។ number_of_errors បង្ហាញចំនួនកំហុសដែល IP core រកឃើញ។ នៅ​វដ្ដ​នាឡិកា​ដំបូង​ដែល​ទិន្នន័យ​លទ្ធផល​មាន​សុពលភាព sop_out ត្រូវ​បាន​អះអាង​ខ្ពស់​សម្រាប់​តែ​វដ្ដ​មួយ​ប៉ុណ្ណោះ ដែល​បង្ហាញ​ពី​ការ​ចាប់​ផ្តើម​នៃ​កញ្ចប់​លទ្ធផល។ ស្នូល IP មានសម្ពាធទៅមុខ និងថយក្រោយ ដែលអ្នកគ្រប់គ្រងដោយសញ្ញាត្រៀមរួចរាល់ និងសញ្ញា sink_ready ។ អះអាង​សញ្ញា sop_in និង eop_in យ៉ាង​ត្រឹមត្រូវ​នៅ​វដ្ដ​នាឡិកា ពោលគឺ​វដ្ដ​នាឡិកា​ដំបូង និង​ចុងក្រោយ​នៃ​ពាក្យ​កូដ​បញ្ចូល។

ប៉ារ៉ាម៉ែត្រស្នូល CH IP

តារាង 7. ប៉ារ៉ាម៉ែត្រ

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	តម្លៃលំនាំដើម	ការពិពណ៌នា
ម៉ូឌុល BCH	អ៊ិនកូដឌ័រ ឬឌិកូដ	ឧបករណ៍បំលែងកូដ	បញ្ជាក់​ឧបករណ៍​បំប្លែង​កូដ ឬ​ឧបករណ៍​ឌិកូដ។
ចំនួនប៊ីតក្នុងមួយនិមិត្តសញ្ញា (m)	3 ដល់ 14 (អ៊ិនកូដ ឬ 6 ទៅ 14 (ឌិកូដ)	14	បញ្ជាក់ចំនួនប៊ីតក្នុងមួយនិមិត្តសញ្ញា។
Codeword length (n)	parity_bits+1: 2m-1	8,784	បញ្ជាក់ប្រវែងកូដ។ ឧបករណ៍ឌិកូដទទួលយកនិមិត្តសញ្ញាថ្មីរាល់វដ្តនាឡិកា ប្រសិនបើ 6.5R < N. ប្រសិនបើ N>=6.5R +1, ឧបករណ៍ឌិកូដបង្ហាញឥរិយាបថបន្ត។
សមត្ថភាពកែកំហុស (t)	ជួរបានមកពី m. សម្រាប់​ឧបករណ៍​ឌិកូដ អ្នក​ជំនួយ​ដាក់​ចន្លោះ​ពី ៨ ទៅ ១២៧។	40	បញ្ជាក់ចំនួនប៊ីតដែលត្រូវកែ។
ប៊ីត Parity	–	560	បង្ហាញចំនួន parity bits នៅក្នុង codeword។ អ្នកជំនួយការទាញយកប៉ារ៉ាម៉ែត្រនេះពី t ។
ប្រវែងសារ (k)	–	8,224	បង្ហាញ​ចំនួន​ប៊ីត​សារ​ក្នុង​ពាក្យ​កូដ។ អ្នកជំនួយការទាញយកប៉ារ៉ាម៉ែត្រនេះពី t និង n ។
ពហុធាបឋម	–	17,475	បង្ហាញពហុនាមបឋម។ បានមកពីជម្រើសនៃ ម.
ទទឹងទិន្នន័យបញ្ចូលប៉ារ៉ាឡែល	កម្មវិធីបំលែងកូដ៖ 1 ទៅ min(parity_bits, k-1)។ ឌិកូដ៖ • d < floor(n*3/14) • d < floor(n/ floor[2*log2(2*t)])	20	ចំនួនប៊ីតសម្រាប់បញ្ចូលរាល់វដ្តនាឡិកា។

ចំណុចប្រទាក់ BCH IP Core និងសញ្ញា

តារាង 8. នាឡិកា និងសញ្ញាកំណត់ឡើងវិញ

ឈ្មោះ	ប្រភេទ Avalon-ST	ទិសដៅ	ការពិពណ៌នា
CLK	CLK	បញ្ចូល	នាឡិកាប្រព័ន្ធសំខាន់។ ស្នូល IP ទាំងមូលដំណើរការនៅលើគែមកើនឡើងនៃ CLK ។
កំណត់ឡើងវិញ	reset_n	បញ្ចូល	សញ្ញាទាបសកម្មដែលកំណត់ប្រព័ន្ធទាំងមូលឡើងវិញនៅពេលអះអាង។ អ្នកអាចអះអាងសញ្ញានេះដោយអសមកាល។ ទោះយ៉ាងណាក៏ដោយ អ្នកត្រូវតែបដិសេធវាស្របគ្នាទៅនឹងសញ្ញា clk_clk ។ នៅពេលដែលស្នូល IP ងើបឡើងវិញពីការកំណត់ឡើងវិញ សូមប្រាកដថាទិន្នន័យដែលវាទទួលបានគឺជាកញ្ចប់ព័ត៌មានពេញលេញ។

តារាង 9. Avalon-ST Input and Output Interface Signals

ឈ្មោះ	ប្រភេទ Avalon-ST	ទិសដៅ	ការពិពណ៌នា
រួចរាល់	រួចរាល់	ទិន្នផល	ការផ្ទេរទិន្នន័យរួចរាល់ជាសញ្ញាបង្ហាញថា លិចរួចរាល់ក្នុងការទទួលយកទិន្នន័យ។ ចំណុចប្រទាក់លិចជំរុញសញ្ញាដែលត្រៀមរួចជាស្រេចដើម្បីគ្រប់គ្រងលំហូរទិន្នន័យឆ្លងកាត់ចំណុចប្រទាក់។ ចំណុចប្រទាក់លិចចាប់យកសញ្ញាចំណុចប្រទាក់ទិន្នន័យនៅលើគែមកើនឡើង clk បច្ចុប្បន្ន។
data_in[]	ទិន្នន័យ	បញ្ចូល	ការបញ្ចូលទិន្នន័យសម្រាប់ពាក្យកូដនីមួយៗ និមិត្តសញ្ញាដោយនិមិត្តសញ្ញា។ មានសុពលភាពតែនៅពេលដែលអ្នកអះអាងសញ្ញា in_valid ប៉ុណ្ណោះ។
data_out	ទិន្នន័យ	ទិន្នផល	មានលទ្ធផលដែលបានឌិកូដនៅពេលដែលស្នូល IP អះអាងសញ្ញា out_valid ។ និមិត្តសញ្ញាដែលបានកែតម្រូវគឺស្ថិតនៅក្នុងលំដាប់ដូចគ្នាដែលវាត្រូវបានបញ្ចូល។
eop_in	អេប	បញ្ចូល	ចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាន (កូដកូដ) សញ្ញា។
eop_out	អេប	ទិន្នផល	ចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាន (កូដកូដ) សញ្ញា។ សញ្ញានេះបង្ហាញពីព្រំដែននៃកញ្ចប់ព័ត៌មាននៅលើឡានក្រុង data_in[] ។ នៅពេលដែលស្នូល IP ជំរុញសញ្ញានេះខ្ពស់ វាបង្ហាញថាចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មានមានវត្តមាននៅលើឡានក្រុង data_in[] ។ ស្នូល IP អះអាងសញ្ញានេះនៅលើការផ្ទេរចុងក្រោយនៃរាល់កញ្ចប់ព័ត៌មាន។
in_error	កំហុស	បញ្ចូល	សញ្ញាកំហុស។ បញ្ជាក់ប្រសិនបើនិមិត្តសញ្ញាទិន្នន័យបញ្ចូលគឺជាកំហុសមួយ ហើយថាតើអ្នកឌិកូដអាចចាត់ទុកវាថាជាការលុបឬអត់។ មានតែឧបករណ៍ឌិកូដដែលគាំទ្រការលុបប៉ុណ្ណោះ។
ផ្ទុក	ត្រឹមត្រូវ។	បញ្ចូល	ទិន្នន័យមានសុពលភាពជាសញ្ញាដើម្បីបង្ហាញពីសុពលភាពនៃសញ្ញាទិន្នន័យ។ នៅពេលអ្នកអះអាងសញ្ញា in_valid នោះ សញ្ញាចំណុចប្រទាក់ទិន្នន័យ Avalon-ST មានសុពលភាព។ នៅពេលអ្នកដកសញ្ញា in_valid នោះ សញ្ញាចំណុចប្រទាក់ទិន្នន័យ Avalon-ST គឺមិនត្រឹមត្រូវ ហើយត្រូវតែមិនយកចិត្តទុកដាក់។ អ្នកអាចអះអាងសញ្ញា in_valid នៅពេលណាដែលមានទិន្នន័យ។ ទោះជាយ៉ាងណាក៏ដោយ លិចចាប់បានតែទិន្នន័យពីប្រភព នៅពេលដែលស្នូល IP អះអាងនូវសញ្ញា in_ready ។
number_of_err ឬ	កំហុស	ទិន្នផល	បង្ហាញ​ចំនួន​កំហុស (តែ​អ្នក​ឌិកូដ​ប៉ុណ្ណោះ)។ មានសុពលភាពនៅពេលដែលស្នូល IP អះអាង eop_out ។
sop_in	សូប	បញ្ចូល	ការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន (កូដកូដ) សញ្ញា។
sop_out	សូប	ទិន្នផល	ការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន (កូដកូដ) សញ្ញា។ សញ្ញានេះបង្ហាញពីព្រំដែននៃពាក្យកូដនៅលើឡានក្រុង data_in[]។ នៅពេលដែលស្នូល IP ជំរុញសញ្ញានេះខ្ពស់ វាបង្ហាញថាការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មានមានវត្តមាននៅលើឡានក្រុង data_in[] ។ ស្នូល IP អះអាងសញ្ញានេះនៅលើការផ្ទេរដំបូងនៃរាល់ពាក្យកូដ។
sink_រួចរាល់	រួចរាល់	បញ្ចូល	ការផ្ទេរទិន្នន័យរួចរាល់ជាសញ្ញាដើម្បីបង្ហាញថាម៉ូឌុលខាងក្រោមគឺត្រៀមខ្លួនជាស្រេចក្នុងការទទួលយកទិន្នន័យ។ ប្រភពផ្តល់ទិន្នន័យថ្មី (ប្រសិនបើមាន) នៅពេលអ្នកអះអាងសញ្ញា sink_ready ហើយឈប់ផ្តល់ទិន្នន័យថ្មី នៅពេលអ្នកបដិសេធសញ្ញា sink_ready ។ ប្រសិនបើប្រភពមិនអាចផ្តល់ទិន្នន័យថ្មីបានទេ វាបដិសេធ valid_out សម្រាប់វដ្តនាឡិកាមួយ ឬច្រើនរហូតដល់វាត្រូវបានរៀបចំដើម្បីជំរុញសញ្ញាចំណុចប្រទាក់ទិន្នន័យត្រឹមត្រូវ។
valid_out	ត្រឹមត្រូវ។	ទិន្នផល	ទិន្នន័យមានសញ្ញាត្រឹមត្រូវ។ ស្នូល IP អះអាងនូវសញ្ញា valid_out ខ្ពស់ នៅពេលណាដែលលទ្ធផលត្រឹមត្រូវគឺនៅលើ data_out ; ស្នូល IP បង្ហាញសញ្ញានៅពេលមិនមានលទ្ធផលត្រឹមត្រូវនៅលើ data_out ។

សម្រាប់ស្នូល IP ដែលបង្កើតនៅក្នុង Qsys សញ្ញាទាំងអស់គឺស្ថិតនៅក្នុងចំណុចប្រទាក់ Avalon-ST ។ សម្រាប់​អ្នក​បំប្លែង​កូដ៖

• បញ្ចូល៖ នៅក្នុង [0 ទៅទទឹងទិន្នន័យនៃ data_in]
• លទ្ធផល៖ out[0 ដល់ data width of data_out]។

សម្រាប់អ្នកឌិកូដ៖

• បញ្ចូល៖ ក្នុង [0 ទៅទទឹងទិន្នន័យនៃ data_in]
• លទ្ធផល៖ ចេញ [0 ទៅទទឹងទិន្នន័យ+លេខ_កំហុស | data_out]

ចំណុចប្រទាក់ Avalon-ST នៅក្នុង DSP IP Cores

ចំណុចប្រទាក់ Avalon-ST កំណត់ពិធីការស្តង់ដារ បត់បែន និងម៉ូឌុលសម្រាប់ការផ្ទេរទិន្នន័យពីចំណុចប្រទាក់ប្រភពទៅចំណុចប្រទាក់លិច។
ចំណុចប្រទាក់បញ្ចូលគឺ Avalon-ST sink ហើយចំណុចប្រទាក់លទ្ធផលគឺជាប្រភព Avalon-ST ។ ចំណុចប្រទាក់ Avalon-ST គាំទ្រការផ្ទេរកញ្ចប់ព័ត៌មានជាមួយនឹងកញ្ចប់ព័ត៌មានដែលជ្រៀតជ្រែកឆ្លងកាត់បណ្តាញជាច្រើន។
សញ្ញាចំណុចប្រទាក់ Avalon-ST អាចពណ៌នាអំពីចំណុចប្រទាក់ស្ទ្រីមប្រពៃណីដែលគាំទ្រការស្ទ្រីមតែមួយនៃទិន្នន័យដោយគ្មានចំណេះដឹងអំពីឆានែលឬព្រំដែនកញ្ចប់ព័ត៌មាន។ ចំណុចប្រទាក់បែបនេះជាធម្មតាមានទិន្នន័យ រួចរាល់ និងសញ្ញាត្រឹមត្រូវ។ ចំណុចប្រទាក់ Avalon-ST ក៏អាចគាំទ្រពិធីការស្មុគ្រស្មាញបន្ថែមទៀតសម្រាប់ការផ្ទេរកញ្ចប់ព័ត៌មាន និងការផ្ទេរកញ្ចប់ព័ត៌មានជាមួយកញ្ចប់ព័ត៌មានដែលជ្រៀតជ្រែកឆ្លងកាត់បណ្តាញជាច្រើន។ ចំណុចប្រទាក់ Avalon-ST ធ្វើសមកាលកម្មនៅក្នុងការរចនាពហុឆានែល ដែលអនុញ្ញាតឱ្យអ្នកសម្រេចបាននូវការអនុវត្តច្រើនដងប្រកបដោយប្រសិទ្ធភាព ដោយមិនចាំបាច់អនុវត្តតក្កវិជ្ជាគ្រប់គ្រងស្មុគស្មាញ។
ចំណុចប្រទាក់ Avalon-ST គាំទ្រ backpressure ដែលជាយន្តការគ្រប់គ្រងលំហូរដែលលិចអាចផ្តល់សញ្ញាទៅប្រភពដើម្បីបញ្ឈប់ការបញ្ជូនទិន្នន័យ។ លិចជាធម្មតាប្រើ backpressure ដើម្បីបញ្ឈប់លំហូរទិន្នន័យនៅពេលដែល FIFO buffers របស់វាពេញ ឬនៅពេលដែលវាមានការកកស្ទះនៅលើទិន្នផលរបស់វា។
ព័ត៌មានពាក់ព័ន្ធ
ភាពជាក់លាក់នៃចំណុចប្រទាក់ Avalon

ប្រវត្តិនៃការកែប្រែឯកសារ

ប្រវត្តិកែប្រែមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ BCH IP Core ។

កាលបរិច្ឆេទ	កំណែ	ការផ្លាស់ប្តូរ
2017.11.06	17.1	• បានបន្ថែមការគាំទ្រសម្រាប់ឧបករណ៍ Intel Cyclone 10 • កែឈ្មោះសញ្ញានៅក្នុងការពិពណ៌នាអំពីកម្មវិធីបំប្លែង និងឌិកូដ។
2017.02.14	16.1	• លេខសម្គាល់ផលិតផល និងលេខសម្គាល់អ្នកលក់ត្រូវបានដកចេញ។ • កែ សមត្ថភាពកែកំហុស (t) តម្លៃអតិបរមាដល់ 127
2015.10.01	15.1	បានបន្ថែមលេខសម្គាល់ផលិតផល និងលេខកូដបញ្ជាទិញ។
2015.05.01	15.0	ការចេញផ្សាយដំបូង

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។

• ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានអះអាងថាជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ក. បណ្ណសារឯកសារស្នូល BCH IP

ប្រសិនបើតារាងមិនបានរាយបញ្ជីកំណែស្នូល IP ទេ ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP មុនត្រូវបានអនុវត្ត។

កំណែស្នូល IP	ការណែនាំអ្នកប្រើប្រាស់
16.1	មគ្គុទ្ទេសក៍អ្នកប្រើស្នូល BCH IP
15.1	មគ្គុទ្ទេសក៍អ្នកប្រើស្នូល BCH IP

ឯកសារ/ធនធាន

Intel BCH IP Core [pdf] ការណែនាំអ្នកប្រើប្រាស់ BCH IP Core, BCH IP, ស្នូល

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់