د انټل BCH IP کور

د BCH IP کور په اړه

اړوند معلومات

• د BCH IP اصلي سند آرشیف په 24 پاڼه کې
  • د BCH IP کور پخوانیو نسخو لپاره د کاروونکو لارښودونو لیست چمتو کوي.
• د Intel FPGA IP کور پیژندنه
  • د ټولو Intel FPGA IP کورونو په اړه عمومي معلومات وړاندې کوي، پشمول د پیرامیټریز کولو، تولید، لوړولو، او د IP کورونو سمبالول.
• د نسخې - خپلواک IP او Qsys سمولیشن سکریپټونو رامینځته کول
  • د سمولو سکریپټ جوړ کړئ چې د سافټویر یا IP نسخې اپ گریڈونو لپاره لاسي تازه معلوماتو ته اړتیا نلري.
• د پروژې مدیریت غوره کړنې
  • ستاسو د پروژې او IP د موثر مدیریت او پورټ وړتیا لپاره لارښوونې files.

 Intel® DSP IP اصلي ځانګړتیاوې

• Avalon® Streaming (Avalon-ST) انٹرفیسونه
• د Intel® FPGAs لپاره د DSP جوړونکی چمتو دی
• د IP کور تصدیق کولو لپاره ټیسټ بینچونه
• د Intel ملاتړ شوي VHDL او Verilog HDL سمیلیټرونو کې د کارولو لپاره د IP فعال سمولیشن ماډلونه

د BCH IP اصلي ځانګړتیاوې

• د غلطۍ موندلو او سمولو لپاره د لوړ فعالیت په بشپړ ډول د پیرامیټریز وړ کوډ کوډ یا کوډر:
• په هر کوډورډ کې د سمبولونو شمیر
• په هر کوډورډ کې د چک سمبولونو شمیر
• د موازي ان پټ بټونو شمیر

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. انټیل د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د انټیل معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي مګر پرته له خبرتیا پرته هر وخت په هر محصول او خدماتو کې د بدلون کولو حق خوندي کوي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.

• نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

د DSP IP کور وسیلې کورنۍ ملاتړ

انټیل د Intel FPGA IP کور لپاره د لاندې وسیلې ملاتړ کچې وړاندیز کوي:

• مخکینۍ مرسته -IP کور د دې وسیلې کورنۍ لپاره د سمولو او تالیف لپاره شتون لري. د FPGA پروګرامونه file (.pof) ملاتړ د Quartus Prime Pro Stratix 10 Edition Beta سافټویر لپاره شتون نلري او لکه څنګه چې د IP وخت بندول نشي تضمین کیدی. د وخت په ماډلونو کې د ځنډ لومړني انجینري اټکلونه شامل دي چې د ترتیب وروسته لومړني معلوماتو پراساس دي. د وخت ماډلونه د بدلون تابع دي ځکه چې د سیلیکون ازموینې د ریښتیني سیلیکون او د وخت ماډلونو ترمینځ اړیکه ښه کوي. تاسو کولی شئ دا IP کور د سیسټم جوړښت او د سرچینو کارولو مطالعاتو لپاره وکاروئ ، سمولیشن ، پینټ آوټ ، د سیسټم ځنډ ارزونه ، د لومړني وخت ارزونې (د پایپ لاین بودیجه کول) ، او د I/O لیږد ستراتیژي (د ډیټا لارې پلنوالی ، د ژور ژوروالی ، د I/O معیارونو تجارتونه ).
• لومړني ملاتړ -Intel د دې وسیلې کورنۍ لپاره د لومړني وخت ماډلونو سره IP کور تاییدوي. د IP کور ټولې فعالې اړتیاوې پوره کوي ، مګر ممکن لاهم د وسیلې کورنۍ لپاره د وخت تحلیل لاندې وي. تاسو کولی شئ دا په احتیاط سره د تولید ډیزاینونو کې وکاروئ.
• وروستی ملاتړ -انټیل د دې وسیلې کورنۍ لپاره د وروستي وخت ماډلونو سره د IP کور تاییدوي. د IP کور د وسیلې کورنۍ لپاره ټولې فعالې او د وخت اړتیاوې پوره کوي. تاسو کولی شئ دا د تولید ډیزاینونو کې وکاروئ.

جدول 1. د DSP IP کور آلې کورنۍ ملاتړ

د وسیلې کورنۍ	ملاتړ
Arria® II GX	وروستی
ارریا II GZ	وروستی
ارریا وی	وروستی
Intel Arria 10	وروستی
سایکلون® IV	وروستی
طوفان وی	وروستی
د انټل سایکلون 10	وروستی
Intel MAX® 10 FPGA	وروستی
Stratix® IV GT	وروستی
Stratix IV GX/E	وروستی
Stratix V	وروستی
Intel Stratix 10	پرمختگ
د نورو وسایلو کورنۍ	نه ملاتړ

 د BCH IP کور ریلیز معلومات

د خوشې کولو معلومات وکاروئ کله چې د IP کور جواز ورکوئ.

جدول 2. د معلوماتو خپرول

توکي	تفصیل
نسخه	17.1
د خپریدو نیټه	د ۲۰۱۷ کال نومبر
د امر کولو کوډ	IP-BCH (IPR-BCH)

Intel تاییدوي چې د Quartus Prime سافټویر اوسنی نسخه د هر IP کور پخوانی نسخه تالیف کوي. انټیل دا نه تاییدوي چې د کوارټس پریم سافټویر د IP اصلي نسخې د تیرې نسخې څخه زاړه تالیف کوي. د Intel FPGA IP ریلیز یادښتونه کوم استثناوې لیست کوي.
اړوند معلومات

• د Intel FPGA IP خوشې یادښتونه
• د پوهې په اساس کې د BCH IP کور لپاره خطا

د DSP IP اصلي تایید

• د IP کور نسخه خوشې کولو دمخه ، Intel د دې کیفیت او سموالي تصدیق کولو لپاره جامع ریګریشن ازموینې پرمخ وړي. انټیل د مختلف پیرامیټرو اختیارونو تمرین کولو لپاره د IP کور دودیز تغیرات رامینځته کوي او د ماسټر سمولیشن ماډلونو پروړاندې تایید شوي پایلو سره د نتیجې سمولیشن ماډلونه په بشپړ ډول تقلید کوي.

د BCH IP اصلي فعالیت او د سرچینو کارول

• د Arria V (5AGXFB3H4F35C5)، سایکلون V (5CGXFC7C7F23C8)، او Stratix V (5SGXEA7H3F35C3) وسیلو سره د Quartus Prime سافټویر په کارولو سره د BCH IP کور لپاره عموما متوقع فعالیت. چیرته چې m د هر سمبول د بټونو شمیر دی؛ n د کوډ کلمې اوږدوالی دی؛ d د موازي معلوماتو داخلولو عرض دی؛ t د تېروتنې د سمولو وړتیا ده.

جدول 3. د ډیکوډر فعالیت او د سرچینو کارول

وسیله	پیرامیټونه				حافظه		د ولږې	ثبتونه		اعظمي (MHz)
	m	n	d	t	M10K	M20K		لومړني	ثانوي y
ارریا وی	8	255	10	42	7	—	18,376	40,557	3,441	196
طوفان وی	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
ارریا وی	8	255	12	42	9	—	22,293	49,602	4,053	186
طوفان وی	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
ارریا وی	8	255	2	42	4	—	5,539	13,238	788	207
طوفان وی	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
ارریا وی	8	255	5	42	5	—	10,231	23,321	1,554	206
طوفان وی	8	255	5	42	5	—	10,234	23,391	1,551	164
ادامه…

وسیله	پیرامیټونه				حافظه		د ولږې	ثبتونه		اعظمي (MHz)
	m	n	d	t	M10K	M20K		لومړني	ثانوي y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

جدول 4. د کوډر فعالیت او د سرچینو کارول

وسیله	پیرامیټونه				حافظه		د ولږې	ثبتونه		اعظمي (MHz)
	m	n	d	t	M10K	M20K		لومړني	ثانوي y
ارریا وی	8	255	10	42	2	—	337	592	0	243
طوفان وی	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
ارریا وی	8	255	12	42	2	—	386	602	0	257
طوفان وی	8	255	12	42	2	—	395	602	0	174
ادامه…

وسیله	پیرامیټونه				حافظه		د ولږې	ثبتونه		اعظمي (MHz)
	m	n	d	t	M10K	M20K		لومړني	ثانوي y
Stratix V	8	255	12	42	—	1	391	614	0	400
ارریا وی	8	255	2	42	2	—	219	547	12	275
طوفان وی	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
ارریا وی	8	255	5	42	2	—	237	563	3	276
طوفان وی	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

د BCH IP کور پیل کول

د Intel FPGA IP کور نصب او جواز ورکول

د Intel Quartus® Prime سافټویر نصب کې د Intel FPGA IP کتابتون شامل دی. دا کتابتون د اضافي جواز اړتیا پرته ستاسو د تولید کارولو لپاره ډیری ګټور IP کورونه چمتو کوي. ځینې ​​Intel FPGA IP کورونه د تولید کارولو لپاره د جلا جواز پیرود ته اړتیا لري. د Intel FPGA IP ارزونې حالت تاسو ته اجازه درکوي د دې جواز لرونکي Intel FPGA IP کورونه په سمولیشن او هارډویر کې ارزونه وکړئ ، مخکې لدې چې د بشپړ تولید IP کور جواز اخیستو پریکړه وکړئ. تاسو یوازې اړتیا لرئ د جواز لرونکي Intel IP کور لپاره د بشپړ تولید جواز واخلئ وروسته له دې چې تاسو د هارډویر ازموینې بشپړې کړئ او په تولید کې د IP کارولو ته چمتو یاست. د Intel Quartus Prime سافټویر د ډیفالټ په واسطه په لاندې ځایونو کې IP کورونه نصبوي:
شکل 1. د IP کور نصبولو لاره

جدول 5. د IP اصلي نصبولو ځایونه

ځای	سافټویر	پلیټ فارم
:\intelFPGA_pro\quartus\ip\altera	د Intel Quartus Prime Pro Edition	وینډوز *
:\intelFPGA\quartus\ip\altera	د Intel Quartus Prime Standard Edition	وینډوز
:/intelFPGA_pro/Quartus/IP/Altera	د Intel Quartus Prime Pro Edition	لینکس *
:/انټر FPGA/Quartus/IP/Altera	د Intel Quartus Prime Standard Edition	لینکس

د Intel FPGA IP ارزونې حالت

د وړیا Intel FPGA IP ارزونې حالت تاسو ته اجازه درکوي د پیرود دمخه سمولیشن او هارډویر کې جواز لرونکي Intel FPGA IP کورونه ارزونه وکړئ. د Intel FPGA IP ارزونې حالت د اضافي جواز پرته د لاندې ارزونو ملاتړ کوي:

• ستاسو په سیسټم کې د جواز لرونکي Intel FPGA IP کور چلند سمول کړئ.
• د IP کور فعالیت ، اندازه او سرعت په ګړندي او اسانۍ سره تایید کړئ.
• د وخت محدود وسیله پروګرام جوړول fileد ډیزاینونو لپاره چې د IP کورونه پکې شامل دي.
• یو وسیله د خپل IP کور سره برنامه کړئ او خپل ډیزاین په هارډویر کې تایید کړئ.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.

• نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

د Intel FPGA IP ارزونې حالت د لاندې عملیاتو حالتونو ملاتړ کوي:

• تړل شوی-د ډیزاین چلولو ته اجازه ورکوي چې جواز لرونکي Intel FPGA IP لري په غیر مستقیم ډول ستاسو د بورډ او کوربه کمپیوټر ترمینځ اړیکې سره. ټیتر شوی حالت د سریال ګډ ازموینې عمل ګروپ ته اړتیا لري (JTAG) کیبل د J تر مینځ وصل شویTAG ستاسو په بورډ او کوربه کمپیوټر کې بندر، کوم چې د هارډویر ارزونې دورې لپاره د Intel Quartus Prime Programmer پرمخ وړي. پروګرامر یوازې د Intel Quartus Prime سافټویر لږترلږه نصب ته اړتیا لري، او د Intel Quartus Prime جواز ته اړتیا نلري. کوربه کمپیوټر د J له لارې وسیله ته د دوراني سیګنال لیږلو سره د ارزونې وخت کنټرولويTAG بندر که چیرې په ډیزاین کې ټول جواز لرونکي IP کورونه د ټیتر شوي حالت ملاتړ وکړي، د ارزونې وخت تر هغه وخته پورې دوام کوي چې د IP اصلي ارزونې پای ته ورسیږي. که ټول IP کورونه د لامحدود ارزونې وخت ملاتړ وکړي، وسیله وخت نه ختمیږي.
• بې بنسټه -د محدود وخت لپاره د جواز لرونکي IP لرونکي ډیزاین چلولو ته اجازه ورکوي. که چیرې وسیله د کوربه کمپیوټر څخه د Intel Quartus Prime سافټویر چلولو څخه منحل شي نو د IP کور بیرته نه جوړ شوي حالت ته راستون کیږي. د آی پي کور هم بیرته راستانه شوي حالت ته راستون کیږي که چیرې په ډیزاین کې کوم بل جواز لرونکي IP کور د ټیتر شوي حالت ملاتړ ونه کړي.

کله چې په ډیزاین کې د هر جواز لرونکي Intel FPGA IP لپاره د ارزونې وخت پای ته ورسیږي، ډیزاین فعالیت ودروي. ټول IP کورونه چې د Intel FPGA IP ارزونې حالت کاروي په ورته وخت کې کله چې په ډیزاین کې کوم IP کور وخت پای ته ورسیږي. کله چې د ارزونې وخت پای ته ورسیږي، تاسو باید د هارډویر تایید ته دوام ورکولو دمخه د FPGA وسیله بیا پروګرام کړئ. د تولید لپاره د IP کور کارولو پراخولو لپاره، د IP کور لپاره د بشپړ تولید جواز واخلئ.
تاسو باید لایسنس واخلئ او د بشپړ تولید جواز کیلي تولید کړئ مخکې لدې چې تاسو د غیر محدود وسیلې برنامه رامینځته کړئ file. د Intel FPGA IP ارزونې حالت په جریان کې، کمپیلر یوازې د وخت محدود وسیله برنامه رامینځته کوي file (( _time_limited.sof) چې د وخت په حد کې پای ته رسیږي.

شکل 2. د Intel FPGA IP ارزونې حالت جریان

یادونه:

د پیرامیټریشن مرحلو او پلي کولو توضیحاتو لپاره د هر IP کور کارونکي لارښود ته مراجعه وکړئ.
Intel د IP کورونه په یوه څوکۍ کې جواز ورکوي، دایمي اساس. د جواز په فیس کې د لومړي کال ساتنه او ملاتړ شامل دي. تاسو باید د ساتنې قرارداد نوي کړئ ترڅو تازه معلومات ترلاسه کړئ، بګ فکسونه، او تخنیکي ملاتړ د لومړي کال څخه هاخوا. تاسو باید د Intel FPGA IP cores لپاره د بشپړ تولید جواز واخلئ کوم چې د تولید جواز ته اړتیا لري، مخکې له دې چې پروګرام جوړ کړي fileدا چې تاسو کولی شئ د نامحدود وخت لپاره وکاروئ. د Intel FPGA IP ارزونې حالت په جریان کې، کمپیلر یوازې د وخت محدود وسیله برنامه رامینځته کوي file (( _time_limited.sof) چې د وخت په حد کې پای ته رسیږي. د خپل تولید جواز کیلي ترلاسه کولو لپاره ، د ځان خدمت جواز ورکولو مرکز ته لاړشئ یا خپل سیمه ایز Intel FPGA استازي سره اړیکه ونیسئ.
د Intel FPGA سافټویر لایسنس تړونونه د جواز لرونکي IP کورونو نصب او کارول اداره کوي، د Intel Quartus Prime ډیزاین سافټویر، او ټول غیر جواز لرونکي IP کورونه.

اړوند معلومات

• د Intel Quartus Prime جواز ورکولو سایټ
• د Intel FPGA سافټویر نصب او جواز ورکول

د BCH IP کور Intel FPGA IP ارزونې حالت د وخت پای چلند

په وسیله کې ټول IP کورونه په ورته وخت کې پای ته رسیږي کله چې د ارزونې خورا محدود وخت ته ورسیږي. که چیرې ډیزاین له یو څخه ډیر IP کور ولري، د نورو IP کورونو د وخت تیریدو چلند ممکن د ځانګړي IP کور د وخت پای چلند ماسک کړي. د IP کورونو لپاره، د غیر منظم وخت پای 1 ساعت دی؛ د ټیتر شوي وخت پای ارزښت ناڅرګند دی. ستاسو ډیزاین د هارډویر ارزونې وخت پای ته رسیدو وروسته کار کوي. د Quartus Prime سافټویر د Intel FPGA IP ارزونې حالت کاروي Files (.ocp) ستاسو د پروژې لارښود کې د Intel FPGA IP ارزونې حالت ارزونې برنامې کارولو پیژندلو لپاره. وروسته له دې چې تاسو دا فیچر فعال کړئ، دا حذف مه کوئ files. کله چې د ارزونې وخت پای ته ورسیږي، د ډیټا محصول پورټ ډیټا_آوټ ټیټ کیږي
اړوند معلومات
AN 320: د میګا فنکشنونو OpenCore Plus ارزونه

د کتلاګ او پیرامیټر مدیر

د IP کتلاګ ستاسو د پروژې لپاره موجود IP کورونه ښیې. د IP کور موندلو او تنظیم کولو لپاره د IP کتلاګ لاندې ځانګړتیاوې وکاروئ:

• د فعال وسیلې کورنۍ لپاره IP ښودلو یا د ټولو وسیلو کورنیو لپاره IP ښودلو لپاره د IP کتلاګ فلټر کړئ. که تاسو کومه پروژه پرانیستې نه یاست، د IP کتلاګ کې د وسیلې کورنۍ غوره کړئ.
• په IP کتلاګ کې د کوم بشپړ یا جزوي IP اصلي نوم موندلو لپاره د لټون ساحه کې ټایپ کړئ.
• د ملاتړ شوي وسیلو په اړه توضیحاتو ښودلو لپاره ، د IP کور نصبولو فولډر خلاصولو لپاره ، او د IP اسنادو لینکونو لپاره په IP کتلاګ کې د IP اصلي نوم ښیې کلیک وکړئ.
• کلیک وکړئ لټون Partner IP to access partner IP information on the web.
• د پیرامیټر مدیر تاسو ته د IP تغیر نوم ، اختیاري بندرونه ، او محصول مشخص کولو ته هڅوي file د نسل اختیارونه. د پیرامیټر مدیر د لوړې کچې Intel Quartus Prime IP تولیدوي file (.ip) د Intel Quartus Prime Pro Edition پروژو کې د IP بدلون لپاره.
• د پیرامیټر مدیر د لوړې کچې Quartus IP تولیدوي file (.qip) د Intel Quartus Prime Standard Edition پروژو کې د IP بدلون لپاره. دا files په پروژه کې د IP تغیر استازیتوب کوي او د پیرامیټریشن معلوماتو ذخیره کوي.

شکل 3. د IP پیرامیټر ایډیټر (Intel Quartus Prime Pro Edition)

شکل 4. د IP پیرامیټر ایډیټر (Intel Quartus Prime Standard Edition)

د IP کور تولید کول (د انټیل کوارټس پریم پرو نسخه)

د Intel Quartus Prime پیرامیټر ایډیټر کې د Intel FPGA IP کور په چټکۍ سره تنظیم کړئ. د پیرامیټ ایډیټر پیل کولو لپاره د IP کتلاګ کې هرې برخې دوه ځله کلیک وکړئ. د پیرامیټر مدیر تاسو ته اجازه درکوي د IP کور دودیز توپیر تعریف کړئ. د پیرامیټر مدیر د IP تغیر ترکیب او اختیاري سمول تولیدوي files او

زیاتوي
د .ip file په اتوماتيک ډول ستاسو د پروژې د بدلون استازیتوب کوي.
شکل 5. د IP پیرامیټر ایډیټر (Intel Quartus Prime Pro Edition)

د پیرامیټ ایډیټر کې د IP کور موندلو، انسټاګرام، او دودیز کولو لپاره دا ګامونه تعقیب کړئ:

1. د Intel Quartus Prime پروژه (.qpf) رامینځته کړئ یا خلاص کړئ ترڅو د فوري IP تغیرات ولري.
2. د IP کتلاګ (وسیلې ➤ IP کتلاګ) کې ، د دودیز کولو لپاره د IP کور نوم ومومئ او دوه ځله کلیک وکړئ. د یوې ځانګړې برخې موندلو لپاره، د IP کتلاګ لټون بکس کې د برخې ځینې یا ټول نوم ولیکئ. د نوي IP تغیر کړکۍ څرګندیږي.
3. د خپل دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د IP تغیراتو نومونو یا لارو کې ځایونه مه شاملوئ. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip. په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
4. د پیرامیټر ایډیټر کې د پیرامیټر ارزښتونه تنظیم کړئ او view د برخې لپاره د بلاک ډیاګرام. په لاندینۍ برخه کې د پیرامیټریزیشن پیغامونو ټب د IP پیرامیټونو کې کومې تېروتنې ښیې:

• په اختیاري توګه، د پری سیٹ پیرامیټر ارزښتونه غوره کړئ که ستاسو د IP کور لپاره چمتو شوي وي. Presets د ځانګړو غوښتنلیکونو لپاره لومړني پیرامیټر ارزښتونه مشخص کوي.
• پارامترونه مشخص کړئ چې د IP اصلي فعالیت تعریفوي، د پورټ تشکیلات، او د وسیلې ځانګړي ځانګړتیاوې.
• د IP کور پروسس کولو لپاره اختیارونه مشخص کړئ files په نورو EDA وسیلو کې.
• یادونه: د ځانګړي IP اصلي پیرامیټونو په اړه معلوماتو لپاره خپل د IP اصلي کارونکي لارښود ته مراجعه وکړئ.

1. کلیک وکړئ HDL پیدا کړئ. د نسل ډیالوګ بکس څرګندیږي.
2. محصول مشخص کړئ file د نسل اختیارونه، او بیا تولید کلیک وکړئ. ترکیب او سمول fileستاسو د ځانګړتیاوو سره سم تولید کړئ.
3. د سمولیشن ټیسټ بینچ رامینځته کولو لپاره ، کلیک وکړئ Generate ➤ Generate Testbench System. د ټیسټ بینچ نسل اختیارونه مشخص کړئ، او بیا تولید کلیک وکړئ.
4. د HDL انسټیټیوټ ټیمپلیټ رامینځته کولو لپاره چې تاسو کولی شئ په خپل متن ایډیټر کې کاپي او پیسټ کړئ ، کلیک وکړئ پیدا کړئ ➤ د انسټیټیشن ټیمپلیټ وښایاست.
5. په پای کې کلیک وکړئ. هو کلیک وکړئ که چیرې د اضافه کولو غوښتنه وشي fileستاسو د پروژې لپاره د IP توپیر استازیتوب کوي.
6. ستاسو د IP تغیراتو رامینځته کولو او ګړندي کولو وروسته ، د بندرونو سره وصل کولو لپاره مناسب پن دندې ترسره کړئ.

یادونه: ځینې ​​​​IP کورونه د IP اصلي پیرامیټونو سره سم مختلف HDL پلي کول رامینځته کوي. د دې IP کور لاندې RTL یو ځانګړی هش کوډ لري چې د IP کور مختلف توپیرونو ترمینځ د ماډل نوم ټکر مخه نیسي. دا ځانګړی کوډ ثابت پاتې دی، د IP تولید په جریان کې ورته IP ترتیبات او سافټویر نسخه ورکړل شوې. دا ځانګړی کوډ کولی شي بدلون ومومي که تاسو د IP کور پیرامیټونه ترمیم کړئ یا د IP کور نسخه لوړ کړئ. ستاسو د سمولیشن چاپیریال کې د دې ځانګړي کوډونو انحصار څخه مخنیوي لپاره ، د ګډ سمیلیټر سیټ اپ سکریپټ رامینځته کولو ته مراجعه وکړئ.

د IP کور تولید محصول (د انټیل کوارټس پریم پرو نسخه)

د Intel Quartus Prime سافټویر لاندې محصول تولیدوي file د انفرادي IP کور لپاره جوړښت چې د پلیټ فارم ډیزاینر سیسټم برخه نه وي.

شکل 6. د انفرادي IP اصلي تولید تولید (Intel Quartus Prime Pro Edition)

• که ستاسو د IP اصلي توپیر لپاره ملاتړ او فعال شوی وي.

جدول 6. محصول Fileد Intel FPGA IP نسل

File نوم	تفصیل
<ستاسو_ip>.ip	د لوړې کچې IP توپیر file چې ستاسو په پروژه کې د IP کور پیرامیټریزیشن لري. که چیرې د IP توپیر د پلیټ فارم ډیزاینر سیسټم برخه وي، د پیرامیټر مدیر هم یو .qsys تولیدوي file.
<ستاسو_ip>.cmp	د VHDL جز اعالمیه (.cmp) file یو متن دی file چې محلي عمومي او پورټ تعریفونه لري چې تاسو یې د VHDL ډیزاین کې کاروئ files.
<ستاسو_ip>_generation.rpt	IP یا د پلیټ فارم ډیزاینر نسل لاګ file. د IP تولید په جریان کې د پیغامونو لنډیز ښیې.
ادامه…

File نوم	تفصیل
<ستاسو_ip>.qgsimc (یوازې د پلیټ فارم ډیزاینر سیسټمونه)	سمولیشن کیشینګ file چې د .qsys او .ip سره پرتله کوي fileد پلیټ فارم ډیزاینر سیسټم او IP کور اوسني پیرامیټریزیشن سره. دا پرتله کول ټاکي چې ایا د پلیټ فارم ډیزاینر کولی شي د HDL بیا رغونه پریږدي.
<ستاسو_ip>.qgsynth (یوازې د پلیټ فارم ډیزاینر سیسټمونه)	ترکیب کیشینګ file چې د .qsys او .ip سره پرتله کوي fileد پلیټ فارم ډیزاینر سیسټم او IP کور اوسني پیرامیټریزیشن سره. دا پرتله کول ټاکي چې ایا د پلیټ فارم ډیزاینر کولی شي د HDL بیا رغونه پریږدي.
<ستاسو_ipqip	د IP برخې یوځای کولو او تالیف کولو لپاره ټول معلومات لري.
<ستاسو_ip>.csv	د IP برخې د اپ گریڈ حالت په اړه معلومات لري.
.bsf	په بلاک ډیاګرام کې د کارولو لپاره د IP تغیر سمبولیک نمایش Files (.bdf).
<ستاسو_ip>.spd	داخلول file چې ip-make-simscript د سمولیشن سکریپټ تولید ته اړتیا لري. د .spd file یو لیست لري fileتاسو د سمولو لپاره تولید کوئ، د یادونو په اړه د معلوماتو سره چې تاسو یې پیل کوئ.
<ستاسو_ip>.ppf	د پن پلانر File (.ppf) د IP اجزاو لپاره پورټ او نوډ دندې ذخیره کوي چې تاسو یې د پن پلانر سره کارولو لپاره رامینځته کوئ.
<ستاسو_ip>_bb.v	د ویریلوګ بلیک بکس وکاروئ (_bb. v) file د تور بکس په توګه د کارولو لپاره د خالي ماډل اعالمیې په توګه.
<ستاسو_ip> _inst.v یا _inst.vhd	HDL example instantiation template. د دې منځپانګې کاپي او پیسټ کړئ file ستاسو په HDL کې file د IP تغیرات پیلولو لپاره.
<ستاسو_ip> regmap	که چیرې IP د راجستر معلومات ولري، د Intel Quartus Prime سافټویر .regmap تولیدوي file. د .regmap file د ماسټر او غلام انٹرفیس د راجستر نقشه معلومات بیانوي. دا file بشپړوي د .sopcinfo file د سیسټم په اړه نور تفصيلي راجستر معلومات چمتو کولو سره. دا file د راجستر ښودنه فعالوي views او د سیسټم کنسول کې د کارونکي لخوا دودیز احصایې.
<ستاسو_ip>.svd	د HPS سیسټم ډیبګ وسیلو ته اجازه ورکوي view د پردیو راجستر نقشه چې د پلیټ فارم ډیزاینر سیسټم کې د HPS سره وصل کیږي. د ترکیب په جریان کې، د Intel Quartus Prime سافټویر .svd ذخیره کوي files د غلام انٹرفیس لپاره چې په .sof کې د سیسټم کنسول ماسټرانو ته لیدل کیږي file په ډیبګ غونډه کې. د سیسټم کنسول دا برخه لوستل کیږي، کوم چې د پلیټ فارم ډیزاینر د راجستر نقشې معلوماتو لپاره پوښتنې کوي. د سیسټم غلامانو لپاره، د پلیټ فارم ډیزاینر د نوم په واسطه راجسترونو ته لاسرسی لري.
<ستاسو_ip>vستاسو_ip>.vhd	HDL files چې د ترکیب یا سمولیشن لپاره هر فرعي ماډل یا د ماشوم IP کور انسټیټیوټ کوي.
لارښود/	د ماډل سیم سمولیشن تنظیم او چلولو لپاره msim_setup.TCL سکریپټ لري.
aldec/	د رویرا * -PRO سکریپټ rivierapro_setup لري. TCL د سمولیشن تنظیم او چلولو لپاره.
/synopsys/vcs /synopsys/vcsmx	یو شیل سکریپټ لري vcs_setup.sh د VCS * سمولیشن تنظیم او چلولو لپاره. د شیل سکریپټ vcsmx_setup.sh او synopsys_sim.setup لري file د VCS MX * سمولیشن تنظیم او چلولو لپاره.
/کاډنس	د شیل سکریپټ ncsim_setup.sh او نور ترتیب لري fileد NCSIM سمولیشن تنظیم او چلول.
/ فرعي ماډلونه	HDL لري fileد IP کور فرعي ماډل لپاره.
<د IP فرعي ماډل>/	د پلیټ فارم ډیزاینر د هر IP فرعي ماډل لارښود لپاره /synth او /sim فرعي لارښودونه رامینځته کوي چې د پلیټ فارم ډیزاینر رامینځته کوي.

د Intel FPGA IP کورونو سمول

د Intel Quartus Prime سافټویر په ځانګړي EDA سمیلیټرونو کې د IP کور RTL سمولیشن ملاتړ کوي. د IP تولید سمولیشن رامینځته کوي files، د فعال سمولیشن ماډل په شمول، کوم ټیسټ بینچ (یا پخوانیample ډیزاین)، او د هر IP کور لپاره د پلورونکي ځانګړي سمیلیټر ترتیب سکریپټونه. د فعال سمولیشن ماډل او هر ټیسټ بینچ یا پخوانی وکاروئampد سمولو لپاره ډیزاین. د IP تولید تولید کې ممکن د هر ټیسټ بینچ تالیف او چلولو لپاره سکریپټونه هم شامل وي. سکریپټونه ټول ماډلونه یا کتابتونونه لیست کوي چې تاسو ورته اړتیا لرئ د خپل IP کور سمولو لپاره.
د Intel Quartus Prime سافټویر د ډیری سمیلیټرونو سره ادغام چمتو کوي او د ډیری سمولیشن جریانونو ملاتړ کوي ، پشمول ستاسو خپل سکریپټ شوي او دودیز سمولیشن جریانونه. هر هغه جریان چې تاسو یې غوره کوئ، د IP اصلي سمول لاندې مرحلې شاملې دي:

1. د سمولیشن ماډل تولید کړئ، ټیسټ بینچ (یا پخوانیample ډیزاین)، او سمیلیټر ترتیب سکریپټ files.
2. خپل سمیلیټر چاپیریال او هر ډول سمولو سکریپټونه تنظیم کړئ.
3. د سمولیشن ماډل کتابتونونه تالیف کړئ.
4. خپل سمیلیټر چل کړئ.

د Intel FPGAs ډیزاین جریان لپاره د DSP جوړونکی

د Intel FPGAs لپاره DSP جوړونکی د ډیجیټل سیګنال پروسس کولو (DSP) ډیزاین دورې لنډوي تاسو سره د الګوریتم دوستانه پرمختیا چاپیریال کې د DSP ډیزاین هارډویر نمایش رامینځته کولو کې مرسته کوي.
دا IP کور د Intel FPGAs لپاره د DSP جوړونکي ملاتړ کوي. د Intel FPGAs جریان لپاره د DSP بلډر وکاروئ که تاسو غواړئ د Intel FPGAs ماډل لپاره DSP جوړونکی رامینځته کړئ چې پکې د IP اصلي تغیر شامل وي؛ د IP کتلاګ وکاروئ که تاسو غواړئ د IP اصلي توپیر رامینځته کړئ چې تاسو کولی شئ په خپل ډیزاین کې په لاسي ډول انسټاګرام کړئ.
اړوند معلومات
د Intel FPGAs لاسي کتاب لپاره د DSP جوړونکي کې د میګا کور افعال څپرکی کارول.

د BCH IP کور فعالیت توضیحات

دا موضوع د IP کور جوړښت، انٹرفیس، او سیګنالونه بیانوي.
تاسو کولی شئ د BCH IP کور د کوډر یا کوډ کونکي په توګه پیرامیټریز کړئ. کوډ کونکی د معلوماتو کڅوړې ترلاسه کوي او د چک سمبولونه رامینځته کوي؛ کوډ کونکی غلطۍ کشف او سموي.

د BCH IP کور انکوډر

د BCH انکوډر د ډی ډیټا بټونو داخل او محصول سره موازي جوړښت لري. کله چې کوډ کوونکی د ډیټا سمبولونه ترلاسه کوي، دا د ورکړل شوي کوډورډ لپاره د چک سمبولونه رامینځته کوي او د ان پټ کوډورډ د چک سمبولونو سره د آوټ پټ انٹرفیس ته لیږي. کوډګر د اپ سټریم برخې کې بیک فشار کاروي کله چې دا د چیک سمبولونه رامینځته کوي.
شکل 7. د کوډونکي وخت

چمتو سیګنال په ګوته کوي چې کوډ کوونکی کولی شي راتلونکی جریان ومني. د clk په لوړیدو څنډه کې ، که د کوډ کونکي چمتو سیګنال لوړ وي ، د ډیټا_in پورټ له لارې د ان پټ ډیټا جریان واستوئ او د اعتبار وړ ان پټ ډیټا په ګوته کولو لپاره لوړ بار ټینګار وکړئ. فرض کړئ د بشپړ پیغام کلمه د X ساعت سیګنالونو ته اړتیا لري. کله چې دا د ننوتلو پروسه د X-1 ساعت دورې ته ورسیږي، د کوډر چمتو سیګنال ټیټ کیږي. په راتلونکي کلک مخ پر ودې څنډه کې، کوډ کوونکی د data_in پورټ څخه ان پټ مني، او کوډ کوونکی د بشپړ پیغام کلمه ترلاسه کوي. مخکې لدې چې چمتو سیګنال بیرته لوړې ته راستون شي ، کوډ کونکی نوي ان پټ ډیټا نه مني. کله چې د valid_outt سیګنال په لوړه کچه تاکید شوی وي، د محصول کوډ شوی کوډورډ په ډیټا_out بندر کې اعتبار لري. په لومړي ساعت دوره کې چیرې چې د محصول ډاټا اعتبار لري، sop_out یوازې د یوې دورې لپاره لوړ ثابت شوی، د پیکټ پیل په ګوته کوي. د IP کور مخکی او شاته فشار لري، کوم چې تاسو کولی شئ د چمتو او سنک_ready سیګنال سره کنټرول کړئ. د ساعت په دوره کې د sop_in او eop_in سیګنالونه په سمه توګه تایید کړئ، د بیلګې په توګه د ان پټ کوډورډ لومړی او وروستی ساعت دوره.

لنډ شوي کوډورډونه
د BCH IP کور د لنډو کوډونو ملاتړ کوي. لنډ شوی کوډورډ د N د اعظمي ارزښت څخه لږ سمبولونه لري، کوم چې 2M –1 دی، چیرته چې N د هر کوډورډ د سمبولونو ټولیز شمیر دی او M د هر سمبول د بټونو شمیر دی. لنډ شوی کوډورډ د ریاضیاتو له پلوه د اعظمي اوږدوالي کوډ سره مساوي دی چې د کوډورډ په پیل کې د اضافي ډیټا سمبولونو سره 0 ته ټاکل شوی. د مثال لپارهample، (220,136) د (255,171) لنډ کوډ کلمه ده. دا دواړه کوډورډونه د چک سمبولونو ورته شمیر کاروي، 11. د ډیکوډر سره د لنډو کوډورډونو کارولو لپاره، د پیرامیټر مدیر څخه کار واخلئ ترڅو د کوډورډ اوږدوالی سم ارزښت ته وټاکئ.

د BCH IP کور ډیکوډر

کله چې کوډ کونکی کوډ شوی کوډ ورډ ترلاسه کړي، دا د چک سمبولونه کاروي ترڅو غلطی ومومي او سم کړي. ترلاسه شوي کوډ شوي کوډورډ ممکن په چینل کې د شور له امله له اصلي کوډورډ څخه توپیر ولري. ډیکوډر د غلطۍ موقعیت او د خطا ارزښت موندلو لپاره د څو پولینومیالونو په کارولو سره غلطۍ کشف کوي. کله چې کوډ کوونکی د خطا موقعیت او ارزښت ترلاسه کوي، کوډ کوونکی په کوډورډ کې غلطۍ سموي او کوډورډ محصول ته لیږي. که e<=t، د IP کور کولی شي تېروتنې سمې کړي؛ که e > t، تاسو غیر متوقع پایلې وګورئ.
شکل 8. د کوډونکي وخت

کوډورډ هغه وخت پیل کیږي کله چې تاسو د بار سیګنال او سوپ_ین سیګنال تایید کړئ. ډیکوډر په data_in کې ډاټا د باوري ډیټا په توګه مني. کوډ کلمه پای ته رسیږي کله چې تاسو د eop_in سیګنال ټینګار وکړئ. د 1-چینل کوډورډ لپاره، د یو ساعت دورې لپاره د sop_in او eop_in سیګنالونو ټینګار وکړئ. کله چې ډیکوډر چمتو سیګنال له مینځه وړي ، ډیکوډر نشي کولی نور معلومات پروسس کړي تر هغه چې دا چمتو سیګنال بیا تایید کړي. په محصول کې، عملیات یو شان دي. کله چې ډیکوډر د valid_out سیګنال او sop_out سیګنال تاکید کوي ، ډیکوډر په data_out کې معتبر معلومات چمتو کوي. ډیکوډر د کوډورډ پیل او پای په ګوته کولو لپاره د sop_out سیګنال او eop_out سیګنال ټینګار کوي. ډیکوډر په اوتومات ډول په کوډورډ کې غلطۍ کشف او سموي او د شمیر_of_errors سیګنال تاییدوي کله چې دا د نه سمولو وړ کوډورډ سره مخ کیږي. ډیکوډر د چک سمبولونو په شمول بشپړ کوډ کلمه تولیدوي، کوم چې تاسو باید لرې کړئ. چمتو سیګنال په ګوته کوي چې کوډ کونکی کولی شي راتلونکی جریان ومني. د clk په لوړیدو څنډه کې ، که د کوډ کونکي چمتو سیګنال لوړ وي ، د data_in له لارې د ان پټ ډیټا جریان واستوئ او د اعتبار وړ ان پټ ډیټا په ګوته کولو لپاره د بار لوړ ټینګار وکړئ. کله چې valid_out په لوړه کچه تاکید کیږي، د محصول ډیکوډ شوی کلمه د ډیټا_آوټ پورټ کې اعتبار لري. د غلطیو شمیره د هغه غلطیو شمیر ښیې چې د IP کور کشف کوي. په لومړي ساعت دوره کې چیرې چې د محصول ډاټا اعتبار لري، sop_out یوازې د یوې دورې لپاره لوړ ثابت شوی، چې د محصول کڅوړې پیل په ګوته کوي. د IP کور مخکی او شاته فشار لري، کوم چې تاسو د چمتو سیګنال او سنک_ready سیګنال سره کنټرول کوئ. د ساعت په دوره کې د sop_in او eop_in سیګنالونه په سمه توګه تایید کړئ، د بیلګې په توګه د ان پټ کوډورډ لومړی او وروستی ساعت دوره.

د CH IP کور پیرامیټونه

جدول 7. پیرامیټونه

پیرامیټر	قانوني ارزښتونه	ډیفالټ ارزښت	تفصیل
د BCH ماډل	کوډ کوونکی یا کوډ کوونکی	کوډ کوونکی	یو کوډر یا کوډ کوونکی مشخص کړئ.
په هر سمبول کې د بټونو شمیر (m)	له 3 څخه تر 14 پورې (انکوډر یا له 6 څخه تر 14 پورې (کوډر)	14	په هر سمبول کې د بټونو شمیر مشخص کړئ.
د کوډ کلمې اوږدوالی (n)	parity_bits+1 : 2m-1	8,784	د کوډ کلمې اوږدوالی مشخص کړئ. ډیکوډر د هر ساعت دوره کې یو نوی سمبول مني که 6.5R < N. که N>=6.5R +1، ډیکوډر دوامداره چلند ښیې.
د تېروتنې د سمون ظرفیت (t)	د سلسلې څخه اخیستل شوي m. د کوډ کوونکی لپاره، وزرډ د 8 او 127 ترمنځ رینج کیپ کوي.	40	د سمولو لپاره د بټونو شمیر مشخص کړئ.
د پارټي بیټونه	–	560	په کوډورډ کې د مساوي بټونو شمیر ښیې. وزرډ دا پیرامیټر له t څخه اخلي.
د پیغام اوږدوالی (k)	–	8,224	په کوډورډ کې د پیغام بټونو شمیر ښیې. وزرډ دا پیرامیټر له t او n څخه اخلي.
ابتدايي پولي نوميال	–	17,475	ابتدايي پولي نوم ښیي. د m انتخاب څخه اخیستل شوی.
موازي ان پټ ډیټا عرض	کوډ کوونکی: له 1 څخه تر دقیقې (parity_bits، k-1). کوډ کوونکی: • d < پوړ(n*3/14) • d < پوړ(n/ پوړ[2*log2(2*t)])	20	د هر ساعت دورې داخلولو لپاره د بټونو شمیر.

د BCH IP کور انٹرفیسونه او سیګنالونه

جدول 8. ساعت او سیګنالونه بیا تنظیم کړئ

نوم	Avalon-ST ډول	هدایت	تفصیل
CLK	CLK	داخلول	اصلي سیسټم ساعت. ټول IP کور د CLK په مخ پر ودې څنډه کې کار کوي.
بیا تنظیمول	reset_n	داخلول	یو فعال ټیټ سیګنال چې ټول سیسټم بیا تنظیموي کله چې ادعا کیږي. تاسو کولی شئ دا سیګنال په غیر متناسب ډول تاکید کړئ. په هرصورت، تاسو باید دا په همغږي توګه د clk_clk سیګنال ته واړوئ. کله چې د IP کور د بیا تنظیم کولو څخه بیرته راګرځي، ډاډ ترلاسه کړئ چې هغه معلومات چې ترلاسه کوي یو بشپړ پاکټ دی.

جدول 9. د Avalon-ST ان پټ او آوټ پټ انٹرفیس سیګنالونه

نوم	Avalon-ST ډول	هدایت	تفصیل
چمتو	چمتو	محصول	د ډیټا لیږد چمتو سیګنال دا په ګوته کوي چې سنک د معلوماتو منلو ته چمتو دی. د سنک انٹرفیس په انٹرفیس کې د ډیټا جریان کنټرول لپاره چمتو سیګنال چلوي. د سنک انٹرفیس د ډیټا انٹرفیس سیګنالونه د اوسني کلک راپورته کیدو څنډه کې نیسي.
ډاټا_ان[]	ډاټا	داخلول	د هر کوډورډ لپاره د معلوماتو داخلول، د سمبول په واسطه سمبول. یوازې هغه وخت اعتبار لري کله چې تاسو د in_valid سیګنال ادعا وکړئ.
ډاټا_اوټ	ډاټا	محصول	ډیکوډ شوی محصول لري کله چې د IP کور د out_valid سیګنال تاکید کوي. اصلاح شوي سمبولونه په ورته ترتیب کې دي چې داخل شوي دي.
eop_in	eop	داخلول	د پاکټ پای (کوډورډ) سیګنال.
eop_out	eop	محصول	د پاکټ پای (کوډورډ) سیګنال. دا سیګنال په data_in[] بس کې د پیکټ سرحدونه په ګوته کوي. کله چې د IP کور دا سیګنال لوړ چلوي، دا په ګوته کوي چې د کڅوړې پای په data_in[] بس کې شتون لري. د IP کور دا سیګنال د هر پاکټ وروستي لیږد باندې تاکید کوي.
in_error	تېروتنه	داخلول	د خطا سیګنال. مشخص کوي چې ایا د ان پټ ډیټا سمبول یوه تېروتنه ده او ایا ډیکوډر کولی شي دا د پاکولو په توګه وګڼي. یوازې د پاکولو ملاتړ کونکي کوډ کونکي.
بار	معتبر	داخلول	د ډیټا معتبر سیګنال د ډیټا سیګنالونو اعتبار څرګندولو لپاره. کله چې تاسو in_valid سیګنال تایید کړئ، د Avalon-ST ډیټا انٹرفیس سیګنالونه معتبر دي. کله چې تاسو in_valid سیګنال له مینځه ویسي، د Avalon-ST ډیټا انٹرفیس سیګنالونه ناسم دي او باید له پامه غورځول شي. تاسو کولی شئ د in_valid سیګنال ادعا وکړئ کله چې ډاټا شتون ولري. په هرصورت، سنک یوازې د سرچینې څخه ډاټا اخلي کله چې د IP کور د ان_ready سیګنال ټینګار کوي.
شمېر_of_err ors	تېروتنه	محصول	د غلطیو شمیر په ګوته کوي (یوازې ډیکوډر). د اعتبار وړ کله چې د IP کور د eop_out ادعا کوي.
sop_in	سوپ	داخلول	د پیکټ پیل (کوډورډ) سیګنال.
sop_out	سوپ	محصول	د پیکټ پیل (کوډورډ) سیګنال. دا سیګنال په data_in[] بس کې د کوډورډ حدود په ګوته کوي. کله چې د IP کور دا سیګنال لوړ چلوي، دا په ګوته کوي چې د کڅوړې پیل په data_in[] بس کې شتون لري. د IP کور دا سیګنال د هر کوډورډ په لومړي لیږد کې تاکید کوي.
ډوب_تیار	چمتو	داخلول	د ډیټا لیږد چمتو سیګنال دا په ګوته کوي چې د ښکته جریان ماډل ډیټا منلو ته چمتو دی. سرچینه نوي ډیټا چمتو کوي (که شتون ولري) کله چې تاسو د سنک_ریډي سیګنال ټینګار کوئ او د نوي ډیټا چمتو کول ودروي کله چې تاسو د سنک_ریډي سیګنال له مینځه وړئ. که چیرې سرچینه د نوي ډیټا چمتو کولو توان ونلري ، نو دا د یو یا ډیرو ساعتونو لپاره valid_out له مینځه وړي تر هغه چې دا د معتبر ډیټا انٹرفیس سیګنالونو چلولو لپاره چمتو نشي.
valid_out	معتبر	محصول	د معلوماتو اعتبار سیګنال. د IP کور د valid_out سیګنال لوړ ټینګار کوي، کله چې یو باوري محصول په data_out کې وي؛ د IP کور سیګنال بندوي کله چې په data_out کې د اعتبار وړ محصول شتون نلري.

د Qsys دننه رامینځته شوي IP کورونو لپاره ، ټول سیګنالونه په Avalon-ST انٹرفیس کې دي. د کوډ ورکوونکو لپاره:

• داخلول: in
• محصول: out[0 ته د data_out د ډیټا پراخوالی].

د کوډ کونکو لپاره:

• داخلول: in[0 ته د data_in د ډیټا پلنوالی]
• محصول: بهر [0 ته د ډیټا پلنوالی+ شمیر_غلط | ډاټا_اوټ]

د DSP IP کورونو کې د Avalon-ST انٹرفیسونه

د Avalon-ST انٹرفیسونه د سرچینې انٹرفیس څخه سنک انٹرفیس ته د ډیټا لیږد لپاره معیاري ، انعطاف وړ او ماډلر پروتوکول تعریفوي.
د ان پټ انٹرفیس د Avalon-ST سنک دی او د محصول انٹرفیس د Avalon-ST سرچینه ده. د Avalon-ST انٹرفیس په ډیری چینلونو کې مینځل شوي پاکټونو سره د پیکټ لیږد ملاتړ کوي.
د Avalon-ST انٹرفیس سیګنالونه کولی شي دودیز سټیمینګ انٹرفیسونه تشریح کړي چې د ډیټا یو واحد جریان ملاتړ کوي پرته له دې چې د چینلونو یا پیکټ حدودو پوهه شي. دا ډول انٹرفیسونه عموما ډاټا، چمتو، او باوري سیګنالونه لري. د Avalon-ST انٹرفیسونه کولی شي د ډیری چینلونو په اوږدو کې د مینځلو شوي پیکټو سره د برسټ او پیکټ لیږد لپاره خورا پیچلي پروتوکولونو ملاتړ وکړي. د Avalon-ST انٹرفیس په طبیعي ډول د ملټي چینل ډیزاینونه همغږي کوي ، کوم چې تاسو ته اجازه درکوي د پیچلي کنټرول منطق پلي کولو پرته مؤثره ، د وخت څو اړخیز تطبیق ترلاسه کړئ.
د Avalon-ST انٹرفیسونه د بیک فشار ملاتړ کوي، کوم چې د جریان کنټرول میکانیزم دی چیرې چې سنک کولی شي سرچینې ته سیګنال ورکړي ترڅو د معلوماتو لیږل بند کړي. سنک په عموم ډول د ډیټا جریان بندولو لپاره بیک فشار کاروي کله چې د دې FIFO بفرونه ډک وي یا کله چې دا په خپل محصول کې کنجنګ ولري.
اړوند معلومات
د Avalon انٹرفیس مشخصات

د اسنادو بیاکتنې تاریخ

د BCH IP اصلي کارونکي لارښود بیاکتنې تاریخ.

نیټه	نسخه	بدلونونه
2017.11.06	17.1	• د Intel Cyclone 10 وسیلو لپاره ملاتړ اضافه شوی • په انکوډر او کوډر توضیحاتو کې د سیګنالونو سم نومونه.
2017.02.14	16.1	• د محصول ID او د پلورونکي ID لرې کړل. • سم شوی د تېروتنې د سمولو وړتیا (t) اعظمي ارزښت 127 ته
2015.10.01	15.1	د محصول ID او امر کوډ اضافه شوی.
2015.05.01	15.0	ابتدايي خوشې کول

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.

• نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

A. د BCH IP اصلي سند آرشیف

که جدول د IP اصلي نسخه لیست نه کړي، د مخکینۍ IP اصلي نسخې لپاره د کارونکي لارښود پلي کیږي.

د IP اصلي نسخه	د کارن لارښود
16.1	د BCH IP اصلي کارونکي لارښود
15.1	د BCH IP اصلي کارونکي لارښود

اسناد / سرچینې

د انټل BCH IP کور [pdf] د کارونکي لارښود د BCH IP کور، BCH IP، کور

حوالې

• د کارن لارښود