Intel BCH IP Core

Dwar il-BCH IP Core

Informazzjoni Relatata

• BCH IP Core Document Archive f’paġna 24
  • Jipprovdi lista ta' gwidi għall-utent għal verżjonijiet preċedenti tal-BCH IP Core.
• Introduzzjoni għall-Intel FPGA IP Cores
  • Jipprovdi informazzjoni ġenerali dwar il-qlub Intel FPGA IP kollha, inklużi l-parametrizzar, il-ġenerazzjoni, l-aġġornament u s-simulazzjoni tal-qlub IP.
• Ħolqien ta' Skripts ta' Simulazzjoni ta' IP Indipendenti mill-Verżjoni u Qsys
  • Oħloq skripts ta' simulazzjoni li ma jeħtiġux aġġornamenti manwali għal aġġornamenti ta' softwer jew verżjoni IP.
• L-Aħjar Prattiki tal-Ġestjoni tal-Proġett
  • Linji gwida għall-ġestjoni effiċjenti u l-portabbiltà tal-proġett u l-IP tiegħek files.

 Karatteristiċi ewlenin tal-Intel® DSP IP

• Interfaces Avalon® Streaming (Avalon-ST).
• DSP Builder għal Intel® FPGAs lest
• Testbenches biex jivverifikaw il-qalba tal-IP
• Mudelli ta' simulazzjoni funzjonali IP għall-użu f'simulaturi VHDL u Verilog HDL appoġġjati minn Intel

Karatteristiċi ewlenin tal-BCH IP

• Encoder jew decoder ta' prestazzjoni għolja kompletament parametrizzabbli għal skoperta u korrezzjoni ta' żbalji:
• Numru ta' simboli għal kull kelma ta' kodiċi
• Numru ta' simboli ta' kontroll għal kull kelma ta' kodiċi
• Numru ta' bits ta' input paralleli

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha għall-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.

• Ismijiet u marki oħra jistgħu jiġu mitluba bħala l-proprjetà ta 'oħrajn.

Appoġġ għall-Familja tal-Apparat Core DSP IP

Intel toffri l-livelli ta' appoġġ tal-apparat li ġejjin għal cores Intel FPGA IP:

• Appoġġ bil-quddiem—il-qalba tal-IP hija disponibbli għal simulazzjoni u kumpilazzjoni għal din il-familja tal-apparat. Programmazzjoni FPGA file L-appoġġ (.pof) mhuwiex disponibbli għas-softwer Quartus Prime Pro Stratix 10 Edition Beta u għalhekk l-għeluq taż-żmien tal-IP ma jistax jiġi garantit. Mudelli ta' żmien jinkludu stimi inizjali ta' inġinerija ta' dewmien ibbażati fuq informazzjoni bikrija ta' wara t-tqassim. Il-mudelli tal-ħin huma suġġetti għal bidla peress li l-ittestjar tas-silikon itejjeb il-korrelazzjoni bejn is-silikon attwali u l-mudelli tal-ħin. Tista' tuża din il-qalba tal-IP għal studji dwar l-arkitettura tas-sistema u l-użu tar-riżorsi, simulazzjoni, pinout, valutazzjonijiet tal-latency tas-sistema, valutazzjonijiet bażiċi tal-ħin (pipeline budgeting), u strateġija ta' trasferiment I/O (wisa' tal-mogħdija tad-dejta, fond tal-fqigħ, kompromessi tal-istandards I/O ).
• Appoġġ preliminari—Intel jivverifika l-qalba tal-IP b'mudelli ta 'ħin preliminari għal din il-familja ta' apparat. Il-qalba tal-IP tissodisfa r-rekwiżiti funzjonali kollha, iżda xorta tista 'tkun għaddejja minn analiżi tal-ħin għall-familja tal-apparat. Tista 'tużah fid-disinji tal-produzzjoni b'kawtela.
• Appoġġ finali—Intel jivverifika l-qalba tal-IP b'mudelli ta 'ħin finali għal din il-familja ta' apparat. Il-qalba tal-IP tissodisfa r-rekwiżiti funzjonali u tal-ħin għall-familja tal-apparat. Tista 'tużah fid-disinji tal-produzzjoni.

Tabella 1. Appoġġ tal-Familja tal-Apparat Core DSP IP

Familja tal-Apparat	Appoġġ
Arria® II GX	Finali
Arria II GZ	Finali
Arria V	Finali
Intel Arria 10	Finali
Cyclone® IV	Finali
Iċ-ċiklun V	Finali
Intel Cyclone 10	Finali
Intel MAX® 10 FPGA	Finali
Stratix® IV GT	Finali
Stratix IV GX/E	Finali
Stratix V	Finali
Intel Stratix 10	Bil-quddiem
Familji ta' apparati oħra	Ebda appoġġ

 Informazzjoni dwar ir-Rilaxx tal-BCH IP Core

Uża l-informazzjoni tar-rilaxx meta tagħti liċenzja għall-qalba tal-IP.

Tabella 2. Informazzjoni dwar ir-Rilaxx

Oġġett	Deskrizzjoni
Verżjoni	17.1
Data ta' Rilaxx	Novembru 2017
Kodiċi tal-Ordni	IP-BCH (IPR-BCH)

Intel jivverifika li l-verżjoni attwali tas-software Quartus Prime tiġbor il-verżjoni preċedenti ta 'kull qalba IP. Intel ma jivverifikax li s-softwer Quartus Prime jikkompila verżjonijiet ewlenin tal-IP eqdem mill-verżjoni preċedenti. In-Noti tar-Rilaxx tal-IP Intel FPGA jelenkaw kwalunkwe eċċezzjoni.
Informazzjoni Relatata

• Noti tar-Rilaxx tal-IP Intel FPGA
• Errata għall-qalba tal-IP BCH fil-Knowledge Base

DSP IP Core Verifika

• Qabel ma toħroġ verżjoni ta 'qalba IP, Intel twettaq testijiet ta' rigressjoni komprensivi biex tivverifika l-kwalità u l-korrettezza tagħha. Intel tiġġenera varjazzjonijiet personalizzati tal-qalba tal-IP biex teżerċita l-għażliet varji tal-parametri u tissimula bir-reqqa l-mudelli ta 'simulazzjoni li jirriżultaw bir-riżultati vverifikati kontra mudelli ta' simulazzjoni prinċipali.

BCH IP Core Prestazzjoni u Utilizzazzjoni tar-Riżorsi

• Prestazzjoni tipikament mistennija għal BCH IP Core bl-użu tas-softwer Quartus Prime mal-apparat Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8), u Stratix V (5SGXEA7H3F35C3). Fejn m huwa n-numru ta' bits għal kull simbolu; n huwa t-tul tal-kodiċi; d hija l-wisa 'input tad-data parallela; t hija l-kapaċità ta 'korrezzjoni ta' żball.

Tabella 3. Prestazzjoni tad-Decoder u l-Użu tar-Riżorsi

Apparat	Parametri				Memorja		ALM	Reġistri		massimu (MHz)
	m	n	d	t	M10K	M20K		Primarja	Sekondarja y
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Iċ-ċiklun V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Iċ-ċiklun V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Iċ-ċiklun V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Iċ-ċiklun V	8	255	5	42	5	—	10,234	23,391	1,551	164
kompla...

Apparat	Parametri				Memorja		ALM	Reġistri		massimu (MHz)
	m	n	d	t	M10K	M20K		Primarja	Sekondarja y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tabella 4. Prestazzjoni tal-Encoder u Utilizzazzjoni tar-Riżorsi

Apparat	Parametri				Memorja		ALM	Reġistri		massimu (MHz)
	m	n	d	t	M10K	M20K		Primarja	Sekondarja y
Arria V	8	255	10	42	2	—	337	592	0	243
Iċ-ċiklun V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Iċ-ċiklun V	8	255	12	42	2	—	395	602	0	174
kompla...

Apparat	Parametri				Memorja		ALM	Reġistri		massimu (MHz)
	m	n	d	t	M10K	M20K		Primarja	Sekondarja y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Iċ-ċiklun V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Iċ-ċiklun V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Nibdew

Installazzjoni u Liċenzjar Intel FPGA IP Cores

L-installazzjoni tas-softwer Intel Quartus® Prime tinkludi l-librerija Intel FPGA IP. Din il-librerija tipprovdi ħafna cores IP utli għall-użu tal-produzzjoni tiegħek mingħajr il-ħtieġa għal liċenzja addizzjonali. Xi cores Intel FPGA IP jeħtieġu x-xiri ta 'liċenzja separata għall-użu tal-produzzjoni. L-Intel FPGA IP Evaluation Mode jippermettilek li tevalwa dawn il-qlub Intel FPGA IP liċenzjati fis-simulazzjoni u l-ħardwer, qabel ma tiddeċiedi li tixtri liċenzja tal-qalba IP tal-produzzjoni sħiħa. Għandek bżonn biss tixtri liċenzja tal-produzzjoni sħiħa għal cores Intel IP liċenzjati wara li tlesti l-ittestjar tal-hardware u tkun lest biex tuża l-IP fil-produzzjoni. Is-softwer Intel Quartus Prime jinstalla IP cores fil-postijiet li ġejjin b'mod awtomatiku:
Figura 1. IP Core Installazzjoni Mogħdija

Tabella 5. Postijiet ta' Installazzjoni tal-IP Core

Post	Software	Pjattaforma
:\intelFPGA_pro\quartus\ip\altera	Edizzjoni Intel Quartus Prime Pro	Windows *
:\intelFPGA\quartus\ip\altera	Edizzjoni Standard Intel Quartus Prime	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Edizzjoni Intel Quartus Prime Pro	Linux *
:/inter FPGA/Quartus/IP/Altera	Edizzjoni Standard Intel Quartus Prime	Linux

Mod ta 'Valutazzjoni tal-IP Intel FPGA

Il-Modalità ta' Evalwazzjoni tal-IP Intel FPGA b'xejn tippermettilek tevalwa cores Intel FPGA IP liċenzjati f'simulazzjoni u hardware qabel ix-xiri. Il-Modalità ta' Evalwazzjoni tal-IP Intel FPGA tappoġġja l-evalwazzjonijiet li ġejjin mingħajr liċenzja addizzjonali:

• Issimula l-imġieba ta 'qalba Intel FPGA IP liċenzjata fis-sistema tiegħek.
• Ivverifika l-funzjonalità, id-daqs u l-veloċità tal-qalba tal-IP malajr u faċilment.
• Iġġenera programmazzjoni ta 'apparat limitat fil-ħin files għal disinji li jinkludu IP cores.
• Ipprogramma apparat bil-qalba tal-IP tiegħek u vverifika d-disinn tiegħek fil-ħardwer.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.

• Ismijiet u marki oħra jistgħu jiġu mitluba bħala l-proprjetà ta 'oħrajn.

Il-Modalità ta' Evalwazzjoni tal-IP Intel FPGA tappoġġja l-modi ta' tħaddim li ġejjin:

• Marbuta—Jippermetti t-tħaddim tad-disinn li fih l-Intel FPGA IP liċenzjat b'mod indefinit b'konnessjoni bejn il-bord tiegħek u l-kompjuter ospitanti. Il-modalità marbuta teħtieġ grupp ta' azzjoni ta' test konġunt serjali (JTAG) kejbil konness bejn il-JTAG port fuq il-bord tiegħek u l-kompjuter ospitanti, li qed iħaddem l-Intel Quartus Prime Programmer għat-tul tal-perjodu ta 'evalwazzjoni tal-hardware. Il-Programmatur jeħtieġ biss installazzjoni minima tas-softwer Intel Quartus Prime, u ma jeħtieġ l-ebda liċenzja Intel Quartus Prime. Il-kompjuter ospitanti jikkontrolla l-ħin tal-evalwazzjoni billi jibgħat sinjal perjodiku lill-apparat permezz tal-JTAG port. Jekk il-qlub IP liċenzjati kollha fid-disinn jappoġġjaw il-mod tethered, iż-żmien tal-evalwazzjoni jgħaddi sakemm tiskadi kwalunkwe evalwazzjoni tal-qalba tal-IP. Jekk il-qalba tal-IP kollha jappoġġaw ħin ta 'evalwazzjoni illimitat, l-apparat ma jgħaddix ħin.
• Bla rbit—Jippermetti t-tħaddim tad-disinn li fih l-IP liċenzjat għal żmien limitat. Il-qalba tal-IP terġa' lura għall-modalità mhux irbit jekk l-apparat jiskonnettja mill-kompjuter ospitanti li jħaddem is-softwer Intel Quartus Prime. Il-qalba tal-IP terġa' lura wkoll għall-modalità mhux irbit jekk xi qalba oħra tal-IP liċenzjata fid-disinn ma tappoġġjax il-modalità marbuta.

Meta jiskadi l-ħin tal-evalwazzjoni għal kwalunkwe Intel FPGA IP liċenzjata fid-disinn, id-disinn jieqaf jaħdem. Il-qlub IP kollha li jużaw il-Modalità ta 'Evalwazzjoni IP Intel FPGA jispiċċaw fl-istess ħin meta xi qalba IP fid-disinn jispiċċa. Meta jiskadi l-ħin tal-evalwazzjoni, trid terġa' tipprogramma l-apparat FPGA qabel ma tkompli l-verifika tal-hardware. Biex testendi l-użu tal-qalba tal-IP għall-produzzjoni, tixtri liċenzja tal-produzzjoni sħiħa għall-qalba tal-IP.
Int trid tixtri l-liċenzja u tiġġenera ċavetta tal-liċenzja tal-produzzjoni sħiħa qabel ma tkun tista 'tiġġenera programmar ta' apparat mhux ristrett file. Matul il-Modalità ta 'Evalwazzjoni tal-IP Intel FPGA, il-Kompilatur jiġġenera biss programmazzjoni ta' apparat limitat fiż-żmien file ( _time_limited.sof) li jiskadi fil-limitu taż-żmien.

Figura 2. Fluss tal-Modalità ta' Evalwazzjoni tal-IP Intel FPGA

Nota:

Irreferi għall-gwida għall-utent ta 'kull core IP għal passi ta' parametrizzazzjoni u dettalji ta 'implimentazzjoni.
Intel liċenzji IP cores fuq kull siġġu, bażi perpetwu. Il-ħlas tal-liċenzja jinkludi l-manutenzjoni u l-appoġġ tal-ewwel sena. Int trid ġġedded il-kuntratt ta 'manutenzjoni biex tirċievi aġġornamenti, bug fixes, u appoġġ tekniku lil hinn mill-ewwel sena. Int trid tixtri liċenzja ta 'produzzjoni sħiħa għal cores Intel FPGA IP li jeħtieġu liċenzja ta' produzzjoni, qabel ma tiġġenera l-ipprogrammar files li tista' tuża għal żmien illimitat. Matul il-Modalità ta 'Evalwazzjoni tal-IP Intel FPGA, il-Kompilatur jiġġenera biss programmazzjoni ta' apparat limitat fiż-żmien file ( _time_limited.sof) li jiskadi fil-limitu taż-żmien. Biex tikseb iċ-ċwievet tal-liċenzja tal-produzzjoni tiegħek, żur iċ-Ċentru tal-Liċenzjar ta' Self-Service jew ikkuntattja lir-rappreżentant lokali tal-Intel FPGA tiegħek.
Il-Ftehim ta' Liċenzja tas-Software Intel FPGA jirregolaw l-installazzjoni u l-użu ta' cores IP liċenzjati, is-softwer tad-disinn Intel Quartus Prime, u l-core IP kollha mhux liċenzjati.

Informazzjoni Relatata

• Intel Quartus Prime Liċenzjar Sit
• Installazzjoni u Liċenzjar tas-Software Intel FPGA

BCH IP Core Intel FPGA IP Evalwazzjoni Modalità Timeout Imġieba

Il-qlub kollha tal-IP f'apparat jiżżarmaw fl-istess ħin meta jintlaħaq l-iktar ħin restrittiv tal-evalwazzjoni. Jekk disinn ikollu aktar minn core IP waħda, l-imġieba ta 'time-out tal-qlub IP l-oħra tista' taħbi l-imġieba ta 'time-out ta' qalba IP speċifika. Għall-qalba tal-IP, il-time-out mhux marbut huwa ta' siegħa; il-valur tethered time-out huwa indefinit. Id-disinn tiegħek jieqaf jaħdem wara li jiskadi l-ħin tal-evalwazzjoni tal-hardware. Is-softwer Quartus Prime juża l-Modalità ta 'Valutazzjoni tal-IP Intel FPGA Files (.ocp) fid-direttorju tal-proġett tiegħek biex tidentifika l-użu tiegħek tal-programm ta' evalwazzjoni tal-Modalità ta' Evalwazzjoni tal-IP Intel FPGA. Wara li tattiva l-karatteristika, tħassarx dawn files.Meta jiskadi l-ħin tal-evalwazzjoni, id-data tal-ħruġ tad-data tal-port data_out tmur baxxa
Informazzjoni Relatata
AN 320: OpenCore Plus Evalwazzjoni tal-Megafunzjonijiet

Editur tal-Katalogu u tal-Parametri

Il-Katalgu IP juri l-qlub IP disponibbli għall-proġett tiegħek. Uża l-karatteristiċi li ġejjin tal-Katalgu IP biex issib u tippersonalizza qalba IP:

• Iffiltra l-Katalgu tal-IP biex Uri l-IP għall-familja tal-apparati attiva jew Uri l-IP għall-familji kollha tal-apparat. Jekk m'għandekx proġett miftuħ, agħżel il-Familja tal-Apparat fil-Katalgu IP.
• Ittajpja fil-qasam Fittex biex issib kwalunkwe isem tal-qalba tal-IP sħiħ jew parzjali fil-Katalgu tal-IP.
• Ikklikkja bil-lemin fuq isem tal-qalba tal-IP fil-Katalgu tal-IP biex turi dettalji dwar apparati appoġġjati, biex tiftaħ il-folder tal-installazzjoni tal-qalba tal-IP, u għal links għad-dokumentazzjoni tal-IP.
• Ikklikkja Fittex għal Partner IP to access partner IP information on the web.
• L-editur tal-parametri iqanqlek biex tispeċifika isem tal-varjazzjoni tal-IP, portijiet fakultattivi, u output file għażliet ta' ġenerazzjoni. L-editur tal-parametri jiġġenera Intel Quartus Prime IP tal-ogħla livell file (.ip) għal varjazzjoni IP fi proġetti Intel Quartus Prime Pro Edition.
• L-editur tal-parametri jiġġenera Quartus IP tal-ogħla livell file (.qip) għal varjazzjoni IP fi proġetti Intel Quartus Prime Standard Edition. Dawn files jirrappreżentaw il-varjazzjoni IP fil-proġett u jaħżnu l-informazzjoni tal-parametrizzazzjoni.

Figura 3. Editur tal-Parametri IP (Intel Quartus Prime Pro Edition)

Figura 4. Editur tal-Parametri IP (Edizzjoni Standard Intel Quartus Prime)

Ġenerazzjoni tal-IP Cores (Intel Quartus Prime Pro Edition)

Ikkonfigura malajr Intel FPGA IP cores fl-editur tal-parametri Intel Quartus Prime. Ikklikkja darbtejn kwalunkwe komponent fil-Katalgu IP biex tniedi l-editur tal-parametri. L-editur tal-parametri jippermettilek tiddefinixxi varjazzjoni tad-dwana tal-qalba tal-IP. L-editur tal-parametri jiġġenera s-sinteżi tal-varjazzjoni tal-IP u s-simulazzjoni fakultattiva files u

iżid
il-.ip file tirrappreżenta l-varjazzjoni għall-proġett tiegħek awtomatikament.
Figura 5. Editur tal-Parametri IP (Intel Quartus Prime Pro Edition)

Segwi dawn il-passi biex issib, istanzija, u tippersonalizza qalba IP fl-editur tal-parametri:

1. Oħloq jew iftaħ proġett Intel Quartus Prime (.qpf) biex ikun fih il-varjazzjoni IP instanzjata.
2. Fil-Katalgu IP (Għodda ➤ Katalgu IP), illokalizza u kklikkja darbtejn l-isem tal-qalba tal-IP biex tippersonalizza. Biex issib komponent speċifiku, ittajpja ftit jew l-isem kollu tal-komponent fil-kaxxa tat-tfittxija tal-Katalgu IP. Tidher it-tieqa New IP Varjazzjoni.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. Tinkludix spazji fl-ismijiet jew mogħdijiet tal-varjazzjoni tal-IP. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip. Ikklikkja OK. Jidher l-editur tal-parametri.
4. Issettja l-valuri tal-parametri fl-editur tal-parametri u view id-dijagramma tal-blokk għall-komponent. It-tab tal-Messaġġi tal-Parameterizzazzjoni fil-qiegħ turi kwalunkwe żball fil-parametri tal-IP:

• B'għażla, agħżel il-valuri tal-parametri issettjati minn qabel jekk ipprovdut għall-qalba tal-IP tiegħek. Presets jispeċifikaw il-valuri tal-parametri inizjali għal applikazzjonijiet speċifiċi.
• Speċifika l-parametri li jiddefinixxu l-funzjonalità ċentrali tal-IP, il-konfigurazzjonijiet tal-port, u l-karatteristiċi speċifiċi għall-apparat.
• Speċifika l-għażliet għall-ipproċessar tal-qalba tal-IP files f'għodod EDA oħra.
• Nota: Irreferi għall-gwida għall-utent tal-qalba tal-IP tiegħek għal informazzjoni dwar parametri speċifiċi tal-qalba tal-IP.

1. Ikklikkja Iġġenera HDL. Tidher il-kaxxa tad-djalogu Ġenerazzjoni.
2. Speċifika l-output file għażliet ta 'ġenerazzjoni, u mbagħad ikklikkja Iġġenera. Is-sinteżi u s-simulazzjoni files jiġġeneraw skond l-ispeċifikazzjonijiet tiegħek.
3. Biex tiġġenera testbench ta' simulazzjoni, ikklikkja Iġġenera ➤ Iġġenera Testbench System. Speċifika l-għażliet tal-ġenerazzjoni tat-testbench, u mbagħad ikklikkja Iġġenera.
4. Biex tiġġenera mudell ta' instanzjazzjoni HDL li tista' tikkopja u tippejstja fl-editur tat-test tiegħek, ikklikkja Iġġenera ➤ Uri Mudell ta' Instanzjazzjoni.
5. Ikklikkja Finish. Ikklikkja Iva jekk tintalab iżżid files li jirrappreżentaw il-varjazzjoni IP għall-proġett tiegħek.
6. Wara li tiġġenera u tisstanċja l-varjazzjoni tal-IP tiegħek, agħmel assenjazzjonijiet tal-pin xierqa biex tgħaqqad il-portijiet.

Nota: Xi cores IP jiġġeneraw implimentazzjonijiet HDL differenti skont il-parametri ewlenin tal-IP. L-RTL sottostanti ta 'dawn il-qlub IP fih kodiċi hash uniku li jipprevjeni ħabtiet tal-isem tal-modulu bejn varjazzjonijiet differenti tal-qalba tal-IP. Dan il-kodiċi uniku jibqa' konsistenti, minħabba l-istess settings tal-IP u l-verżjoni tas-softwer matul il-ġenerazzjoni tal-IP. Dan il-kodiċi uniku jista' jinbidel jekk teditja l-parametri tal-qalba tal-IP jew ittejjeb il-verżjoni tal-qalba tal-IP. Biex tevita d-dipendenza fuq dawn il-kodiċijiet uniċi fl-ambjent ta' simulazzjoni tiegħek, irreferi għal Ġenerazzjoni ta' Script ta' Setup ta' Simulatur Magħqud.

Riżultat tal-Ġenerazzjoni tal-IP Core (Intel Quartus Prime Pro Edition)

Is-softwer Intel Quartus Prime jiġġenera l-output li ġej file struttura għal cores IP individwali li mhumiex parti minn sistema tad-Disinjatur tal-Pjattaforma.

Figura 6. Output Individwali tal-Ġenerazzjoni tal-Core IP (Intel Quartus Prime Pro Edition)

• Jekk appoġġjat u attivat għall-varjazzjoni tal-qalba tal-IP tiegħek.

Tabella 6. Output Files ta' Intel FPGA IP Generation

File Isem	Deskrizzjoni
<tiegħek_ip>.ip	Varjazzjoni tal-IP tal-ogħla livell file li fih il-parametrizzazzjoni ta 'qalba IP fil-proġett tiegħek. Jekk il-varjazzjoni tal-IP hija parti minn sistema tad-Disinjatur tal-Pjattaforma, l-editur tal-parametri jiġġenera wkoll .qsys file.
<tiegħek_ip>.cmp	Id-Dikjarazzjoni tal-Komponent VHDL (.cmp) file huwa test file li fih definizzjonijiet lokali ġeneriċi u tal-port li tuża fid-disinn VHDL files.
<tiegħek_ip> _generation.rpt	Ġurnal tal-ġenerazzjoni tal-IP jew tad-Disinjatur tal-Pjattaforma file. Juri sommarju tal-messaġġi waqt il-ġenerazzjoni tal-IP.
kompla...

File Isem	Deskrizzjoni
<tiegħek_ip>.qgsimc (sistemi tad-Disinjatur tal-Pjattaforma biss)	Caching ta' simulazzjoni file li jqabbel il-.qsys u .ip files mal-parametrizzazzjoni attwali tas-sistema tad-Disinjatur tal-Pjattaforma u l-qalba tal-IP. Dan it-tqabbil jiddetermina jekk Platform Designer jistax jaqbeż ir-riġenerazzjoni tal-HDL.
<tiegħek_ip>.qgsynth (sistemi tad-Disinjatur tal-Pjattaforma biss)	Sinteżi caching file li jqabbel il-.qsys u .ip files mal-parametrizzazzjoni attwali tas-sistema tad-Disinjatur tal-Pjattaforma u l-qalba tal-IP. Dan it-tqabbil jiddetermina jekk Platform Designer jistax jaqbeż ir-riġenerazzjoni tal-HDL.
<tiegħek_ip>.qip	Fih l-informazzjoni kollha biex tintegra u tiġbor il-komponent IP.
<tiegħek_ip>.csv	Fih informazzjoni dwar l-istatus tal-aġġornament tal-komponent tal-IP.
.bsf	Rappreżentazzjoni simbolika tal-varjazzjoni tal-IP għall-użu fid-Dijagramma tal-Blokk Files (.bdf).
<tiegħek_ip>.spd	Input file dak ip-make-simscript jeħtieġ li jiġġenera skripts ta' simulazzjoni. Il-.spd file fih lista ta files inti tiġġenera għal simulazzjoni, flimkien ma 'informazzjoni dwar memorji li inti initialize.
<tiegħek_ip>.ppf	Il-Planner tal-Pin File (.ppf) jaħżen l-assenjazzjonijiet tal-port u n-nodi għall-komponenti IP li toħloq għall-użu mal-Planner tal-Pin.
<tiegħek_ip> _bb.v	Uża l-Verilog BlackBox (_bb. v) file bħala dikjarazzjoni modulu vojta għall-użu bħala kaxxa sewda.
<tiegħek_ip> _inst.v jew _inst.vhd	HDL exampmudell ta' istanziazzjoni le. Ikkopja u waħħal il-kontenut ta' dan file fl-HDL tiegħek file biex tistjanzja l-varjazzjoni tal-IP.
<tiegħek_ip>.regmap	Jekk l-IP fih informazzjoni dwar ir-reġistru, is-softwer Intel Quartus Prime jiġġenera l-.regmap file. Il-.regmap file jiddeskrivi l-informazzjoni tal-mappa tar-reġistru tal-interfaces master u slave. Dan file jikkumplimenta il-.sopcinfo file billi tipprovdi informazzjoni tar-reġistru aktar dettaljata dwar is-sistema. Dan file jippermetti l-wiri tar-reġistru views u statistika personalizzabbli mill-utent fis-System Console.
<tiegħek_ip>.svd	Jippermetti l-għodod tad-Debug tas-Sistema HPS biex view il-mapep tar-reġistru tal-periferali li jikkonnettjaw mal-HPS fi ħdan sistema Platform Designer. Matul is-sinteżi, is-softwer Intel Quartus Prime jaħżen il-.svd files għall-interface slave viżibbli għall-kaptani tal-Console tas-Sistema fil-.sof file fis-sessjoni tad-debug. Il-Console tas-sistema taqra din it-taqsima, li Platform Designer jitlob informazzjoni dwar il-mappa tar-reġistru. Għall-iskjavi tas-sistema, id-Disinjatur tal-Pjattaforma jaċċessa r-reġistri bl-isem.
<tiegħek_ip>.vtiegħek_ip>.vhd	HDL files li instantiate kull submodule jew tifel IP qalba għal sinteżi jew simulazzjoni.
mentor/	Fih script msim_setup.TCL biex twaqqaf u tħaddem simulazzjoni ModelSim.
aldec/	Fih script Riviera*-PRO rivierapro_setup. TCL biex twaqqaf u tmexxi simulazzjoni.
/synopsys/vcs /synopsys/vcsmx	Fih script shell vcs_setup.sh biex twaqqaf u tmexxi simulazzjoni VCS*. Fih script shell vcsmx_setup.sh u synopsys_sim.setup file biex twaqqaf u tmexxi simulazzjoni VCS MX*.
/kadenza	Fih script shell ncsim_setup.sh u setup ieħor files biex twaqqaf u tmexxi simulazzjoni NCSIM.
/submoduli	Fih HDL files għas-submodulu tal-qalba tal-IP.
<sottomodulu IP>/	Platform Designer jiġġenera subdirettorji /synth u /sim għal kull direttorju tas-submodulu IP li jiġġenera Platform Designer.

Simulazzjoni Intel FPGA IP Cores

Is-softwer Intel Quartus Prime jappoġġja simulazzjoni RTL tal-qalba tal-IP f'simulaturi EDA speċifiċi. Il-ġenerazzjoni tal-IP toħloq simulazzjoni files, inkluż il-mudell ta' simulazzjoni funzjonali, kwalunkwe testbench (jew example disinn), u skripts ta' setup ta' simulatur speċifiċi għall-bejjiegħ għal kull qalba IP. Uża l-mudell tas-simulazzjoni funzjonali u kwalunkwe testbench jew example disinn għal simulazzjoni. L-output tal-ġenerazzjoni tal-IP jista' jinkludi wkoll skripts biex jikkompilaw u jmexxu kwalunkwe testbench. L-iskripts jelenkaw il-mudelli jew il-libreriji kollha li għandek bżonn biex tissimula l-qalba tal-IP tiegħek.
Is-softwer Intel Quartus Prime jipprovdi integrazzjoni ma 'ħafna simulaturi u jappoġġja flussi multipli ta' simulazzjoni, inklużi l-flussi ta' simulazzjoni skritti u personalizzati tiegħek. Tkun xi tkun il-fluss li tagħżel, is-simulazzjoni tal-qalba tal-IP tinvolvi l-passi li ġejjin:

1. Iġġenera mudell ta' simulazzjoni, testbench (jew example disinn), u skript tas-setup tas-simulatur files.
2. Stabbilixxi l-ambjent tas-simulatur tiegħek u kwalunkwe skripts ta' simulazzjoni.
3. Ikkompila libreriji ta' mudelli ta' simulazzjoni.
4. Mexxi s-simulatur tiegħek.

DSP Builder għal Intel FPGAs Design Flow

DSP Builder għal Intel FPGAs iqassar iċ-ċikli tad-disinn tal-ipproċessar tas-sinjali diġitali (DSP) billi jgħinek toħloq ir-rappreżentazzjoni tal-ħardwer ta 'disinn DSP f'ambjent ta' żvilupp li jiffavorixxi l-algoritmi.
Din il-qalba IP tappoġġja DSP Builder għal Intel FPGAs. Uża l-fluss DSP Builder għall-Intel FPGAs jekk trid toħloq mudell DSP Builder għall-Intel FPGAs li jinkludi varjazzjoni tal-qalba tal-IP; uża l-IP Catalog jekk trid toħloq varjazzjoni tal-qalba tal-IP li tista' tistjanzja manwalment fid-disinn tiegħek.
Informazzjoni Relatata
L-użu tal-kapitolu tal-Funzjonijiet MegaCore fid-DSP Builder for Intel FPGAs Handbook.

Deskrizzjoni Funzjonali BCH IP Core

Dan is-suġġett jiddeskrivi l-arkitettura, l-interfaces u s-sinjali tal-qalba tal-IP.
Tista' tipparametrizza l-qalba IP BCH bħala encoder jew decoder. L-encoder jirċievi pakketti tad-dejta u jiġġenera s-simboli tal-kontroll; id-decoder jiskopri u jikkoreġi l-iżbalji.

BCH IP Core Encoder

L-encoder BCH għandu arkitettura parallela b'input u output ta 'd data bits. Meta l-kodifikatur jirċievi simboli tad-dejta, jiġġenera simboli ta 'kontroll għal kelma ta' kodiċi partikolari u jibgħat il-kelma ta 'kodiċi tad-dħul bis-simboli ta' verifika lill-interface tal-ħruġ. L-encoder juża backpressure fuq il-komponent upstream meta jiġġenera s-simboli tal-kontroll.
Figura 7. Timing tal-Encoder

Is-sinjal lest jindika li l-encoder jista 'jaċċetta fluss deħlin. Fuq ix-xifer clk li jogħlew, jekk is-sinjal lest tal-encoder huwa għoli, ibgħat fluss tad-dejta tal-input permezz tal-port data_in u asserixxi t-tagħbija għolja biex tindika d-dejta tal-input valida. Assumi li l-kelma tal-messaġġ sħiħ teħtieġ sinjali tal-arloġġ X. Meta dan il-proċess ta 'input jilħaq iċ-ċikli tal-arloġġ X-1, is-sinjal lest tal-encoder jinżel baxx. Fit-tarf li jmiss clk li jogħlew, l-encoder jaċċetta l-input minn data_in port, u l-encoder jirċievi l-kelma sħiħa tal-messaġġ. Qabel ma s-sinjal lest jerġa 'lura għal għoli għal darb'oħra, l-encoder ma jaċċettax data ta' input ġdida. Meta sinjal valid_outt jiġi affermat għoli, il-kelma tal-kodiċi kodifikata tal-output hija valida fil-port tad-data_out. Fl-ewwel ċiklu tal-arloġġ fejn id-dejta tal-output hija valida, sop_out jiġi affermat għoli għal ċiklu wieħed biss, li jindika l-bidu tal-pakkett. Il-qalba tal-IP għandha pressjoni 'l quddiem u lura, li tista' tikkontrolla bis-sinjal lest u sink_ready. Asserixxi s-sinjali sop_in u eop_in b'mod korrett fiċ-ċiklu tal-arloġġ, jiġifieri l-ewwel u l-aħħar ċiklu tal-arloġġ tal-codeword tad-dħul.

Codewords imqassra
Il-qalba tal-BCH IP tappoġġja kodiċi mqassra. Kelma ta' kodiċi mqassra fiha inqas simboli mill-valur massimu ta' N, li huwa 2M –1, fejn N huwa n-numru totali ta' simboli għal kull kelma ta' kodiċi u M huwa n-numru ta' bits għal kull simbolu. Kelma ta' kodiċi mqassra hija matematikament ekwivalenti għal kodiċi ta' tul massimu bis-simboli ta' data żejda fil-bidu tal-kelma ta' kodiċi stabbiliti għal 0. Per example, (220,136) hija kelma ta' kodiċi mqassra ta' (255,171). Dawn iż-żewġ kodiċijiet jużaw l-istess numru ta 'simboli ta' kontroll, 11. Biex tuża kliem ta 'kodiċi mqassra mad-decoder, uża l-editur tal-parametri biex issettja t-tul tal-kelma tal-kodiċi għall-valur korrett.

BCH IP Core Decoder

Meta d-decoder jirċievi l-codeword kodifikata, juża s-simboli tal-kontroll biex jiskopri żbalji u jikkoreġihom. Il-codeword kodifikata riċevuta tista' tkun differenti mill-codeword oriġinali minħabba l-istorbju fil-kanal. Id-decoder jiskopri żbalji billi juża diversi polinomji biex jillokalizza l-post tal-iżball u l-valur tal-iżball. Meta d-decoder jikseb il-post u l-valur tal-iżball, id-decoder jikkoreġi l-iżbalji f'codeword u jibgħat il-codeword lill-output. Jekk e<=t, il-qalba tal-IP tista 'tikkoreġi l-iżbalji; jekk e > t, tara riżultati imprevedibbli.
Figura 8. Żmien tad-Decoder

Il-codeword tibda meta tasserixxi s-sinjal tat-tagħbija u s-sinjal sop_in. Id-decoder jaċċetta d-data f'data_in bħala data valida. Il-codeword tispiċċa meta tasserixxi s-sinjal eop_in. Għal kelma ta' kodiċi b'kanal wieħed, asserixxi s-sinjali sop_in u eop_in għal ċiklu ta' arloġġ wieħed. Meta d-decoder jneħħi s-sinjal lest, id-decoder ma jistax jipproċessa aktar data sakemm jerġa' jasserixxi s-sinjal lest. Fl-output, l-operazzjoni hija identika. Meta d-decoder jasserixxi s-sinjal valid_out u s-sinjal sop_out, id-decoder jipprovdi data valida fuq data_out. Id-decoder jasserixxi s-sinjal sop_out u s-sinjal eop_out biex jindika l-bidu u t-tmiem ta 'codeword. Id-decoder awtomatikament jiskopri u jikkoreġi l-iżbalji f'codeword u jasserixxi s-sinjal number_of_errors meta jiltaqa' ma' codeword mhux korrett. Id-decoder joħroġ il-codeword sħiħa inklużi s-simboli tal-kontroll, li għandek tneħħi. Is-sinjal lest jindika li d-decoder jista 'jaċċetta fluss li jkun dieħel. Fuq ix-xifer clk li jogħlew, jekk is-sinjal lest tal-encoder huwa għoli, ibgħat fluss tad-dejta tal-input permezz tad-data_in u asserixxi t-tagħbija għolja biex tindika d-dejta tal-input valida. Meta valid_out jiġi affermat għoli, il-kelma dekodifikata tal-output hija valida fil-port tad-data_out. In-numru_of_errors juri n-numru ta' żbalji li l-qalba tal-IP jiskopri. Fl-ewwel ċiklu tal-arloġġ fejn id-dejta tal-ħruġ hija valida, sop_out jiġi affermat għoli għal ċiklu wieħed biss, li jindika l-bidu tal-pakkett tal-ħruġ. Il-qalba tal-IP għandha pressjoni 'l quddiem u lura, li tikkontrolla bis-sinjal lest u s-sinjal sink_ready. Asserixxi s-sinjali sop_in u eop_in b'mod korrett fiċ-ċiklu tal-arloġġ, jiġifieri l-ewwel u l-aħħar ċiklu tal-arloġġ tal-codeword tad-dħul.

CH IP Core Parametri

Tabella 7. Parametri

Parametru	Valuri Legali	Valur Default	Deskrizzjoni
Modulu BCH	Encoder jew Decoder	Encoder	Speċifika encoder jew decoder.
Numru ta' bits għal kull simbolu (m)	3 sa 14 (kodifikatur jew 6 sa 14 (dekoder)	14	Speċifika n-numru ta' bits għal kull simbolu.
Tul tal-kelma tal-kodiċi (n)	parità_bits+1 : 2m-1	8,784	Speċifika t-tul tal-codeword. Id-decoder jaċċetta simbolu ġdid kull ċiklu tal-arloġġ jekk 6.5R < N. Jekk N>=6.5R +1, id-decoder juri imġieba kontinwa.
Kapaċità ta' korrezzjoni ta' żbalji (t)	Firxa derivata minn m. Għad-decoder, il-wizard jillimita l-medda bejn 8 u 127.	40	Speċifika n-numru ta' bits li jridu jiġu kkoreġuti.
Bits tal-parità	–	560	Juri n-numru ta' bits ta' parità fil-codeword. Il-wizard joħroġ dan il-parametru minn t.
Tul tal-messaġġ (k)	–	8,224	Juri n-numru ta' bits tal-messaġġ fil-codeword. Il-wizard joħroġ dan il-parametru minn t u n.
Polinomjali primittivi	–	17,475	Juri l-polinomjali primittiv. derivati ​​mill-għażla ta 'm.
Wisa 'ta' data tad-dħul parallel	Encoder: 1 sa min(parity_bits, k-1). Dekoder: • d < sular(n*3/14) • d < sular(n/ sular[2*log2(2*t)])	20	In-numru ta' bits li għandhom jiddaħħlu f'kull ċiklu ta' arloġġ.

BCH IP Core Interfaces u Sinjali

Tabella 8. Sinjali tal-Arloġġ u Reset

Isem	Tip Avalon-ST	Direzzjoni	Deskrizzjoni
CLK	CLK	Input	L-arloġġ tas-sistema prinċipali. Il-qalba kollha tal-IP topera fuq ix-xifer ta 'CLK.
reset	reset_n	Input	Sinjal baxx attiv li reset is-sistema kollha meta jiġi affermat. Tista 'tasserixxi dan is-sinjal b'mod asinkroniku. Madankollu, trid tneħħiha b'mod sinkroniku mas-sinjal clk_clk. Meta l-qalba tal-IP tirkupra mir-reset, kun żgur li d-dejta li tirċievi hija pakkett sħiħ.

Tabella 9. Sinjali ta' Interface ta' Input u Output ta' Avalon-ST

Isem	Tip Avalon-ST	Direzzjoni	Deskrizzjoni
lest	lest	Output	Sinjal lest għat-trasferiment tad-dejta biex jindika li s-sink huwa lest biex jaċċetta d-dejta. L-interface tas-sink imexxi s-sinjal lest biex jikkontrolla l-fluss tad-data madwar l-interface. L-interface tas-sink jaqbad is-sinjali tal-interface tad-data fuq ix-xifer kurrenti clk li jogħlew.
data_in[]	data	Input	Input tad-dejta għal kull kelma ta' kodiċi, simbolu b'simbolu. Validu biss meta tasserixxi s-sinjal in_valid.
data_out	data	Output	Fih output dekodifikat meta l-qalba tal-IP tafferma s-sinjal out_valid. Is-simboli kkoreġuti huma fl-istess ordni li huma mdaħħla.
eop_in	eop	Input	Sinjal tat-tmiem tal-pakkett (kelma tal-kodiċi).
eop_out	eop	Output	Sinjal tat-tmiem tal-pakkett (kelma tal-kodiċi). Dan is-sinjal jindika l-konfini tal-pakketti fuq id-data_in[] bus. Meta l-qalba tal-IP tmexxi dan is-sinjal għoli, tindika li t-tmiem tal-pakkett huwa preżenti fuq ix-xarabank data_in[]. Il-qalba tal-IP tafferma dan is-sinjal fuq l-aħħar trasferiment ta 'kull pakkett.
in_żball	żball	Input	Sinjal ta' żball. Jispeċifika jekk is-simbolu tad-data tal-input huwiex żball u jekk id-decoder jistax iqisha bħala tħassir. Decoders li jappoġġjaw it-tħassir biss.
tagħbija	validu	Input	Sinjal validu tad-dejta biex jindika l-validità tas-sinjali tad-dejta. Meta tasserixxi s-sinjal in_valid, is-sinjali tal-interface tad-data Avalon-ST huma validi. Meta tneħħi s-sinjal in_valid, is-sinjali tal-interface tad-data Avalon-ST huma invalidi u għandhom jiġu injorati. Tista' tasserixxi s-sinjal in_valid kull meta d-data tkun disponibbli. Madankollu, is-sink jaqbad biss id-dejta mis-sors meta l-qalba tal-IP tafferma s-sinjal in_ready.
number_of_err ors	żball	Output	Jindika n-numru ta' żbalji (decoder biss). Validu meta l-qalba tal-IP tafferma eop_out.
sop_in	sop	Input	Bidu tas-sinjal tal-pakkett (kelma tal-kodiċi).
sop_out	sop	Output	Bidu tas-sinjal tal-pakkett (kelma tal-kodiċi). Dan is-sinjal jindika l-konfini tal-codeword fuq id-data_in[] bus. Meta l-qalba tal-IP tmexxi dan is-sinjal għoli, tindika li l-bidu tal-pakkett huwa preżenti fuq ix-xarabank data_in[]. Il-qalba tal-IP tafferma dan is-sinjal mal-ewwel trasferiment ta 'kull kelma ta' kodiċi.
sink_ready	lest	Input	Sinjal lest għat-trasferiment tad-data biex jindika li l-modulu downstream huwa lest biex jaċċetta data. Is-sors jipprovdi dejta ġdida (jekk disponibbli) meta tasserixxi s-sinjal sink_ready u jieqaf jipprovdi dejta ġdida meta tneħħi s-sinjal sink_ready. Jekk is-sors ma jkunx jista' jipprovdi dejta ġdida, ineħħi valid_out għal ċiklu ta' arloġġ wieħed jew aktar sakemm ikun ippreparat biex isuq sinjali validi tal-interface tad-dejta.
valid_out	validu	Output	Sinjal validu tad-data. Il-qalba tal-IP tafferma s-sinjal valid_out għoli, kull meta output validu jkun fuq data_out ; il-qalba tal-IP tneħħi s-sinjal meta ma jkunx hemm output validu fuq data_out.

Għal cores IP iġġenerati fi ħdan Qsys, is-sinjali kollha huma f'interface Avalon-ST. Għal encoders:

• Input: in[0 sal-wisa' tad-data ta' data_in]
• Output: out[0 sal-wisa' tad-data ta' data_out].

Għad-decoders:

• Input: in[0 sal-wisa' tad-data tad-data_in]
• Output: barra [0 għall-wisa' tad-dejta+numru_żbalji | data_out]

Avalon-ST Interfaces f'DSP IP Cores

L-interfaces Avalon-ST jiddefinixxu protokoll standard, flessibbli u modulari għat-trasferimenti tad-dejta minn interface tas-sors għal interface tas-sink.
L-interface tad-dħul huwa sink Avalon-ST u l-interface tal-ħruġ huwa sors Avalon-ST. L-interface Avalon-ST jappoġġja trasferimenti ta 'pakketti b'pakketti interleaded fuq kanali multipli.
Is-sinjali tal-interface Avalon-ST jistgħu jiddeskrivu interfaces tradizzjonali ta 'streaming li jappoġġaw fluss wieħed ta' dejta mingħajr għarfien ta 'kanali jew konfini tal-pakketti. Tali interfaces tipikament fihom data, lesti, u sinjali validi. L-interfaces Avalon-ST jistgħu wkoll jappoġġjaw protokolli aktar kumplessi għal trasferimenti ta 'fqigħ u pakketti b'pakketti interleaded fuq kanali multipli. L-interface Avalon-ST inerenti jissinkronizza disinji b'ħafna kanali, li jippermettilek tikseb implimentazzjonijiet effiċjenti u multiplexed fil-ħin mingħajr ma jkollok timplimenta loġika ta 'kontroll kumplessa.
L-interfaces Avalon-ST jappoġġjaw il-backpressure, li huwa mekkaniżmu ta 'kontroll tal-fluss fejn sink jista' jagħmel sinjal lil sors biex jieqaf jibgħat id-dejta. Is-sink tipikament juża backpressure biex iwaqqaf il-fluss tad-dejta meta l-buffers FIFO tiegħu jkunu mimlija jew meta jkollu konġestjoni fuq l-output tiegħu.
Informazzjoni Relatata
Speċifikazzjonijiet tal-Interface Avalon

Storja tar-Reviżjoni tad-Dokument

L-istorja tar-reviżjoni tal-Gwida għall-Utent tal-BCH IP Core.

Data	Verżjoni	Bidliet
2017.11.06	17.1	• Appoġġ miżjud għall-apparati Intel Cyclone 10 • L-ismijiet tas-sinjali kkoreġuti fid-deskrizzjonijiet tal-kodifikaturi u tad-decoder.
2017.02.14	16.1	• Tneħħiet l-ID tal-prodott u l-ID tal-bejjiegħ. • Ikkoreġut Kapaċità ta' korrezzjoni ta' żbalji (t) valur massimu għal 127
2015.10.01	15.1	Miżjud ID tal-prodott u kodiċi tal-ordni.
2015.05.01	15.0	Rilaxx inizjali

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.

• Ismijiet u marki oħra jistgħu jiġu mitluba bħala l-proprjetà ta 'oħrajn.

A. Arkivju tad-Dokument Ewlieni tal-IP tal-BCH

Jekk it-tabella ma telenkax verżjoni ewlenija tal-IP, tapplika l-gwida tal-utent għall-verżjoni ewlenija tal-IP preċedenti.

Verżjoni IP Core	Gwida għall-Utent
16.1	Gwida għall-Utent tal-BCH IP Core
15.1	Gwida għall-Utent tal-BCH IP Core

Dokumenti / Riżorsi

Intel BCH IP Core [pdfGwida għall-Utent BCH IP Core, BCH IP, Core

Referenzi

• Manwal għall-Utent