intel BCH IP Core

E uiga ile BCH IP Core

Fa'amatalaga Fa'atatau

• BCH IP Core Document Archive ile itulau 24
  • Tuuina atu se lisi o taʻiala faʻaoga mo lomiga muamua o le BCH IP Core.
• Folasaga i Intel FPGA IP Cores
  • Tuuina atu faʻamatalaga lautele e uiga i Intel FPGA IP cores, e aofia ai le faʻavasegaina, gaosia, faʻaleleia, ma le faʻataʻitaʻiina o pusa IP.
• Fausia Version-Tutoatasi IP ma Qsys Simulation Scripts
  • Fausia tusitusiga faʻataʻitaʻiga e le manaʻomia ni faʻafouga tusi lesona mo polokalama poʻo le faʻaleleia o le IP.
• Puleaina o Poloketi Fa'ata'ita'iga Sili
  • Ta'iala mo le pulea lelei ma le feavea'i o lau poloketi ma le IP files.

 Intel® DSP IP Core Features

• Avalon® Streaming (Avalon-ST) feso'ota'iga
• DSP Faufale mo Intel® FPGA ua saunia
• Testbenches e faʻamaonia ai le IP autu
• Fa'ata'ita'iga fa'ata'ita'iga fa'atino a le IP mo le fa'aoga i masini VHDL ma Verilog HDL e lagolagoina e Intel

BCH IP Vaega Autu

• Fa'atonuga e mafai ona fa'ata'atia atoatoa po'o decoder mo le su'esu'eina o mea sese ma faasa'oga:
• Numera o fa'ailoga ile codeword
• Numera o fa'ailoga siaki ile codeword
• Numera o fasi fa'aulu tutusa

Intel Corporation. Ua taofia aia tatau uma. Intel, le Intel logo, ma isi fa'ailoga Intel o fa'ailoga fa'atau a le Intel Corporation po'o ona lala. E fa'amaonia e Intel le fa'atinoina o ana oloa FPGA ma semiconductor i fa'amatalaga o lo'o iai nei e tusa ai ma le fa'atonuga masani a Intel ae fa'asaoina le aia tatau e fai ai suiga i so'o se oloa ma auaunaga i so'o se taimi e aunoa ma se fa'aaliga. E leai se tiute po'o se noataga e afua mai i le talosaga po'o le fa'aogaina o so'o se fa'amatalaga, oloa, po'o se auaunaga o lo'o fa'amatalaina i i'i se'i vagana ua malilie fa'aalia i se faiga tusitusia e Intel. Ua fautuaina tagata fa'atau Intel e maua le fa'amatalaga lata mai o fa'amatalaga masini a'o le'i fa'alagolago i so'o se fa'amatalaga fa'asalalau ma a'o le'i tu'uina atu oka mo oloa po'o tautua.

• O isi igoa ma fa'ailoga e mafai ona ta'ua o se meatotino a isi.

DSP IP Core Device Support Family

O lo'o ofoina atu e Intel ia tulaga lagolago mo masini mo Intel FPGA IP cores:

• Fesoasoani muamua—o loʻo avanoa le IP core mo faʻataʻitaʻiga ma tuʻufaʻatasiga mo lenei aiga masini. polokalame FPGA file (.pof) lagolago e le o avanoa mo Quartus Prime Pro Stratix 10 Edition Beta software ma o lea e le mafai ona faʻamaonia le tapunia o taimi IP. O fa'ata'ita'iga taimi e aofia ai fa'amatalaga fa'ainisinia muamua o fa'atuai e fa'atatau i fa'amatalaga vave pe a uma le fa'atulagaina. O fa'ata'ita'iga o taimi e mafai ona suia a'o fa'aleleia atili e le su'ega silicon le fa'amaopoopo i le va o le silikoni moni ma fa'ata'ita'iga taimi. E mafai ona e fa'aogaina lenei IP autu mo su'esu'ega fa'akomepiuta ma le fa'aogaina o puna'oa, fa'ata'ita'iga, pinout, su'esu'ega o le latency system, su'esu'ega taimi fa'avae (paipa fa'asoa tupe), ma le fuafuaga fa'aliliu I/O (lautele o fa'amaumauga, loloto le loloto, fefa'ataua'iga tulaga I/O. ).
• Fesoasoani muamua—E fa'amaonia e Intel le IP autu ma fa'ata'ita'iga taimi muamua mo lenei aiga masini. O le IP autu e faʻamalieina manaʻoga uma, ae atonu o loʻo faʻaauau pea suʻesuʻega taimi mo le aiga masini. E mafai ona e faʻaaogaina i mamanu gaosiga ma le faʻaeteete.
• Lagolago mulimuli—E fa'amaonia e Intel le IP autu ma fa'ata'ita'iga taimi mulimuli mo lenei aiga masini. O le IP autu e fetaui uma galuega ma taimi manaʻomia mo le aiga masini. E mafai ona e faʻaaogaina i mamanu gaosiga.

Laulau 1. DSP IP Core Device Support Family

Aiga masini	Lagolago
Arria® II GX	Mulimuli
Aria II GZ	Mulimuli
Aria V	Mulimuli
Intel Arria 10	Mulimuli
Cyclone® IV	Mulimuli
Afā V	Mulimuli
Intel Cyclone 10	Mulimuli
Intel MAX® 10 FPGA	Mulimuli
Stratix® IV GT	Mulimuli
Stratix IV GX/E	Mulimuli
Stratix V	Mulimuli
Intel Stratix 10	Agai i luma
Isi aiga masini	Leai se lagolago

 BCH IP Core Fa'asalalauga Fa'amatalaga

Fa'aaogā fa'amatalaga fa'asa'oloto pe a laiseneina le autu IP.

Laulau 2. Fa'asalalau Fa'amatalaga

Aitema	Fa'amatalaga
Fa'aliliuga	17.1
Aso Fa'asalalau	Novema 2017
Tulafono Fa'atonu	IP-BCH (IPR-BCH)

Ua fa'amaonia e Intel o le lomiga o lo'o i ai nei o le Quartus Prime software e tu'ufa'atasia ai le lomiga muamua o IP ta'itasi. E le fa'amaonia e Intel o le polokalama a le Quartus Prime e tu'ufa'atasia fa'amaumauga autu o le IP nai lo le lomiga muamua. Ole Intel FPGA IP Release Notes o loʻo lisiina ai soʻo se tuusaunoaga.
Fa'amatalaga Fa'atatau

• Intel FPGA IP Fa'amatalaga Fa'amatalaga
• Errata mo BCH IP autu i totonu o le Faʻamatalaga Faʻamatalaga

DSP IP Core Verification

• Aʻo leʻi tuʻuina atu se faʻamatalaga o se IP autu, e faʻatautaia e Intel suʻega faʻasolosolo atoatoa e faʻamaonia ai lona lelei ma le saʻo. E fa'atupuina e Intel ni suiga fa'ale-aganu'u o le IP core e fa'atino ai le tele o filifiliga fa'ata'oto ma fa'ata'ita'i mae'ae'a fa'ata'ita'iga fa'ata'ita'iga ma fa'ai'uga fa'amaonia e fa'atatau i fa'ata'ita'iga fa'atusa matai.

BCH IP Core Performance ma le Fa'aogaina o Punaoa

• E masani ona fa'amoemoeina le fa'atinoga mo le BCH IP Core e fa'aaoga ai le polokalama Quartus Prime ma Arria V (5AGXFB3H4F35C5), Afa V (5CGXFC7C7F23C8), ma Stratix V (5SGXEA7H3F35C3) masini. O le m o le numera o bit i le faailoga; n o le upu fa'ailoga umi; o le lautele o fa'amaumauga fa'atasi; t o le gafatia faasa'oga sese.

Fuafuaga 3. Fa'atinoga o le Decoder ma le Fa'aaogaina o Punaoa

Meafaigaluega	Parameter				Manatu		ALEMA	Tusitala		maualuga (MHz)
	m	n	d	t	M10K	M20K		Peraimeri	Lua y
Aria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Afā V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Aria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Afā V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Aria V	8	255	2	42	4	—	5,539	13,238	788	207
Afā V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Aria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Afā V	8	255	5	42	5	—	10,234	23,391	1,551	164
faaauau…

Meafaigaluega	Parameter				Manatu		ALEMA	Tusitala		maualuga (MHz)
	m	n	d	t	M10K	M20K		Peraimeri	Lua y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Fuafuaga 4. Fa'asologa o le Encoder ma le Fa'aaogaina o Punaoa

Meafaigaluega	Parameter				Manatu		ALEMA	Tusitala		maualuga (MHz)
	m	n	d	t	M10K	M20K		Peraimeri	Lua y
Aria V	8	255	10	42	2	—	337	592	0	243
Afā V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Aria V	8	255	12	42	2	—	386	602	0	257
Afā V	8	255	12	42	2	—	395	602	0	174
faaauau…

Meafaigaluega	Parameter				Manatu		ALEMA	Tusitala		maualuga (MHz)
	m	n	d	t	M10K	M20K		Peraimeri	Lua y
Stratix V	8	255	12	42	—	1	391	614	0	400
Aria V	8	255	2	42	2	—	219	547	12	275
Afā V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Aria V	8	255	5	42	2	—	237	563	3	276
Afā V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Amataina

Fa'apipi'i ma Laisene Intel FPGA IP Cores

O le fa'apipi'iina o polokalama faakomepiuta Intel Quartus® Prime e aofia ai le faletusi Intel FPGA IP. O lenei faletusi e maua ai le tele o pusa IP aoga mo lau fa'aoga gaosiga e aunoa ma le mana'omia o se laisene fa'aopoopo. O nisi Intel FPGA IP cores e manaʻomia le faʻatauina o se laisene ese mo le faʻaogaina o le gaosiga. O le Intel FPGA IP Evaluation Mode e mafai ai ona e iloiloina nei laisene Intel FPGA IP cores i faʻataʻitaʻiga ma meafaigaluega, aʻo leʻi filifili e faʻatau se laisene faʻapipiʻi atoatoa IP. E na'o lou mana'omia e fa'atau se laisene gaosiga atoatoa mo Intel IP cores pe a mae'a su'ega meafaigaluega ma ua sauni e fa'aoga le IP ile gaosiga. O le Intel Quartus Prime software e faʻapipiʻi ai pusa IP i nofoaga nei ona o le faaletonu:
Ata 1. Auala Fa'apipi'i IP Core

Laulau 5. Nofoaga Fa'apipi'i IP Core

Nofoaga	Polokalama	Fa'avae
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Pupuni *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Pupuni
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	Linux*
:/inter FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard Edition	Linux

Intel FPGA IP Iloiloga Faiga

Ole ole Intel FPGA IP Evaluation Mode e mafai ai ona e iloilo ua laiseneina Intel FPGA IP cores ile fa'ata'ita'iga ma meafaigaluega a'o le'i fa'atau. Intel FPGA IP Evaluation Mode e lagolagoina iloiloga nei e aunoa ma se laisene faaopoopo:

• Fa'ata'ita'i le amio a le Intel FPGA IP core i lau masini.
• Faʻamaonia le faʻatinoga, tele, ma le saoasaoa o le IP autu vave ma faigofie.
• Fa'atupu polokalame masini fa'atapula'a taimi files mo mamanu e aofia ai pusa IP.
• Polokalama se masini ma lau IP core ma faʻamaonia lau mamanu i meafaigaluega.

Intel Corporation. Ua taofia aia tatau uma. Intel, le Intel logo, ma isi fa'ailoga Intel o fa'ailoga fa'ailoga a le Intel Corporation po'o ona lala. E fa'amaonia e Intel le fa'atinoina o ana oloa FPGA ma semiconductor i fa'amatalaga o lo'o iai nei e tusa ai ma le fa'atonuga masani a Intel, ae fa'asaoina le aia tatau e fai ai suiga i so'o se oloa ma auaunaga i so'o se taimi e aunoa ma se fa'aaliga. E leai se tiute po'o se noataga e afua mai i le talosaga po'o le fa'aogaina o so'o se fa'amatalaga, oloa, po'o se auaunaga o lo'o fa'amatalaina i i'i se'i vagana ua malilie i ai i se faiga tusitusia e Intel. Ua fautuaina tagata fa'atau Intel ina ia maua le fa'amatalaga lata mai o fa'amatalaga masini a'o le'i fa'alagolago i so'o se fa'amatalaga fa'asalalau ma a'o le'i tu'uina atu oka mo oloa po'o tautua.

• O isi igoa ma fa'ailoga e mafai ona ta'ua o se meatotino a isi.

E lagolagoina e le Intel FPGA IP Evaluation Mode ia faiga fa'agaioiga nei:

• Nonoa—Fa'ataga le fa'atinoina o le mamanu o lo'o iai le laisene Intel FPGA IP e fa'avavau ma se feso'ota'iga i le va o lau laupapa ma le komepiuta talimalo. Faiga fa'apipi'i e mana'omia ai se fa'asologa o su'ega tu'ufa'atasiga vaega (JTAG) uaea feso'ota'i i le va o le JTAG uafu i luga o lau laupapa ma le komepiuta talimalo, lea o loʻo faʻatautaia le Intel Quartus Prime Programmer mo le umi ole taimi ole iloiloga o meafaigaluega. E na'o le Polokalama e mana'omia le fa'apipi'iina o le polokalama Intel Quartus Prime, ma e le mana'omia se laisene Intel Quartus Prime. O le komepiuta talimalo e pulea le taimi o iloiloga e ala i le tuʻuina atu o se faʻailoga taimi i le masini e ala i le JTAG uafu. Afai e fa'amuta uma pusa IP ua laiseneina i le mamanu e lagolagoina le faiga, e alu le taimi o iloiloga se'ia mae'a so'o se iloiloga autu o le IP. Afai e lagolagoina uma e le IP cores le fa'atapula'aina o le taimi o iloiloga, e le fa'agata le masini.
• Le fa'atasi—Fa'ataga le fa'atinoina o le mamanu o lo'o iai le IP laiseneina mo se taimi fa'atapula'aina. O le IP autu e toe foʻi i le untethered mode pe afai e motusia le masini mai le komepiuta talimalo o loʻo faʻaogaina le polokalama Intel Quartus Prime. O le IP core e toe fo'i i le untethered mode pe afai e le lagolagoina e se isi IP core ua laiseneina i totonu o le mamanu le auala tethered.

A maeʻa le taimi o iloiloga mo soʻo se Intel FPGA IP laiseneina i le mamanu, o le mamanu e le toe galue. O pusa IP uma e fa'aogaina le Intel FPGA IP Evaluation Mode e fa'agata i le taimi e tasi pe a uma so'o se IP i totonu o le mamanu. A mae'a le taimi o iloiloga, e tatau ona e toe fa'apolokalame le masini FPGA a'o le'i fa'aauauina le fa'amaoniga o meafaigaluega. Ina ia faʻalauteleina le faʻaogaina o le IP autu mo le gaosiga, faʻatau se laisene gaosiga atoatoa mo le IP autu.
E tatau ona e fa'atauina le laisene ma fa'atupu se ki atoa o le laisene gaosiga ae e te le'i fa'atupuina se polokalame masini e le fa'atapulaaina file. I le taimi ole Intel FPGA IP Evaluation Mode, o le Compiler e na'o le fa'atupuina o se polokalame masini fa'atapula'a taimi file ( _time_limited.sof) e muta i le taimi faatapulaaina.

Ata 2. Intel FPGA IP Evaluation Mode Fa'asolo

Fa'aaliga:

Va'ai i ta'iala fa'aoga a le IP ta'iala mo la'asaga fa'avasega ma fa'amatalaga fa'atinoga.
Intel laiseneina IP cores i luga o nofoa ta'itasi, fa'avae tumau. Ole totogi ole laisene e aofia ai le tausiga ma le lagolago ile tausaga muamua. E tatau ona e fa'afouina le konekarate fa'aleleia e maua ai fa'afouga, fa'aleleia o bug, ma lagolago fa'atekinisi i tua atu o le tausaga muamua. E tatau ona e fa'atauina se laisene gaosiga atoatoa mo Intel FPGA IP cores e mana'omia se laisene gaosiga, a'o le'i faia polokalame files e mafai ona e faʻaaogaina mo se taimi e le gata. I le taimi o le Intel FPGA IP Evaluation Mode, o le Compiler na o le faʻatupuina o se polokalame masini faʻatapulaʻa taimi file ( _time_limited.sof) e muta i le taimi faatapulaaina. Ina ia maua lau ki o laisene gaosiga, asiasi i le Self-Service Licensing Center pe fa'afeso'ota'i lou sui ole Intel FPGA.
Ole Intel FPGA Software License Agreements e pulea le faʻapipiʻiina ma le faʻaogaina o pusa IP laiseneina, le Intel Quartus Prime design software, ma mea uma e leʻi laiseneina IP cores.

Fa'amatalaga Fa'atatau

• Intel Quartus Prime Licensing Site
• Intel FPGA Polokalama Fa'apipi'i ma Laisene

BCH IP Core Intel FPGA IP Evaluation Mode Taimi Amio

O IP uma i totonu ole masini e fa'agata i le taimi e tasi pe a o'o i le taimi aupito sili ona fa'atapula'aina o iloiloga. Afai o se mamanu e sili atu ma le tasi le IP autu, o le taimi e alu ese ai o isi IP cores e mafai ona ufiufi ai le taimi e alu ese ai se IP patino. Mo IP cores, o le taimi e le fa'asalaina e 1 itula; e le fa'amauina le tau fa'agata. E le toe galue lau mamanu pe a uma le taimi o iloiloga o meafaigaluega. O le polokalama Quartus Prime e fa'aogaina ai le Intel FPGA IP Evaluation Mode Files (.ocp) i lau lisi o galuega e iloa ai lou fa'aogaina o le polokalame ole iloiloga ole Intel FPGA IP Evaluation Mode. A maeʻa ona e faʻagaoioia le ata, aua le tapeina nei mea files. Ina ua uma le taimi o iloiloga, alu maualalo le data outs port data_out
Fa'amatalaga Fa'atatau
AN 320: OpenCore Plus Iloiloga o Megafunctions

Fa'amaumauga ma Parameter Editor

O le IP Catalog o loʻo faʻaalia ai pusa IP o loʻo avanoa mo lau poloketi. Fa'aoga foliga nei o le IP Catalog e su'e ma fa'avasega se IP autu:

• Filter IP Catalog e Fa'aali le IP mo le aiga masini po'o le Fa'aali IP mo aiga masini uma. Afai e leai sau poloketi e tatala, filifili le Device Family in IP Catalog.
• Tu'i i totonu o le Su'esu'e fanua e su'e ai so'o se igoa atoa po'o se vaega ole IP ile IP Catalog.
• Kiliki-matau se igoa IP autu ile IP Catalog e faʻaalia ai faʻamatalaga e uiga i masini lagolago, e tatala ai le pusa faʻapipiʻi o le IP core, ma mo fesoʻotaʻiga i faʻamaumauga IP.
• Kiliki Saili mo Partner IP to access partner IP information on the web.
• O le fa'atonu fa'ata'ita'i e fa'atonuina oe e fa'ama'oti se igoa ole suiga ole IP, ports e filifili ai, ma mea e fai file filifiliga o tupulaga. O le fa'atonu fa'ata'ita'i e fa'atupuina ai se Intel Quartus Prime IP pito i luga file (.ip) mo se suiga IP i galuega faatino a le Intel Quartus Prime Pro Edition.
• O le fa'atonu fa'ata'ita'i e fa'atupuina se tulaga maualuga Quartus IP file (.qip) mo se suiga IP i galuega faatino a le Intel Quartus Prime Standard Edition. O nei files e fai ma sui o le fesuiaiga o le IP i le poloketi ma teu faʻamatalaga faʻasologa.

Ata 3. IP Parameter Editor (Intel Quartus Prime Pro Edition)

Ata 4. IP Parameter Editor (Intel Quartus Prime Standard Edition)

Fausia IP Cores (Intel Quartus Prime Pro Edition)

Fa'atulaga vave Intel FPGA IP cores ile Intel Quartus Prime fa'atonu fa'atonu. Kiliki fa'alua so'o se vaega i le IP Catalog e fa'alauiloa ai le fa'atonu fa'atonu. O le fa'atonu fa'ata'ita'i e fa'atagaina oe e fa'amatala se suiga masani o le IP autu. O le fa'atonu fa'ata'ita'i e fa'atupuina le fa'asologa o suiga o le IP ma le fa'ata'ita'iga filifiliga files ma

fa'aopoopo
le .ip file e fai ma sui o le fesuiaiga i lau poloketi otometi.
Ata 5. IP Parameter Editor (Intel Quartus Prime Pro Edition)

Mulimuli i laasaga nei e suʻe, vave, ma faʻavasega se IP autu i le faʻatonu faʻasologa:

1. Fausia pe tatala se poloketi Intel Quartus Prime (.qpf) ina ia iai le suiga vave IP.
2. I le IP Catalog (Tools ➤ IP Catalog), su'e ma fa'alua-kiliki le igoa o le IP core e fa'avasega. Ina ia su'e se vaega fa'apitoa, fa'apipi'i nisi po'o igoa uma ole vaega ile pusa su'esu'e IP Catalog. O loʻo faʻaalia le faʻamalama o le New IP Variation.
3. Fa'ailoa se igoa pito i luga mo lau suiga masani IP. Aua le aofia ai avanoa ile igoa ole fesuiaiga ole IP po'o ala. E fa'asaoina e le fa'atonu fa'amaufa'ailoga le fa'atulagaina o suiga o le IP i le a file igoa .ip. Kiliki OK. E aliali mai le fa'atonu fa'amaufa'ailoga.
4. Seti le tau fa'amaufa'ailoga i le fa'atonu fa'atonu ma view le ata poloka mo le vaega. O le Parameterization Messages tab i le pito i lalo o loʻo faʻaalia ai soʻo se mea sese ile IP:

• Ile filifiliga, filifili fa'asologa fa'asologa o tau pe a tu'uina atu mo lau IP autu. Fa'asologa e fa'amaoti ai fa'atauga muamua mo fa'aoga fa'apitoa.
• Fa'ailoa fa'amaufa'ailoga e fa'amatala ai le fa'atinoga autu o le IP, fa'atūlagaga o taulaga, ma fa'ailoga fa'apitoa i masini.
• Fa'ailoa filifiliga mo le fa'agaioiina o le IP core files i isi meafaigaluega EDA.
• Fa'aaliga: Va'ai lau ta'iala fa'aoga autu o le IP mo fa'amatalaga e uiga i ta'iala fa'apitoa IP.

1. Kiliki Fausia HDL. O lo'o fa'aalia le Pusa talanoaga o Tupulaga.
2. Fa'ailoa galuega file filifiliga o tupulaga, ona kiliki lea o le Fausia. Le faʻasologa ma faʻataʻitaʻiga files fa'atupu e tusa ai ma au fa'amatalaga.
3. Mo le fa'atupuina o se su'ega fa'ata'ita'iga, kiliki Fa'atupu ➤ Fa'atupu Su'ega Fa'atonu. Fa'ailoa filifiliga fa'atupuina o su'ega, ona kiliki lea Fa'atupu.
4. Ina ia fa'atupuina se fa'ata'ita'iga fa'ata'ita'i HDL e mafai ona e kopiina ma fa'apipi'i i totonu o lau fa'atonu tusitusiga, kiliki Fa'atupu ➤ Fa'aali Fa'ata'ita'iga Fa'atonu.
5. Kiliki Finish. Kiliki ioe pe a uunaia e faaopoopo files fai ma sui o le suiga IP i lau poloketi.
6. A mae'a ona fa'atupuina ma fa'anatinati lau fesuiaiga o le IP, fai ni pine talafeagai e fa'afeso'ota'i ports.

Fa'aaliga: O nisi IP cores e fa'atupuina ese'ese fa'atinoga HDL e tusa ai ma ta'iala autu IP. O le RTL autu o nei IP cores o loʻo i ai se code hash tulaga ese e puipuia ai le faʻaogaina o igoa o le module i le va o fesuiaiga eseese o le IP core. O lenei tulafono fa'apitoa e tumau pea, tu'uina atu i le tulaga tutusa IP ma le polokalama faakomepiuta i le taimi o le fa'atupuina o le IP. E mafai ona sui lenei tulafono fa'apitoa pe afai e te fa'asa'o le fa'asologa o le IP po'o le fa'aleleia o le IP core version. Ina ia aloese mai le faʻalagolago i nei tulafono faʻapitoa i lau faʻataʻitaʻiga siʻosiʻomaga, vaʻai ile Fausiaina o se Faʻasologa Faʻasologa Faʻasologa Faʻasologa.

Galuega Fa'atupuina Autu IP (Intel Quartus Prime Pro Edition)

O le polokalama Intel Quartus Prime e fa'atupuina ai le gaioiga o lo'o mulimuli mai file fausaga mo IP ta'ito'atasi cores e le o se vaega o le Platform Designer system.

Ata 6. Ta'ito'atasi IP Autu Autu Fausia Galuega (Intel Quartus Prime Pro Edition)

• Afai e lagolagoina ma mafai mo lau suiga autu IP.

Laulau 6. Galuega Fa'atino Files o Intel FPGA IP Tupulaga

File Igoa	Fa'amatalaga
<lau_ip>.ip	Suiga IP tulaga maualuga file o loʻo i ai le faʻavasegaina o se IP autu i lau poloketi. Afai o le fesuiaiga o le IP o se vaega o le Platform Designer system, o le faatonu o le parameter e faʻatupuina foi se .qsys file.
<lau_ip>.cmp	Le VHDL Component Declaration (.cmp) file ose tusitusiga file o lo'o iai fa'amatalaga fa'alotoifale ma fa'auiga o lo'o fa'aogaina ile VHDL design files.
<lau_ip>_tupulaga.rpt	IP po'o le Platform Designer generation log file. Fa'aalia se aotelega o fe'au i le taimi o le fa'atupuina o le IP.
faaauau…

File Igoa	Fa'amatalaga
<lau_ip>.qgsimc (Na'o faiga a le Fa'ailoga Fa'avae)	Fa'ata'ita'iga fa'akomepiuta file e fa'atusatusa le .qsys ma le .ip files fa'atasi ai ma le fa'asologa o lo'o i ai nei o le Platform Designer system ma IP core. O lenei faʻatusatusaga e iloa ai pe mafai e le Platform Designer ona faaseʻeina le toe faʻafouina o le HDL.
<lau_ip>.qgsynth (Na'o faiga a le Fa'ailoga Fa'avae)	Fa'apipi'i fa'apipi'i file e fa'atusatusa le .qsys ma le .ip files fa'atasi ai ma le fa'asologa o lo'o i ai nei o le Platform Designer system ma IP core. O lenei faʻatusatusaga e iloa ai pe mafai e le Platform Designer ona faaseʻeina le toe faʻafouina o le HDL.
<lau_ip>.qip	O lo'o iai fa'amatalaga uma e tu'ufa'atasia ma tu'ufa'atasia le vaega IP.
<lau_ip>.csv	O loʻo i ai faʻamatalaga e uiga i le faʻaleleia tulaga o le vaega IP.
.bsf	O se faʻataʻitaʻiga faʻatusa o le fesuiaiga o le IP mo le faʻaogaina i le Block Diagram Files (.bdf).
<lau_ip>.spd	Ulufale file e manaʻomia e le ip-make-simscript le faʻatupuina o faʻasologa faʻasologa. O le .spd file o lo'o i ai se lisi o files e te gaosia mo faʻataʻitaʻiga, faʻatasi ai ma faʻamatalaga e uiga i manatuaga e te amataina.
<lau_ip>.ppf	Le Fuafuaga Pin File (.ppf) teu le uafu ma le node tofitofiga mo vaega IP e te fatuina mo le faaaogaina ma le Fuafuaga Pin.
<lau_ip>_bb.v	Fa'aaoga le Verilog BlackBox (_bb. v) file e pei o se ta'utinoga module gaogao mo le fa'aoga o se pusa uliuli.
<lau_ip>_inst.v po'o le _inst.vhd	HDL example faʻataʻitaʻiga faʻataʻitaʻiga. Kopi ma faapipii mea o loʻo i totonu o lenei mea file i lau HDL file e faʻaalia le suiga o le IP.
<lau_ip>.regmap	Afai o le IP o loʻo i ai faʻamatalaga resitala, o le Intel Quartus Prime software e gaosia le .regmap file. Le .regmap file o lo'o fa'amatala ai le fa'amatalaga fa'afanua tusi resitala o feso'ota'iga matai ma pologa. Lenei file faaatoatoa le .sopcinfo file e ala i le tu'uina atu o fa'amatalaga au'ili'ili o le resitala e uiga i le faiga. Lenei file e mafai ai ona fa'aalia le resitala views ma fuainumera e mafai ona fa'aogaina e tagata fa'aoga ile System Console.
<lau_ip>.svd	Fa'ataga meafaigaluega a le HPS System Debug e view le resitalaina o fa'afanua o peripheral e feso'ota'i atu i le HPS i totonu o se faiga fa'atusa. I le taimi o le tuufaatasia, o le polokalama Intel Quartus Prime e teuina le .svd files mo le atina'e pologa o lo'o va'aia e matai o le System Console i le .sof file i le sauniga debug. E faitau e le System Console lenei vaega, lea e fesiligia e le Platform Designer mo le resitalaina o faʻamatalaga faʻafanua. Mo pologa faiga, e maua e le Platform Designer le resitala ile igoa.
<lau_ip>.vlau_ip>.vhd	HDL files e fa'apena fa'ata'ita'i ta'iala ta'itasi po'o le tamaititi IP autu mo le tu'ufa'atasiga po'o le fa'ata'ita'iga.
faufautua/	O lo'o iai se msim_setup.TCL tusitusiga e fa'atutu ma fa'agasolo ai se fa'ata'ita'iga ModelSim.
aldec/	E iai le Riviera*-PRO script rivierapro_setup. TCL e seti ma faʻatautaia se faʻataʻitaʻiga.
/synopsys/vcs /synopsys/vcsmx	O lo'o iai se atigi script vcs_setup.sh e fa'atutu ma fa'atino se VCS* fa'ata'ita'iga. O lo'o iai se atigi tusitusiga vcsmx_setup.sh ma synopsys_sim.setup file e fa'atutu ma fa'atino se fa'ata'ita'iga VCS MX*.
/ fa'aoso	O lo'o iai se atigi tusitusiga ncsim_setup.sh ma isi seti files e fa'atulaga ma fa'atautaia se fa'ata'ita'iga NCSIM.
/submodules	E iai le HDL files mo le submodule autu IP.
<IP submodule>/	Platform Designer e fa'atupuina /synth ma /sim sub-directories mo ta'iala IP ta'itasi e fa'atupuina e Platform Designer.

Fa'ata'ita'iga Intel FPGA IP Cores

O le Intel Quartus Prime software e lagolagoina le IP core RTL simulation i faʻataʻitaʻiga faʻapitoa EDA. O le fa'atupuina o le IP e faia ai fa'ata'ita'iga files, e aofia ai le faʻataʻitaʻiga faʻataʻitaʻiga galue, soʻo se suʻega (poʻo example design), ma fa'atau fa'atau-fa'apitoa fa'atulagaina fa'asologa o fa'amaumauga mo IP ta'itasi. Fa'aoga le fa'ata'ita'iga fa'ata'ita'iga fa'atino ma so'o se laulau fa'ata'ita'i po'o se fa'ata'ita'igaample mamanu mo simulation. O galuega fa'atupu IP e mafai fo'i ona aofia ai fa'amaumauga e tu'ufa'atasia ma fa'atino so'o se su'ega. O loʻo lisiina e tusitusiga faʻataʻitaʻiga uma poʻo faletusi e te manaʻomia e faʻataʻitaʻi ai lau IP autu.
O le polokalama Intel Quartus Prime e tuʻufaʻatasia ma le tele o simulators ma lagolagoina le tele o faʻataʻitaʻiga tafe, e aofia ai au lava faʻasologa faʻasologa faʻasologa ma aganuʻu. Po o le a lava le tafe e te filifilia, IP faʻataʻitaʻiga autu e aofia ai laasaga nei:

1. Fausia faʻataʻitaʻiga faʻataʻitaʻiga, suʻega suʻega (poʻo example design), ma le faʻatulagaina o le simulator files.
2. Seti lau si'osi'omaga simulator ma so'o se fa'asologa fa'atusa.
3. Fa'aopoopo faletusi fa'ata'ita'iga.
4. Fai lau simulator.

DSP Faufale mo le Intel FPGAs Design Flow

DSP Builder mo Intel FPGAs fa'apu'upu'u fa'asologa o fa'asologa o fa'ailoga numera (DSP) e ala i le fesoasoani ia te oe e fausia le fa'atusa o meafaigaluega o se mamanu DSP i se si'osi'omaga atina'e faauo algorithm.
O lenei IP autu e lagolagoina le DSP Builder mo Intel FPGAs. Fa'aaoga le DSP Builder mo Intel FPGAs tafe pe afai e te mana'o e fatu se DSP Builder mo Intel FPGAs fa'ata'ita'iga e aofia ai se suiga autu IP; fa'aaoga le IP Catalog pe afai e te mana'o e fai se suiga autu o le IP e mafai ona e vave fa'atinoina ma le lima i lau mamanu.
Fa'amatalaga Fa'atatau
Fa'aaogā le MegaCore Functions chapter i le DSP Builder mo Intel FPGAs Tusitaulima.

BCH IP Core Fa'amatalaga Fa'atino

O lenei autu o loʻo faʻamatalaina le fausaga o le IP core, fesoʻotaʻiga, ma faʻailoga.
E mafai ona e faʻavasegaina le BCH IP autu o se encoder poʻo se decoder. E maua e le encoder pepa fa'amaumauga ma fa'atupuina fa'ailoga siaki; e iloa ma faasa'o e le decoder mea sese.

BCH IP Core Encoder

O le BCH encoder o loʻo i ai se faʻataʻitaʻiga tutusa ma le faʻaogaina ma le gaioiga o faʻamaumauga o faʻamaumauga. A maua e le encoder fa'ailoga fa'amaumauga, na te fa'atupuina fa'ailoga siaki mo se upu fa'ailoga ua tu'uina atu ma tu'uina atu le upu fa'aoga fa'atasi ma fa'ailoga siaki i le atina'e galuega. E fa'aogaina e le encoder le fa'amalo i luga o le vaega pito i luga pe a fa'atupuina fa'ailoga siaki.
Ata 7. Taimi encoder

O le fa'ailoga sauni e fa'ailoa mai e mafai e le encoder ona talia le tafe mai. I luga o le clk si'isi'i pito, pe afai e maualuga le encoder fa'ailoga ua saunia, lafo fa'asolo fa'amaumauga ala ala data_in uafu ma fa'amaualuga le uta e fa'ailoa ai fa'amatalaga fa'aoga aoga. Fa'apea o le fe'au atoa e mana'omia fa'ailoga uati X. A o'o atu lenei fa'agaioiga fa'akomepiuta i ta'amilosaga o le uati X-1, o le fa'ailoga ua saunia e encoder e alu maualalo. I le isi clk si'isi'i pito, e talia e le encoder le sao mai data_in port, ma le encoder maua le upu savali atoa. A'o le'i toe fo'i i le maualuga le fa'ailoga ua saunia, e le talia e le encoder fa'amatalaga fou e tu'uina atu. A fa'ailoa maualuga le fa'ailo valid_outt, e aoga le upu fa'ailoga fa'ailoga i le uafu data_out. I le ta'amilosaga muamua o le uati lea e fa'amaonia ai fa'amaumauga, sop_out e fa'ailoa maualuga mo na'o le tasi le taamilosaga, e fa'ailoa ai le amataga o le afifi. O le IP core e iai le mamafa i luma ma tua, lea e mafai ona e pulea i le faʻailoga sauni ma sink_ready. Fa'amau sa'o le sop_in ma le eop_in i le ta'amilosaga o le uati, e pei o le ta'amilosaga muamua ma le uati mulimuli o le upu fa'aoga.

Fa'apuupuu Codewords
O le BCH IP autu e lagolagoina upu fa'apuupuu. O se upu fa'apuupuu o lo'o i ai fa'ailoga e itiiti ifo nai lo le tau maualuga o le N, o le 2M -1, lea o le N o le aofa'i o fa'ailoga i le codeword ma le M o le numera o bits i le fa'ailoga. O se upu fa'apu'upu'u e fa'atusa fa'amatematika ma se fa'ailoga pito i luga-umi ma fa'ailoga fa'aopoopo i le amataga o le upu fa'ailoga e seti i le 0.ample, (220,136) o se upu faapuupuu o le (255,171). O nei codewords e lua e fa'aoga tutusa le numera o fa'ailoga siaki, 11. Mo le fa'aogaina o upu fa'apuupuu fa'atasi ma le decoder, fa'aoga le fa'atonu fa'ata'ita'i e seti ai le umi o le codeword i le tau sa'o.

BCH IP Core Decoder

A maua e le decoder le codeword code, e fa'aogaina fa'ailoga siaki e iloa ai mea sese ma fa'asa'o. O le upu fa'ailoga ua maua e ono ese mai le upu fa'ailoga muamua ona o le pisapisao i totonu o le alalaupapa. E iloa e le decoder mea sese e faʻaaoga ai le tele o polynomials e suʻe ai le mea sese ma le tau sese. A maua e le decoder le nofoaga sese ma le tau, e faasaʻo e le decoder mea sese i se codeword ma auina atu le codeword i le gaioiga. Afai e<=t, e mafai e le IP core ona faʻasaʻo mea sese; afai e > t, e te va'ai i'uga e le'i taumateina.
Ata 8. Taimi decoder

O le codeword e amata pe a e faʻaalia le faʻailoga o le uta ma le sop_in signal. E talia e le decoder faʻamaumauga i data_in e avea ma faʻamatalaga aoga. E muta le codeword pe a e faʻaalia le faailo eop_in. Mo le 1-channel codeword, fa'amaonia le sop_in ma le eop_in mo le taamilosaga e tasi. A fa'ate'a e le decoder le fa'ailoga sauni, e le mafai e le decoder ona fa'agasolo nisi fa'amatalaga se'i vagana ua toe fa'ailoa mai le fa'ailo sauni. I le gaosiga, o le gaioiga e tutusa. A fa'ailoa mai e le decoder le valid_out fa'ailo ma le sop_out fa'ailoga, e tu'uina atu e le decoder fa'amatalaga fa'amaonia ile data_out. E fa'ailoa mai e le decoder le fa'ailoga sop_out ma le fa'ailo eop_out e fa'ailoa ai le amataga ma le fa'ai'uga o se upu fa'ailoga. O le decoder e otometi lava ona iloa ma faasa'o mea sese i se codeword ma fai le numera_of_errors faailo pe a fetaui ma se upu e le mafai ona faasa'oina. O le decoder e maua ai le codeword atoa e aofia ai faailoga siaki, lea e tatau ona e aveese. O le fa'ailoga sauni e fa'ailoa mai e mafai e le decoder ona talia se vaitafe o lo'o sau. I luga o le clk si'isi'i pito, pe a maualuga le encoder fa'ailoga ua saunia, lafo fa'aoga fa'amaumauga ala ala data_in ma fa'amau le uta maualuga e fa'ailoa ai fa'amatalaga fa'aoga aoga. A fa'apea e maualuga le valid_out, e aoga le upu fa'aliliu i le uafu data_out. Ole numera_of_errors o loʻo faʻaalia ai le numera o mea sese e iloa e le IP autu. I le ta'amilosaga muamua o le uati lea e fa'amaonia ai fa'amaumauga, sop_out e fa'ailoa maualuga mo na'o le tasi le ta'amilosaga, e fa'ailoa mai ai le amataga o le pepa fa'asolo. O le IP core e i ai le mamafa i luma ma tua, lea e te pulea i le faʻailoga sauni ma le sink_ready signal. Fa'amau sa'o le sop_in ma le eop_in i le ta'amilosaga o le uati, e pei o le ta'amilosaga muamua ma le uati mulimuli o le upu fa'aoga.

CH IP Autu Parameter

Laulau 7. Parameter

Parameter	Tulaga Fa'aletulafono	Tau Fa'atonu	Fa'amatalaga
BCH module	Encoder po'o Decoder	Encoder	Fa'ailoa se encoder po'o se decoder.
Numera o fasi fa'ailoga (m)	3 i le 14 (ecoder po'o le 6 i le 14 (decoder)	14	Fa'ailoa le aofa'i o pusi ile fa'ailoga.
Uiga ole upu (n)	parity_bits+1 : 2m-1	8,784	Fa'ailoa le umi ole codeword. E talia e le decoder se fa'ailoga fou i ta'amilosaga uati uma pe a 6.5R < N. Afai N>=6.5R +1, o loʻo faʻaalia e le decoder amioga faʻaauau.
Fa'asa'o mea sese gafatia (t)	Va'aiga e maua mai m. Mo le decoder, e ufiufi e le wizard le va i le va o le 8 ma le 127.	40	Fa'ailoa le aofa'i o pusi e fa'asa'o.
fasipepa tutusa	–	560	Fa'aali le aofa'i o pa'u tutusa i le upu fa'ailoga. E maua mai e le wizard lenei parakalafa mai le t.
Umi ole savali (k)	–	8,224	Fa'aalia le numera o fasi fe'au i le upu fa'ailoga. E maua mai e le wizard lenei parakalafa mai le t ma le n.
Primitive polynomial	–	17,475	Fa'aalia le polynomial muamua. maua mai le filifiliga a m.
Latele fa'amatalaga tu'u tutusa	Encoder: 1 i le min(parity_bits, k-1). Decoder: • d <fola(n*3/14) • d <fola(n/folau[2*log2(2*t)])	20	Ole numera o bits e fa'aofi i ta'amilosaga uma o le uati.

BCH IP Core Interfaces ma faailoilo

Laulau 8. Uati ma Toe Seti faailoilo

Igoa	Avalon-ST Ituaiga	Fa'atonuga	Fa'amatalaga
CLK	CLK	Ulufale	Le uati faiga autu. O le IP atoa o loʻo galue i luga o le pito i luga ole CLK.
toe setiina	reset_n	Ulufale	O se faailo maualalo malosi e toe setiina ai le faiga atoa pe a fai. E mafai ona e fa'ailoa atu le fa'ailoga lea e aunoa ma se fa'atasi. Ae ui i lea, e tatau ona e tu'u fa'atasi i le faailo clk_clk. A toe maua mai le IP core mai le toe setiina, ia mautinoa o faʻamatalaga na te mauaina o se pusa atoa.

Laulau 9. Avalon-ST Fa'ailoga Fa'aoga ma Fa'ailoga Fa'amatalaga

Igoa	Avalon-ST Ituaiga	Fa'atonuga	Fa'amatalaga
sauni	sauni	Tuuina atu	Fa'ailoga ua sauni e fa'aliliuina fa'amatalaga e fa'ailoa ai ua sauni le pusa e talia fa'amatalaga. O le atigi fa'ava'a e fa'auluina le fa'ailo sauni e pulea le tafe o fa'amaumauga i luga o le atina'e. E pu'eina e le atigi fa'amau fa'ailoga fa'amatalaga i luga o le clk o lo'o i ai nei.
data_i totonu []	fa'amaumauga	Ulufale	Fa'amatalaga tu'uina mo upu fa'ailoga ta'itasi, fa'ailoga i fa'ailoga. Na'o le aoga pe a e fa'ailoa le fa'ailoga in_valid.
data_out	fa'amaumauga	Tuuina atu	O lo'o i ai fa'amatalaga fa'avasega pe a fa'ailoa mai e le IP core le fa'ailoga out_valid. O fa'ailoga ua fa'asa'o o lo'o i ai i le fa'asologa lava e tasi e tu'u ai.
eop_in	eop	Ulufale	Fa'ai'uga o fa'ailoga (codeword).
eop_out	eop	Tuuina atu	Fa'ai'uga o fa'ailoga (codeword). O le fa'ailoga lea e fa'ailoa mai ai tuaoi o pusa i luga ole pasi data_in[]. A fa'aosoina e le IP autu lenei fa'ailoga maualuga, e fa'ailoa mai ai o lo'o i ai le pito o le afifi i luga o le data_in[] pasi. O le IP autu o loʻo faʻamaonia lenei faailo i le faʻaliliuga mulimuli o pusa taʻitasi.
in_error	sese	Ulufale	Faailoga sese. Fa'amaoti mai pe o le fa'ailoga fa'amatalaga o lo'o i totonu o se mea sese ma pe mafai e le decoder ona manatu o se tape. Na'o decoders lagolago e tapeina.
uta	aoga	Ulufale	Faʻailoga faʻamaonia faʻamatalaga e faʻaalia ai le aoga o faʻamatalaga faʻamatalaga. A e fa'ailoa le fa'ailoga in_valid, o fa'ailoga fa'amatalaga fa'amatalaga Avalon-ST e aoga. A e fa'aleaogaina le fa'ailoga in_valid, e le aoga fa'ailoga fa'amatalaga Avalon-ST ma e tatau ona le amana'ia. E mafai ona e fa'ailoa le fa'ailoga in_valid i so'o se taimi e maua ai fa'amatalaga. Peita'i, e na'o le goto e pu'eina fa'amatalaga mai le puna pe a fa'ailoa mai e le IP core le fa'ailoga in_ready.
numera_o_sese	sese	Tuuina atu	Fa'ailoa le numera o mea sese (na'o le decoder). Faʻamaonia pe a faʻamaonia e le IP core eop_out .
sop_in	sop	Ulufale	Amataina o le fa'ailoga (codeword).
sop_out	sop	Tuuina atu	Amataina o le fa'ailoga (codeword). Ole fa'ailoga lea e fa'ailoa ai tuaoi ole codeword ile data_in[] pasi. A fa'aosoina e le IP core lenei fa'ailoga maualuga, e ta'u mai ai o le amataga o le afifi o lo'o iai i luga o le data_in[] pasi. O le IP autu o loʻo faʻamaonia lenei faʻailoga i luga o le fesiitaiga muamua o upu faʻailoga uma.
goto_sauni	sauni	Ulufale	Fa'amatalaga saunia fa'ailoga e fa'ailoa mai ai ua sauni le vaega pito i lalo e talia fa'amaumauga. O le puna e maua ai fa'amatalaga fou (pe a maua) pe a e fa'ailoa le fa'ailoga sink_ready ma taofi le tu'uina atu o fa'amatalaga fou pe a e tu'u le fa'ailoga sink_ready. Afai e le mafai e le puna'oa ona tu'uina atu fa'amatalaga fou, e fa'agata le valid_out mo le tasi pe sili atu ta'amilosaga uati se'ia o'o ina sauni e fa'asolo fa'ailoga fa'amatalaga fa'amatalaga talafeagai.
valid_out	aoga	Tuuina atu	Fa'ailoga aoga fa'amatalaga. O le IP autu e fa'amaonia le valid_out fa'ailo maualuga, so'o se taimi lava o lo'o iai se fa'amatalaga fa'amaonia ile data_out; o le IP core deasserts le faailo pe a leai se gaioiga aoga ile data_out.

Mo 'autu IP na gaosia i totonu o Qsys, o fa'ailoga uma o lo'o i totonu o le Avalon-ST fa'aoga. Mo encoders:

• Ulufale: i totonu [0 i faʻamatalaga lautele o data_in]
• Fa'atosina: fafo [0 i le lautele o faʻamatalaga o data_out].

Mo decoders:

• Ulufale: i totonu [0 i le lautele o faʻamatalaga o data_in]
• Fuafuaga: i fafo [0 i fa'amatalaga lautele+numera_errors | data_out]

Avalon-ST Interfaces i DSP IP Cores

Avalon-ST feso'ota'iga e fa'amatala ai se fa'ata'ita'iga masani, fetu'una'i, ma fa'ata'ita'iga mo fe'avea'i fa'amatalaga mai se fa'apogai fa'apogai i se fa'aoga fa'amau.
O le feso'ota'iga fa'aoga o le Avalon-ST goto ma o le fa'aogaina o le fa'aogaina o le Avalon-ST puna. O le Avalon-ST fa'afeso'ota'i e lagolagoina le fa'aliliuina o pepa fa'atasi ai ma fa'aputu fa'atasi i le tele o alalaupapa.
Avalon-ST fa'ailoga feso'ota'iga e mafai ona fa'amatalaina feso'ota'iga fa'asalalau fa'aleaganu'u o lo'o lagolagoina se vaitafe se tasi o fa'amaumauga e aunoa ma le iloa o laina po'o tuaoi o pusa. O ia feso'ota'iga e masani lava ona i ai fa'amaumauga, sauni, ma fa'ailoga aoga. Avalon-ST fa'afeso'ota'i e mafai fo'i ona lagolagoina fa'atonuga lavelave mo fe'avea'i male pa'u fa'atasi ai ma pepa fa'afesoota'i i le tele o alalaupapa. O le Avalon-ST fa'aoga fa'apitoa e tu'ufa'atasia fa'asologa fa'asolosolo tele, lea e mafai ai e oe ona ausia fa'atinoga lelei, fa'atele taimi e aunoa ma le fa'atinoina o le fa'atonuga fa'aletonu.
Avalon-ST feso'ota'iga lagolago i tua, o se faiga e pulea le tafe lea e mafai ai e le goto ona fa'ailo i se puna e taofi le lafoina o fa'amatalaga. E masani ona fa'aogaina e le fa'agogo le fa'amalo e taofi ai le tafe o fa'amaumauga pe a tumu ana pa'u FIFO po'o le taimi fo'i o lo'o fa'apipi'i i lona gaosiga.
Fa'amatalaga Fa'atatau
Avalon Interface Specifications

Talafaasolopito Toe Iloiloga o Pepa

BCH IP Core User Guide toe iloilo tala'aga.

Aso	Fa'aliliuga	Suiga
2017.11.06	17.1	• Fa'aopoopo le lagolago mo masini Intel Cyclone 10 • Fa'asa'o igoa faailo i fa'amatalaga encoder ma decoder.
2017.02.14	16.1	• Aveese ID oloa ma ID fa'atau. • Faasa'o Fa'asa'o mea sese (t) maualuga tau i le 127
2015.10.01	15.1	Fa'aopoopo le ID o oloa ma le fa'atonuga.
2015.05.01	15.0	Fa'asalalauga muamua

Intel Corporation. Ua taofia aia tatau uma. Intel, le Intel logo, ma isi fa'ailoga Intel o fa'ailoga fa'ailoga a le Intel Corporation po'o ona lala. E fa'amaonia e Intel le fa'atinoina o ana oloa FPGA ma semiconductor i fa'amatalaga o lo'o iai nei e tusa ai ma le fa'atonuga masani a Intel, ae fa'asaoina le aia tatau e fai ai suiga i so'o se oloa ma auaunaga i so'o se taimi e aunoa ma se fa'aaliga. E leai se tiute po'o se noataga e afua mai i le talosaga po'o le fa'aogaina o so'o se fa'amatalaga, oloa, po'o se auaunaga o lo'o fa'amatalaina i i'i se'i vagana ua malilie i ai i se faiga tusitusia e Intel. Ua fautuaina tagata fa'atau Intel ina ia maua le fa'amatalaga lata mai o fa'amatalaga masini a'o le'i fa'alagolago i so'o se fa'amatalaga fa'asalalau ma a'o le'i tu'uina atu oka mo oloa po'o tautua.

• O isi igoa ma fa'ailoga e mafai ona ta'ua o se meatotino a isi.

A. BCH IP Core Document Archive

Afai e le o lisiina e le laulau se fa'asologa autu o le IP, e fa'aoga le ta'iala mo le fa'asologa muamua o le IP.

IP Core Version	Fa'aoga Taiala
16.1	BCH IP Core Taiala Fa'aoga
15.1	BCH IP Core Taiala Fa'aoga

Pepa / Punaoa

intel BCH IP Core [pdf] Taiala mo Tagata Fa'aoga BCH IP Core, BCH IP, Core

Fa'asinomaga

• Tusi Taiala