Intel BCH IP Core

Konsènan BCH IP Core

Enfòmasyon ki gen rapò

• BCH IP Core Document Archive nan paj 24
  • Bay yon lis gid itilizatè pou vèsyon anvan yo nan BCH IP Core.
• Entwodiksyon Intel FPGA IP Cores
  • Bay enfòmasyon jeneral sou tout nwayo IP Intel FPGA, ki gen ladan paramèt, génération, amelyore, ak similye nwayo IP.
• Kreye Vèsyon-Endepandan IP ak Qsys Simulation Scripts
  • Kreye scripts simulation ki pa mande mizajou manyèl pou lojisyèl oswa IP vèsyon amelyorasyon.
• Pi bon Pratik Jesyon Pwojè
  • Gid pou jesyon efikas ak portabilite pwojè ou ak IP files.

 Karakteristik debaz Intel® DSP IP

• Avalon® Streaming (Avalon-ST) entèfas
• DSP Builder pou Intel® FPGA pare
• Bann tès pou verifye nwayo IP la
• Modèl simulation fonksyonèl IP pou itilize nan simulateur VHDL ak Verilog HDL ki sipòte Intel

Karakteristik debaz BCH IP

• Ankode oswa dekodeur ki gen gwo pèfòmans totalman paramètrize pou deteksyon ak koreksyon erè:
• Kantite senbòl pou chak mo kòd
• Kantite senbòl chèk pou chak mo kòd
• Kantite Bits D 'paralèl

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.

• Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun.

DSP IP Core Device Family Support

Intel ofri nivo sipò aparèy sa yo pou Intel FPGA IP nwayo:

• Sipò davans -nwayo IP a disponib pou simulation ak konpilasyon pou fanmi aparèy sa a. FPGA pwogramasyon file (.pof) sipò pa disponib pou lojisyèl Quartus Prime Pro Stratix 10 Edition Beta epi kòm sa yo pa ka garanti fèmen IP tan an. Modèl distribisyon gen ladan estimasyon jeni inisyal reta yo ki baze sou enfòmasyon bonè apre layout. Modèl distribisyon yo sijè a chanje kòm tès Silisyòm amelyore korelasyon ki genyen ant Silisyòm aktyèl la ak modèl yo distribisyon. Ou ka itilize debaz IP sa a pou etid sistèm achitekti ak itilizasyon resous, simulation, pinout, evalyasyon latansi sistèm, evalyasyon distribisyon debaz (bidjè tiyo), ak estrateji transfè I/O (lajè chemen done, pwofondè pete, konpwomi estanda I/O). ).
• Sipò preliminè -Intel verifye nwayo IP ak modèl distribisyon preliminè pou fanmi aparèy sa a. Nwayo IP a satisfè tout kondisyon fonksyonèl, men li ka toujou ap sibi analiz distribisyon pou fanmi aparèy la. Ou ka sèvi ak li nan desen pwodiksyon ak prekosyon.
• Sipò final -Intel verifye nwayo IP ak dènye modèl distribisyon pou fanmi aparèy sa a. Nwayo IP a satisfè tout kondisyon fonksyonèl ak distribisyon pou fanmi aparèy la. Ou ka itilize li nan desen pwodiksyon.

Tablo 1. DSP IP Core Device Family Support

Fanmi Aparèy	Sipò
Arria® II GX	Final
Arria II GZ	Final
Arria V	Final
Intel Arria 10	Final
Cyclone® IV	Final
Siklòn V	Final
Intel Cyclone 10	Final
Intel MAX® 10 FPGA	Final
Stratix® IV GT	Final
Stratix IV GX/E	Final
Stratix V	Final
Intel Stratix 10	Avanse
Lòt fanmi aparèy	Pa gen sipò

 BCH IP Core Release Information

Sèvi ak enfòmasyon lage yo lè w bay lisans IP nwayo a.

Tablo 2.Release Enfòmasyon

Atik	Deskripsyon
Version	17.1
Dat lage	Novanm 2017
Kòd pou kòmande	IP-BCH (IPR-BCH)

Intel verifye ke vèsyon aktyèl la nan lojisyèl Quartus Prime konpile vèsyon anvan chak nwayo IP. Intel pa verifye ke lojisyèl Quartus Prime konpile vèsyon debaz IP ki pi gran pase vèsyon anvan an. Intel FPGA IP Release Notes bay lis nenpòt eksepsyon.
Enfòmasyon ki gen rapò

• Nòt lage Intel FPGA IP
• Errata pou nwayo IP BCH nan baz Konesans

DSP IP Verifikasyon Nwayo

• Anvan lage yon vèsyon nan yon nwayo IP, Intel kouri tès regresyon konplè pou verifye bon jan kalite li ak kòrèk. Intel jenere varyasyon koutim nan nwayo IP pou egzèse opsyon paramèt divès kalite ak byen simulation modèl simulation ki kapab lakòz yo ak rezilta yo verifye kont modèl simulation mèt.

BCH IP Nwayo Pèfòmans ak Itilizasyon Resous

• Tipikman espere pèfòmans pou yon BCH IP Core lè l sèvi avèk lojisyèl Quartus Prime ak aparèy Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8), ak Stratix V (5SGXEA7H3F35C3). Kote m se kantite bit pou chak senbòl; n se longè mo kòd la; d se lajè paralèl antre done; t se kapasite koreksyon erè.

Tablo 3. Pèfòmans Dekodeur ak Itilizasyon Resous

Aparèy	Paramèt				memwa		ALM	Anrejistre yo		max (MHz)
	m	n	d	t	M10K	M20K		Prensipal	Segondè y
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Siklòn V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Siklòn V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Siklòn V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Siklòn V	8	255	5	42	5	—	10,234	23,391	1,551	164
kontinye…

Aparèy	Paramèt				memwa		ALM	Anrejistre yo		max (MHz)
	m	n	d	t	M10K	M20K		Prensipal	Segondè y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tablo 4. Pèfòmans ankode ak itilizasyon resous yo

Aparèy	Paramèt				memwa		ALM	Anrejistre yo		max (MHz)
	m	n	d	t	M10K	M20K		Prensipal	Segondè y
Arria V	8	255	10	42	2	—	337	592	0	243
Siklòn V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Siklòn V	8	255	12	42	2	—	395	602	0	174
kontinye…

Aparèy	Paramèt				memwa		ALM	Anrejistre yo		max (MHz)
	m	n	d	t	M10K	M20K		Prensipal	Segondè y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Siklòn V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Siklòn V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Kòmanse

Enstale ak lisans Intel FPGA IP Cores

Enstalasyon lojisyèl Intel Quartus® Prime gen ladan bibliyotèk Intel FPGA IP. Bibliyotèk sa a bay anpil nwayo IP itil pou itilizasyon pwodiksyon ou san ou pa bezwen yon lisans adisyonèl. Gen kèk nwayo Intel FPGA IP mande pou achte yon lisans separe pou itilizasyon pwodiksyon an. Mòd Evalyasyon IP Intel FPGA a pèmèt ou evalye nwayo Intel FPGA IP ki gen lisans sa yo nan simulation ak pyès ki nan konpitè, anvan w deside achte yon lisans debaz IP pwodiksyon konplè. Ou sèlman bezwen achte yon lisans pwodiksyon konplè pou nwayo Intel IP ki gen lisans apre ou fin fè tès pyès ki nan konpitè epi ou pare pou itilize IP nan pwodiksyon an. Lojisyèl Intel Quartus Prime enstale nwayo IP nan kote sa yo pa default:
Figi 1. IP Nwayo Enstalasyon Chemen

Tablo 5. Kote enstalasyon IP Core yo

Kote	Lojisyèl	Platfòm
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro edisyon	Windows *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard edisyon	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro edisyon	Linux *
:/inter FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard edisyon	Linux

Intel FPGA IP Evalyasyon mòd

Mòd Evalyasyon IP Intel FPGA gratis pèmèt ou evalye nwayo Intel FPGA IP ki gen lisans nan simulation ak pyès ki nan konpitè anvan ou achte. Intel FPGA IP Evalyasyon Mode sipòte evalyasyon sa yo san yon lisans adisyonèl:

• Simile konpòtman yon nwayo Intel FPGA IP ki gen lisans nan sistèm ou an.
• Verifye fonksyonalite, gwosè, ak vitès nwayo IP la byen vit ak fasil.
• Jenere pwogramasyon aparèy tan limite files pou desen ki gen ladan nwayo IP.
• Pwograme yon aparèy ak nwayo IP ou epi verifye konsepsyon ou nan pyès ki nan konpitè.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.

• Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun.

Intel FPGA IP Evalyasyon Mode sipòte mòd operasyon sa yo:

• mare-Pèmèt kouri konsepsyon an ki gen lisans Intel FPGA IP endefiniman ak yon koneksyon ant tablo ou a ak òdinatè lame a. Mòd atache mande pou yon seri aksyon gwoup tès jwenti (JTAG) kab konekte ant JTAG pò sou tablo ou a ak òdinatè lame a, ki ap kouri Intel Quartus Prime Programmer la pou dire peryòd evalyasyon pyès ki nan konpitè. Pwogramè a sèlman mande pou yon enstalasyon minimòm de lojisyèl Intel Quartus Prime a, epi li pa mande pou okenn lisans Intel Quartus Prime. Òdinatè lame a kontwole tan evalyasyon an lè li voye yon siyal peryodik nan aparèy la atravè JTAG pò. Si tout nwayo IP ki gen lisans nan konsepsyon an sipòte mòd kole, tan evalyasyon an ap kouri jiskaske nenpòt evalyasyon debaz IP ekspire. Si tout nwayo IP yo sipòte tan evalyasyon san limit, aparèy la pa tan.
• Untethered-Pèmèt kouri konsepsyon ki gen IP ki gen lisans lan pou yon tan limite. Nwayo IP la retounen nan mòd untethered si aparèy la dekonekte nan òdinatè lame a ki ap kouri lojisyèl Intel Quartus Prime la. Nwayo IP la tou retounen nan mòd untethered si nenpòt lòt nwayo IP ki gen lisans nan konsepsyon an pa sipòte mòd atache.

Lè tan evalyasyon an ekspire pou nenpòt IP Intel FPGA ki gen lisans nan konsepsyon an, konsepsyon an sispann fonksyone. Tout nwayo IP ki sèvi ak Intel FPGA IP Evalyasyon Mode a soti an menm tan lè nenpòt nwayo IP nan konsepsyon an tan. Lè tan evalyasyon an ekspire, ou dwe repwograme aparèy FPGA la anvan ou kontinye verifikasyon pyès ki nan konpitè. Pou pwolonje itilizasyon nwayo IP a pou pwodiksyon, achte yon lisans pwodiksyon konplè pou nwayo IP la.
Ou dwe achte lisans lan epi jenere yon kle lisans pwodiksyon konplè anvan ou kapab jenere yon pwogramasyon aparèy san restriksyon file. Pandan Intel FPGA IP Evalyasyon Mode, Konpilatè a sèlman jenere yon pwogramasyon aparèy ki limite nan tan file ( _time_limited.sof) ki ekspire nan limit tan an.

Figi 2. Intel FPGA IP Evalyasyon Mode Flow

Nòt:

Al gade nan gid itilizatè chak nwayo IP pou etap paramètrizasyon ak detay aplikasyon an.
Intel bay lisans nwayo IP sou yon baz pou chak chèz, pou tout tan. Frè lisans lan gen ladan antretyen ak sipò premye ane. Ou dwe renouvle kontra antretyen an pou resevwa mizajou, korije ensèk, ak sipò teknik pi lwen pase premye ane a. Ou dwe achte yon lisans pwodiksyon konplè pou nwayo Intel FPGA IP ki mande pou yon lisans pwodiksyon, anvan ou jenere pwogramasyon files ke ou ka itilize pou yon tan san limit. Pandan Intel FPGA IP Evalyasyon Mode, Konpilatè a sèlman jenere yon pwogramasyon aparèy ki limite nan tan file ( _time_limited.sof) ki ekspire nan limit tan an. Pou jwenn kle lisans pwodiksyon ou yo, vizite Sant Lisans oto-sèvis oswa kontakte reprezantan Intel FPGA lokal ou a.
Akò lisans lojisyèl Intel FPGA yo gouvène enstalasyon ak itilizasyon nwayo IP ki gen lisans, lojisyèl konsepsyon Intel Quartus Prime, ak tout nwayo IP ki pa gen lisans.

Enfòmasyon ki gen rapò

• Sit lisans Intel Quartus Prime
• Enstalasyon lojisyèl Intel FPGA ak lisans

BCH IP Nwayo Intel FPGA IP Evalyasyon Mode Timeout Konpòtman

Tout nwayo IP nan yon aparèy tan soti ansanm lè yo rive nan tan evalyasyon ki pi restriksyon. Si yon konsepsyon gen plis pase yon nwayo IP, konpòtman tan-soti nan lòt nwayo IP yo ka maske konpòtman an tan-soti nan yon nwayo IP espesifik. Pou nwayo IP, tan an untethered se 1 èdtan; valè tan-soti atache a se endefini. Konsepsyon ou sispann travay apre tan evalyasyon pyès ki nan konpitè fini. Lojisyèl Quartus Prime a sèvi ak Intel FPGA IP Evalyasyon Mode Files (.ocp) nan anyè pwojè ou a pou idantifye itilizasyon pwogram evalyasyon Intel FPGA IP Evalyasyon Mode. Apre ou aktive karakteristik la, pa efase sa yo files.Lè tan evalyasyon an ekspire, done pwodiksyon pò data_out la ale ba
Enfòmasyon ki gen rapò
AN 320: OpenCore Plus Evalyasyon Megafonctions

Katalòg ak Editè Paramèt

Katalòg IP a montre nwayo IP ki disponib pou pwojè ou a. Sèvi ak karakteristik sa yo nan Katalòg IP a pou jwenn ak pèrsonalize yon nwayo IP:

• Filtre IP Katalòg pou Montre IP pou fanmi aparèy aktif oswa Montre IP pou tout fanmi aparèy. Si ou pa gen okenn pwojè ki louvri, chwazi Fanmi Aparèy la nan Katalòg IP.
• Tape nan jaden rechèch la pou jwenn nenpòt non debaz IP konplè oswa pasyèl nan Katalòg IP.
• Dwa-klike sou yon non debaz IP nan Katalòg IP pou montre detay sou aparèy ki sipòte, pou ouvri katab enstalasyon IP nwayo a, ak pou lyen ki mennen nan dokiman IP.
• Klike sou Chèche pou Partner IP to access partner IP information on the web.
• Editè paramèt la mande w pou presize yon non varyasyon IP, pò si ou vle, ak pwodiksyon file opsyon jenerasyon. Editè paramèt la jenere yon IP Intel Quartus Prime wo nivo file (.ip) pou yon varyasyon IP nan pwojè Intel Quartus Prime Pro Edition.
• Editè paramèt la jenere yon IP Quartus wo nivo file (.qip) pou yon varyasyon IP nan pwojè Intel Quartus Prime Standard Edition. Sa yo files reprezante varyasyon IP nan pwojè a ak magazen enfòmasyon paramètrizasyon.

Figi 3. Editè paramèt IP (Intel Quartus Prime Pro Edition)

Figi 4. Editè paramèt IP (Intel Quartus Prime Standard Edition)

Jenere IP Cores (Intel Quartus Prime Pro Edition)

Byen vit konfigirasyon Intel FPGA debaz IP nan editè paramèt Intel Quartus Prime. Double-klike sou nenpòt eleman nan Katalòg IP la pou lanse editè paramèt la. Editè paramèt la pèmèt ou defini yon varyasyon koutim nan nwayo IP la. Editè paramèt la jenere sentèz varyasyon IP ak simulation si ou vle files ak

ajoute
la .ip file ki reprezante varyasyon an nan pwojè ou otomatikman.
Figi 5. Editè paramèt IP (Intel Quartus Prime Pro Edition)

Swiv etap sa yo pou lokalize, enstanye, ak pèrsonalize yon nwayo IP nan editè paramèt la:

1. Kreye oswa louvri yon pwojè Intel Quartus Prime (.qpf) pou genyen varyasyon IP enstansye a.
2. Nan Katalòg IP (Zouti ➤ Katalòg IP), lokalize epi klike sou non nwayo IP a pou personnaliser. Pou jwenn yon eleman espesifik, tape kèk oswa tout non eleman nan nan bwat rechèch IP Catalog. Fenèt New IP Varyasyon an parèt.
3. Espesifye yon non wo nivo pou varyasyon IP koutim ou a. Pa mete espas nan non varyasyon IP oswa chemen. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip. Klike sou OK. Editè paramèt la parèt.
4. Mete valè paramèt yo nan editè paramèt la ak view dyagram nan blòk pou eleman an. Tab la Mesaj Paramètrizasyon nan pati anba a montre nenpòt erè nan paramèt IP:

• Opsyonèlman, chwazi valè paramèt prereglaj si yo bay pou nwayo IP ou a. Prereglaj presize valè paramèt inisyal pou aplikasyon espesifik.
• Espesifye paramèt ki defini fonksyonalite debaz IP, konfigirasyon pò, ak karakteristik espesifik aparèy yo.
• Espesifye opsyon pou trete nwayo IP la files nan lòt zouti EDA.
• Nòt: Ale nan gid itilizatè debaz IP ou a pou enfòmasyon sou paramèt debaz IP espesifik yo.

1. Klike sou Jenere HDL. Bwat dyalòg Jenerasyon an parèt.
2. Espesifye pwodiksyon an file opsyon jenerasyon, epi klike sou Jenere. Sentèz la ak simulation files jenere selon espesifikasyon ou yo.
3. Pou jenere yon banc tès simulation, klike sou Jenere ➤ Jenere sistèm tèsbanch. Espesifye opsyon jenerasyon testbench, epi klike sou Jenere.
4. Pou jenere yon modèl enstansyasyon HDL ke ou ka kopye epi kole nan editè tèks ou a, klike sou Jenere ➤ Montre modèl enstansyasyon.
5. Klike sou Fini. Klike sou Wi si yo mande pou ajoute files ki reprezante varyasyon IP nan pwojè ou a.
6. Apre jenere ak enstansye varyasyon IP ou a, fè devwa pin apwopriye pou konekte pò yo.

Nòt: Gen kèk nwayo IP jenere diferan aplikasyon HDL selon paramèt nwayo IP yo. RTL ki kache nan nwayo IP sa yo gen yon kòd hash inik ki anpeche kolizyon non modil ant diferan varyasyon nan nwayo IP la. Kòd inik sa a rete konsistan, bay menm anviwònman IP ak vèsyon lojisyèl pandan jenerasyon IP. Kòd inik sa a ka chanje si ou modifye paramèt nwayo IP a oswa ajou vèsyon nwayo IP la. Pou evite depandans sou kòd inik sa yo nan anviwònman simulation ou a, al gade nan Jenerasyon yon script konfigirasyon similatè konbine.

Pwodiksyon IP Core Generation (Intel Quartus Prime Pro Edition)

Lojisyèl Intel Quartus Prime la jenere pwodiksyon sa a file estrikti pou nwayo IP endividyèl ki pa fè pati yon sistèm Platform Designer.

Figi 6. Pwodiksyon jenerasyon Nwayo IP endividyèl (Intel Quartus Prime Pro Edition)

• Si sipòte ak pèmèt pou varyasyon debaz IP ou a.

Tablo 6. Sòti Files nan Intel FPGA IP jenerasyon

File Non	Deskripsyon
<ou_ip>.ip	Varyasyon IP wo nivo file ki gen paramètrizasyon yon nwayo IP nan pwojè ou a. Si varyasyon IP la fè pati yon sistèm Platform Designer, editè paramèt la tou jenere yon .qsys file.
<ou_ip>.cmp	Deklarasyon konpozan VHDL (.cmp) file se yon tèks file ki gen definisyon jenerik lokal ak pò ke ou itilize nan konsepsyon VHDL files.
<ou_ip>_generation.rpt	IP oswa Platform Designer jenerasyon boutèy demi lit file. Montre yon rezime mesaj yo pandan jenerasyon IP.
kontinye…

File Non	Deskripsyon
<ou_ip>.qgsimc (sistèm Designer platfòm sèlman)	Cache simulation file ki konpare .qsys ak .ip files ak paramètrizasyon aktyèl la nan sistèm nan Platform Designer ak nwayo IP. Konparezon sa a detèmine si Platform Designer ka sote rejenerasyon HDL la.
<ou_ip>.qgsynth (sistèm Designer platfòm sèlman)	Cache sentèz file ki konpare .qsys ak .ip files ak paramètrizasyon aktyèl la nan sistèm nan Platform Designer ak nwayo IP. Konparezon sa a detèmine si Platform Designer ka sote rejenerasyon HDL la.
<ou_ip>.qip	Gen tout enfòmasyon pou entegre ak konpile eleman IP la.
<ou_ip>.csv	Gen enfòmasyon sou sitiyasyon ajou nan eleman IP la.
.bsf	Yon reprezantasyon senbolik varyasyon IP pou itilize nan dyagram blòk Files (.bdf).
<ou_ip>.spd	Antre file ke ip-make-simscript mande pou jenere scripts simulation. .spd la file gen yon lis files ou jenere pou simulation, ansanm ak enfòmasyon sou memwa ke ou inisyalize.
<ou_ip>.ppf	Planifikatè PIN la File (.ppf) estoke devwa pò ak nod yo pou konpozan IP ou kreye pou itilize ak Pin Planner la.
<ou_ip>_bb.v	Sèvi ak Verilog BlackBox (_bb. v) file kòm yon deklarasyon modil vid pou itilize kòm yon bwat nwa.
<ou_ip>_inst.v oswa _inst.vhd	HDL ansyenample modèl enstansyasyon. Kopi epi kole sa ki nan sa a file nan HDL ou file enstansye varyasyon IP la.
<ou_ip>.regmap	Si IP a gen enfòmasyon enskri, lojisyèl Intel Quartus Prime jenere .regmap la file. .regmap la file dekri enfòmasyon kat enskri nan entèfas mèt ak esklav. Sa a file konpleman la .sopcinfo file pa bay plis enfòmasyon detaye enskri sou sistèm nan. Sa a file pèmèt ekspozisyon enskri views ak estatistik itilizatè-personnalizable nan System Console.
<ou_ip> .svd	Pèmèt zouti debug sistèm HPS yo view enskri kat periferik ki konekte ak HPS nan yon sistèm Platform Designer. Pandan sentèz, lojisyèl Intel Quartus Prime estoke .svd la files pou koòdone esklav la vizib pou mèt yo System Console nan .sof la file nan sesyon debug la. Konsole sistèm nan li seksyon sa a, ki Platform Designer mande pou enfòmasyon kat jeyografik anrejistre. Pou esklav sistèm, Platform Designer la jwenn aksè nan rejis yo pa non.
<ou_ip>.vou_ip>.vhd	HDL files ki enstansye chak submodule oswa nwayo IP timoun pou sentèz oswa simulation.
konseye/	Gen yon script msim_setup.TCL pou mete sou pye ak kouri yon simulation ModelSim.
aldec/	Gen yon script Riviera*-PRO rivierapro_setup. TCL pou konfigirasyon ak kouri yon simulation.
/synopsys/vcs /synopsys/vcsmx	Gen yon script shell vcs_setup.sh pou mete kanpe epi kouri yon simulation VCS*. Gen yon script shell vcsmx_setup.sh ak synopsys_sim.setup file pou mete sou pye ak kouri yon simulation VCS MX*.
/ kadans	Gen yon script shell ncsim_setup.sh ak lòt konfigirasyon files pou mete sou pye ak kouri yon simulation NCSIM.
/submodules	Gen HDL files pou submodule debaz IP.
<IP soumodil>/	Platform Designer jenere /synth ak /sim sou-anyè pou chak anyè soumodil IP ke Platform Designer jenere.

Simulation Intel FPGA IP Cores

Lojisyèl Intel Quartus Prime a sipòte simulation RTL debaz IP nan similatè EDA espesifik. IP jenerasyon kreye simulation files, ki gen ladan modèl simulation fonksyonèl, nenpòt ki tès (oswa ansyenample design), ak machann-espesifik simulateur konfigirasyon scripts pou chak nwayo IP. Sèvi ak modèl simulation fonksyonèl ak nenpòt banc tès oswa ansyenample konsepsyon pou simulation. Pwodiksyon IP jenerasyon ka gen ladan tou scripts pou konpile ak kouri nenpòt tèsbanch. Scripts yo lis tout modèl oswa bibliyotèk ou bezwen pou simulation nwayo IP ou.
Lojisyèl Intel Quartus Prime a bay entegrasyon ak anpil simulateur ak sipòte plizyè simulation koule, ki gen ladan pwòp scripted ak koutim simulation koule ou. Kèlkeswa koule ou chwazi a, simulation debaz IP enplike etap sa yo:

1. Jenere modèl simulation, testbench (oswa egzanpample design), ak script konfigirasyon similatè files.
2. Fikse anviwònman similatè ou a ak nenpòt scripts simulation.
3. Konpile bibliyotèk modèl simulation.
4. Kouri similatè ou a.

DSP Builder pou Intel FPGAs Design Flow

DSP Builder pou Intel FPGA diminye sik konsepsyon siyal dijital (DSP) lè li ede ou kreye reprezantasyon pyès ki nan konpitè yon konsepsyon DSP nan yon anviwònman devlopman algorithm-zanmitay.
Nwayo IP sa a sipòte DSP Builder pou Intel FPGA. Sèvi ak DSP Builder pou Intel FPGAs koule si ou vle kreye yon modèl DSP Builder pou Intel FPGAs ki gen ladann yon varyasyon debaz IP; itilize IP Katalòg si ou vle kreye yon varyasyon debaz IP ke ou ka enstansye manyèlman nan konsepsyon ou.
Enfòmasyon ki gen rapò
Sèvi ak chapit MegaCore Functions nan Manyèl DSP Builder pou Intel FPGAs.

BCH IP Nwayo Fonksyonèl Deskripsyon

Sijè sa a dekri achitekti, entèfas, ak siyal IP nwayo a.
Ou ka paramèt BCH IP nwayo a kòm yon ankode oswa yon dekodeur. Ankode a resevwa pake done epi jenere senbòl chèk yo; dekodè a detekte ak korije erè.

BCH IP Nwayo Encoder

Ankode BCH a gen yon achitekti paralèl ak opinyon ak pwodiksyon d bit done. Lè ankode a resevwa senbòl done, li jenere senbòl chèk pou yon mo kode bay epi li voye mo kode antre a ak senbòl chèk yo nan koòdone pwodiksyon an. Ankode a sèvi ak backpressure sou eleman an en lè li jenere senbòl chèk yo.
Figi 7. Distribisyon ankode

Siyal la pare endike ke ankode a ka aksepte kouran kap fèk ap rantre. Sou kwen k ap monte clk, si siyal enkodeur pare a wo, voye kouran done antre atravè pò data_in ak revandike chaj segondè pou endike done opinyon ki valab. Sipoze mo mesaj konplè a bezwen X siyal revèy. Lè pwosesis opinyon sa a rive nan sik revèy X-1, siyal la pare ankode ba. Nan pwochen clk k ap monte kwen an, ankode a aksepte opinyon ki soti nan pò data_in, ak ankode a resevwa mo a plen mesaj. Anvan siyal la pare retounen nan segondè ankò, ankode a pa aksepte nouvo done opinyon. Lè valid_outt siyal afime wo, pwodiksyon kode codeword valab nan pò data_out la. Nan premye sik revèy kote done pwodiksyon an valab, sop_out deklare wo pou yon sèl sik sèlman, ki endike kòmansman pake a. Nwayo IP a gen presyon devan ak dèyè, ke ou ka kontwole ak siyal la pare ak sink_ready. Afime siyal sop_in ak eop_in kòrèkteman nan sik revèy la, sa vle di premye ak dènye sik revèy mo kòd antre.

Kod ki pi kout
Nwayo IP BCH la sipòte mo kod ki pi kout yo. Yon mo kòd ki pi kout gen mwens senbòl pase valè maksimòm N, ki se 2M –1, kote N se kantite total senbòl pou chak mo ak M se kantite bit pou chak senbòl. Yon mo kòd ki pi kout matematikman ekivalan a yon kòd longè maksimòm ak senbòl done siplemantè yo nan kòmansman mo kòd la mete a 0. Pa egzanp.ample, (220,136) se yon mo kòd ki pi kout nan (255,171). Tou de codewords sa yo sèvi ak menm kantite chèk senbòl, 11. Pou itilize codewords raccourcis ak dekodeur a, sèvi ak editè paramètre pou mete longè codeword pou valè kòrèk.

BCH IP Nwayo Dekodeur

Lè dekodeur a resevwa mo kode a, li itilize senbòl chèk yo pou detekte erè epi korije yo. Mo kode kode resevwa a ka diferan de mo kode orijinal la akòz bri nan chanèl la. Dekodeur a detekte erè lè l sèvi avèk plizyè polinòm pou jwenn kote erè a ak valè erè a. Lè dekodeur a jwenn kote erè a ak valè, dekodeur a korije erè yo nan yon mo kòd epi voye mo kòd la nan pwodiksyon an. Si e<=t, nwayo IP a ka korije erè; si e > t, ou wè rezilta enprevizib.
Figi 8. Distribisyon dekodeur

Mo kòd la kòmanse lè ou revandike siyal chaj la ak siyal sop_in la. Dekodè a aksepte done yo nan data_in kòm done valab. Mo kòd la fini lè ou afime siyal eop_in la. Pou yon mo kòd 1-chanèl, afime siyal sop_in ak eop_in pou yon sik revèy. Lè dekodeur a dezasserte siyal pare a, dekodeur a pa ka trete okenn plis done jiskaske li afime siyal pare a ankò. Nan pwodiksyon an, operasyon an se idantik. Lè dekodeur a afime siyal valid_out la ak siyal sop_out la, dekodè a bay done valab sou data_out. Dekodeur a afime siyal sop_out ak siyal eop_out pou endike kòmansman ak fen yon mo kòd. Dekodè a otomatikman detekte ak korije erè nan yon mo kòd epi li afime siyal nimewo_of_errors la lè li rankontre yon mo ki pa korije. Dekodeur a bay mo kod konplè ki gen ladan senbòl chèk yo, ke ou ta dwe retire. Siyal la pare endike ke dekodeur a ka aksepte yon kouran kap fèk ap rantre. Sou kwen k ap monte clk, si siyal enkodeur pare a wo, voye kouran done opinyon atravè data_in ak revandike chaj segondè pou endike done opinyon ki valab. Lè valid_out afime wo, pwodiksyon dekode mo a valab nan pò data_out la. Number_of_errors montre kantite erè nwayo IP la detekte. Nan premye sik revèy kote done pwodiksyon yo valab, sop_out deklare wo pou yon sèl sik sèlman, ki endike kòmansman pake pwodiksyon an. Nwayo IP a gen presyon devan ak dèyè, ke ou kontwole ak siyal la pare ak siyal sink_ready. Afime siyal sop_in ak eop_in kòrèkteman nan sik revèy la, sa vle di premye ak dènye sik revèy mo kòd antre.

CH IP Nwayo Paramèt

Tablo 7. Paramèt

Paramèt	Valè legal yo	Valè Default	Deskripsyon
BCH modil	Ankode oswa Dekodeur	Ankode	Espesifye yon ankode oswa yon dekodeur.
Kantite Bits pou chak senbòl (m)	3 a 14 (encodeur oswa 6 a 14 (dekodeur)	14	Espesifye kantite bit pou chak senbòl.
Longè mo kòd (n)	parity_bits+1 : 2m-1	8,784	Espesifye longè mo kòd la. Dekodeur a aksepte yon nouvo senbòl chak sik revèy si 6.5R < N. Si N>=6.5R +1, dekodè a montre konpòtman kontinyèl.
Kapasite koreksyon erè (t)	Ranje sòti nan m. Pou dekodeur a, sòsye an limite seri ant 8 ak 127.	40	Espesifye kantite bit yo dwe korije.
Bits parite	–	560	Montre kantite bit parite nan mo kòd la. Sòsye an soti paramèt sa a soti nan t.
Longè mesaj (k)	–	8,224	Montre kantite bit mesaj nan mo kòd la. Sòsye an soti paramèt sa a soti nan t ak n.
Polinòm primitif	–	17,475	Montre polinòm primitif la. sòti nan chwa m.
Paralèl D' done lajè	Ankode: 1 a min (parity_bits, k-1). Dekodeur: • d < etaj(n*3/14) • d < etaj(n/ etaj[2*log2(2 * t)])	20	Kantite bit pou antre chak sik revèy.

BCH IP Nwayo Entèfas ak Siyal

Tablo 8. Revèy ak Reset siyal yo

Non	Kalite Avalon-ST	Direksyon	Deskripsyon
CLK	CLK	Antre	Revèy sistèm prensipal la. Nwayo IP antye opere sou kwen k ap monte nan CLK.
reset	reset_n	Antre	Yon siyal ki ba aktif ki reset tout sistèm nan lè afime. Ou ka afime siyal sa a asynchrone. Sepandan, ou dwe désasser li synchrone siyal clk_clk. Lè nwayo IP a refè soti nan reset, asire ke done li resevwa yo se yon pake konplè.

Tablo 9. Siyal Entèfas Antre ak Sòti Avalon-ST

Non	Kalite Avalon-ST	Direksyon	Deskripsyon
pare	pare	Sòti	Done transfè pare siyal pou endike koule a pare pou aksepte done. Koòdone nan koule kondwi siyal la pare kontwole koule nan done atravè koòdone la. Koòdone nan koule kaptire siyal yo koòdone done sou aktyèl clk k ap monte kwen an.
done_nan[]	done	Antre	Antre done pou chak mo kòd, senbòl pa senbòl. Valab sèlman lè ou afime siyal in_valid la.
done_soti	done	Sòti	Gen pwodiksyon dekode lè nwayo IP afime siyal la out_valid. Senbòl korije yo nan menm lòd yo antre.
eop_nan	eop	Antre	Siyal nan fen pake (mo kòd).
eop_out	eop	Sòti	Siyal fen pake (kod). Siyal sa a endike limit pake yo sou data_in[] bis la. Lè nwayo IP kondwi siyal sa a wo, li endike ke fen pake a prezan nan otobis data_in[] la. Nwayo IP afime siyal sa a sou dènye transfè chak pake.
nan_erè	erè	Antre	Siyal erè. Espesifye si senbòl done antre a se yon erè epi si dekodè a ka konsidere li kòm yon efase. Efase-sipòte dekodè sèlman.
chaj	valab	Antre	Done valab siyal pou endike validite siyal done yo. Lè ou revandike siyal in_valid la, siyal koòdone done Avalon-ST yo valab. Lè ou désaser siyal in_valid la, siyal koòdone done Avalon-ST yo pa valab epi yo dwe neglije. Ou ka afime siyal in_valid la chak fwa done yo disponib. Sepandan, koule a sèlman kaptire done ki soti nan sous la lè nwayo a IP afime siyal la in_ready.
kantite_de_err oswa	erè	Sòti	Endike kantite erè (dekodeur sèlman). Valab lè nwayo IP afime eop_out .
sop_in	sop	Antre	Kòmanse siyal pake (kod).
sop_out	sop	Sòti	Kòmanse nan siyal pake (kod). Siyal sa a endike limit mo kòd yo sou data_in[] bis la. Lè nwayo IP kondwi siyal sa a wo, li endike ke kòmansman pake a prezan nan otobis data_in[] la. Nwayo IP a deklare siyal sa a sou premye transfè chak mo kòd.
koule_pare	pare	Antre	Done transfè pare siyal pou endike ke modil en a pare pou aksepte done. Sous la bay nouvo done (si sa disponib) lè ou afime siyal sink_ready a epi li sispann bay nouvo done lè ou dezaserte siyal sink_ready la. Si sous la pa kapab bay nouvo done, li dezasserte valid_out pou youn oswa plis sik revèy jiskaske li prepare pou kondwi siyal koòdone done ki valab.
valid_out	valab	Sòti	Done valab siyal. Nwayo IP a deklare siyal valid_out la wo, chak fwa yon pwodiksyon valab sou data_out ; nwayo IP a dezasserte siyal la lè pa gen okenn pwodiksyon valab sou data_out .

Pou nwayo IP ki te pwodwi nan Qsys, tout siyal yo nan yon koòdone Avalon-ST. Pou ankode:

• Antre: nan[0 a lajè done nan data_in]
• Sòti: out [0 a done lajè nan data_out].

Pou dekodè:

• Antre: nan [0 nan lajè done nan data_in]
• Sòti: soti [0 nan lajè done + nimewo_erè | done_out]

Entèfas Avalon-ST nan DSP IP Cores

Koòdone Avalon-ST defini yon pwotokòl estanda, fleksib, ak modilè pou transfè done soti nan yon koòdone sous nan yon koòdone koule.
Koòdone nan opinyon se yon koule Avalon-ST ak koòdone pwodiksyon an se yon sous Avalon-ST. Koòdone Avalon-ST sipòte transfè pakè ak pake ki antre nan plizyè chanèl.
Siyal koòdone Avalon-ST ka dekri koòdone difizyon tradisyonèl ki sipòte yon sèl kouran done san yo pa konnen chanèl oswa limit pake. Entèfas sa yo tipikman gen done, pare, ak siyal valab. Entèfas Avalon-ST kapab sipòte tou pwotokòl ki pi konplèks pou transfè pete ak pake ak pake ki antre nan plizyè chanèl. Koòdone Avalon-ST nannan senkronize desen miltichanèl, ki pèmèt ou reyalize aplikasyon efikas, miltiplexed tan san yo pa oblije aplike lojik kontwòl konplèks.
Koòdone Avalon-ST sipòte backpressure, ki se yon mekanis kontwòl koule kote yon koule ka siyal nan yon sous yo sispann voye done. Lavabo a anjeneral sèvi ak backpressure pou sispann koule nan done lè tanpon FIFO li yo plen oswa lè li gen konjesyon sou pwodiksyon li yo.
Enfòmasyon ki gen rapò
Espesifikasyon entèfas Avalon

Istwa revizyon dokiman

BCH IP Nwayo Itilizatè Gid istwa revizyon.

Dat	Version	Chanjman
2017.11.06	17.1	• Te ajoute sipò pou aparèy Intel Cyclone 10 • Korije non siyal yo nan deskripsyon ankode ak dekodeur.
2017.02.14	16.1	• Retire ID pwodwi ak ID vandè. • Korije Kapasite koreksyon erè (t) valè maksimòm a 127
2015.10.01	15.1	Te ajoute ID pwodwi ak kòd kòmande.
2015.05.01	15.0	Premye lage

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.

• Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun.

A. BCH IP Core Document Archive

Si tablo a pa bay lis yon vèsyon debaz IP, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

IP Core Version	Gid itilizatè
16.1	Gid Itilizatè BCH IP Nwayo
15.1	Gid Itilizatè BCH IP Nwayo

Dokiman / Resous

Intel BCH IP Core [pdfGid Itilizatè BCH IP Nwayo, BCH IP, Nwayo

Referans

• Manyèl itilizatè