Intel BCH IP Core

O BCH IP Core

Související informace

• Archiv základních dokumentů BCH IP na straně 24
  • Poskytuje seznam uživatelských příruček pro předchozí verze BCH IP Core.
• Úvod do Intel FPGA IP Cores
  • Poskytuje obecné informace o všech IP jádrech Intel FPGA, včetně parametrizace, generování, upgradu a simulace IP jader.
• Vytváření verze-nezávislých IP a Qsys simulačních skriptů
  • Vytvářejte simulační skripty, které nevyžadují ruční aktualizace pro upgrade softwaru nebo verze IP.
• Nejlepší postupy projektového řízení
  • Pokyny pro efektivní správu a přenositelnost vašeho projektu a IP files.

 Základní funkce Intel® DSP IP

• Rozhraní Avalon® Streaming (Avalon-ST).
• Připraven DSP Builder pro Intel® FPGA
• Testbenches pro ověření jádra IP
• Funkční simulační modely IP pro použití v simulátorech VHDL a Verilog HDL podporovaných Intelem

Základní vlastnosti BCH IP

• Vysoce výkonný plně parametrizovatelný kodér nebo dekodér pro detekci a opravu chyb:
• Počet symbolů na kódové slovo
• Počet kontrolních symbolů na kódové slovo
• Počet paralelních vstupních bitů

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.

• Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Podpora rodiny základních zařízení DSP IP

Intel nabízí následující úrovně podpory zařízení pro jádra Intel FPGA IP:

• Předběžná podpora -jádro IP je k dispozici pro simulaci a kompilaci pro tuto rodinu zařízení. Programování FPGA file Podpora (.pof) není k dispozici pro software Quartus Prime Pro Stratix 10 Edition Beta, a proto nelze zaručit uzavření časování IP. Modely načasování zahrnují počáteční technické odhady zpoždění na základě časných informací po rozvržení. Modely časování podléhají změnám, protože testování křemíku zlepšuje korelaci mezi skutečným křemíkem a modely časování. Toto jádro IP můžete použít pro studie systémové architektury a využití zdrojů, simulace, pinout, hodnocení latence systému, základní hodnocení časování (rozpočtování potrubí) a strategii přenosu I/O (šířka datové cesty, hloubka shluku, kompromisy standardů I/O ).
• Předběžná podpora -Intel ověřuje jádro IP pomocí předběžných modelů časování pro tuto rodinu zařízení. Jádro IP splňuje všechny funkční požadavky, ale může stále procházet analýzou časování pro rodinu zařízení. V produkčních návrzích jej můžete používat opatrně.
• Konečná podpora -Intel ověřuje jádro IP pomocí konečných modelů časování pro tuto rodinu zařízení. IP jádro splňuje všechny funkční a časové požadavky pro rodinu zařízení. Můžete jej použít ve výrobních návrzích.

Tabulka 1. Podpora rodiny základních zařízení DSP IP

Rodina zařízení	Podpora
Arria® II GX	Finále
Arria II GZ	Finále
Arria V	Finále
Intel Arria 10	Finále
Cyclone® IV	Finále
Cyklon V	Finále
Intel Cyclone 10	Finále
Intel MAX® 10 FPGA	Finále
Stratix® IV GT	Finále
Stratix IV GX/E	Finále
Stratix V	Finále
Intel Stratix 10	Záloha
Další rodiny zařízení	Žádná podpora

 Informace o vydání jádra BCH IP

Při licencování jádra IP použijte informace o vydání.

Tabulka 2. Informace o vydání

Položka	Popis
Verze	17.1
Datum vydání	listopad 2017
Objednací kód	IP-BCH (IPR-BCH)

Intel ověřuje, že aktuální verze softwaru Quartus Prime zkompiluje předchozí verzi každého jádra IP. Intel neověřuje, že software Quartus Prime kompiluje verze jádra IP starší než předchozí verze. Poznámky k vydání Intel FPGA IP uvádí všechny výjimky.
Související informace

• Poznámky k vydání Intel FPGA IP
• Errata pro jádro BCH IP ve znalostní bázi

Ověření jádra IP DSP

• Před vydáním verze jádra IP Intel provádí komplexní regresní testy, aby ověřil jeho kvalitu a správnost. Intel generuje vlastní variace jádra IP pro uplatnění různých možností parametrů a důkladně simuluje výsledné simulační modely s výsledky ověřenými proti hlavním simulačním modelům.

Výkon jádra IP BCH a využití zdrojů

• Typicky očekávaný výkon pro BCH IP Core využívající software Quartus Prime se zařízeními Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) a Stratix V (5SGXEA7H3F35C3). Kde m je počet bitů na symbol; n je délka kódového slova; d je šířka paralelního vstupu dat; t je schopnost opravy chyb.

Tabulka 3. Výkon dekodéru a využití zdrojů

Zařízení	Parametry				Paměť		ALM	Registry		max (MHz)
	m	n	d	t	M10K	M20K		Primární	Sekundární y
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Cyklon V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Cyklon V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Cyklon V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Cyklon V	8	255	5	42	5	—	10,234	23,391	1,551	164
pokračování…

Zařízení	Parametry				Paměť		ALM	Registry		max (MHz)
	m	n	d	t	M10K	M20K		Primární	Sekundární y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Tabulka 4. Výkon kodéru a využití zdrojů

Zařízení	Parametry				Paměť		ALM	Registry		max (MHz)
	m	n	d	t	M10K	M20K		Primární	Sekundární y
Arria V	8	255	10	42	2	—	337	592	0	243
Cyklon V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Cyklon V	8	255	12	42	2	—	395	602	0	174
pokračování…

Zařízení	Parametry				Paměť		ALM	Registry		max (MHz)
	m	n	d	t	M10K	M20K		Primární	Sekundární y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Cyklon V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Cyklon V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Začínáme

Instalace a licencování Intel FPGA IP Cores

Instalace softwaru Intel Quartus® Prime obsahuje knihovnu Intel FPGA IP. Tato knihovna poskytuje mnoho užitečných IP jader pro vaše produkční použití bez nutnosti další licence. Některá jádra Intel FPGA IP vyžadují pro produkční použití zakoupení samostatné licence. Režim Intel FPGA IP Evaluation Mode vám umožňuje vyhodnotit tato licencovaná jádra Intel FPGA IP v simulaci a hardwaru, než se rozhodnete zakoupit plnou licenci produkčního jádra IP. Stačí si zakoupit plnou produkční licenci pro licencovaná jádra Intel IP poté, co dokončíte testování hardwaru a budete připraveni používat IP ve výrobě. Software Intel Quartus Prime standardně instaluje jádra IP do následujících umístění:
Obrázek 1. Cesta instalace jádra IP

Tabulka 5. Umístění IP jádra

Umístění	Software	Platforma
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Okna*
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	Linux *
:/mezi FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard Edition	Linux

Intel FPGA IP Evaluation Mode

Bezplatný režim Intel FPGA IP Evaluation Mode vám umožňuje vyhodnotit licencovaná jádra Intel FPGA IP v simulaci a hardwaru před zakoupením. Intel FPGA IP Evaluation Mode podporuje následující hodnocení bez další licence:

• Simulujte chování licencovaného jádra Intel FPGA IP ve vašem systému.
• Rychle a snadno ověřte funkčnost, velikost a rychlost jádra IP.
• Generujte časově omezené programování zařízení files pro návrhy, které obsahují jádra IP.
• Naprogramujte zařízení se svým jádrem IP a ověřte svůj návrh v hardwaru.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.

• Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Intel FPGA IP Evaluation Mode podporuje následující provozní režimy:

• Uvázáno –Umožňuje provozovat design obsahující licencované Intel FPGA IP po neomezenou dobu s připojením mezi vaší deskou a hostitelským počítačem. Tethered režim vyžaduje sériovou společnou testovací akční skupinu (JTAG) kabel připojený mezi JTAG portu na vaší desce a hostitelského počítače, na kterém je spuštěn programátor Intel Quartus Prime po dobu zkušebního období hardwaru. Programátor vyžaduje pouze minimální instalaci softwaru Intel Quartus Prime a nevyžaduje licenci Intel Quartus Prime. Hostitelský počítač řídí dobu vyhodnocení odesíláním periodického signálu do zařízení přes JTAG přístav. Pokud všechna licencovaná jádra IP v návrhu podporují tethered režim, doba vyhodnocení běží, dokud nevyprší jakékoli vyhodnocení jádra IP. Pokud všechna jádra IP podporují neomezenou dobu vyhodnocení, zařízení nevyprší.
• Nepřipoutaný —Umožňuje spuštění návrhu obsahujícího licencovanou IP po omezenou dobu. IP jádro se vrátí do nepřipojeného režimu, pokud se zařízení odpojí od hostitelského počítače se softwarem Intel Quartus Prime. Jádro IP se také vrátí do režimu bez připojení k síti, pokud jakékoli jiné licencované jádro protokolu IP v návrhu nepodporuje režim tethered.

Když vyprší doba vyhodnocení pro jakýkoli licencovaný Intel FPGA IP v návrhu, návrh přestane fungovat. Všechna IP jádra, která používají Intel FPGA IP Evaluation Mode, vyprší současně, když vyprší časový limit kteréhokoli IP jádra v návrhu. Když vyprší doba vyhodnocení, musíte před pokračováním v ověřování hardwaru přeprogramovat zařízení FPGA. Chcete-li rozšířit využití jádra IP pro produkci, zakupte si plnou výrobní licenci pro jádro IP.
Než budete moci generovat neomezené programování zařízení, musíte si zakoupit licenci a vygenerovat úplný produkční licenční klíč file. Během Intel FPGA IP Evaluation Mode generuje kompilátor pouze časově omezené programování zařízení file ( _time_limited.sof), který vyprší v časovém limitu.

Obrázek 2. Průběh režimu hodnocení IP Intel FPGA

Poznámka:

Kroky parametrizace a podrobnosti implementace naleznete v uživatelské příručce každého jádra IP.
Intel uděluje licence na jádra IP na trvalém základě. Licenční poplatek zahrnuje údržbu a podporu v prvním roce. Abyste mohli po prvním roce dostávat aktualizace, opravy chyb a technickou podporu, musíte obnovit smlouvu o údržbě. Před generováním programování si musíte zakoupit plnou produkční licenci pro jádra Intel FPGA IP, která vyžadují produkční licenci filekteré můžete používat po neomezenou dobu. Během Intel FPGA IP Evaluation Mode generuje kompilátor pouze časově omezené programování zařízení file ( _time_limited.sof), který vyprší v časovém limitu. Pro získání produkčních licenčních klíčů navštivte Self-Service Licensing Center nebo kontaktujte místního zástupce Intel FPGA.
Licenční smlouvy na software Intel FPGA upravují instalaci a používání licencovaných IP jader, návrhového softwaru Intel Quartus Prime a všech nelicencovaných IP jader.

Související informace

• Licenční stránka Intel Quartus Prime
• Instalace a licencování softwaru Intel FPGA

BCH IP Core Intel FPGA IP Evaluation Mode Timeout Chování

Všechna jádra IP v zařízení vyprší současně, když je dosaženo nejpřísnější doby vyhodnocení. Pokud má návrh více než jedno jádro IP, může chování při vypršení časového limitu ostatních jader IP maskovat chování při vypršení časového limitu konkrétního jádra IP. U jader IP je časový limit nepřipojeného připojení 1 hodina; hodnota upoutaného časového limitu je neurčitá. Váš návrh přestane fungovat po uplynutí doby vyhodnocení hardwaru. Software Quartus Prime používá režim hodnocení IP Intel FPGA Files (.ocp) ve vašem projektovém adresáři k identifikaci vašeho použití vyhodnocovacího programu Intel FPGA IP Evaluation Mode. Po aktivaci funkce je neodstraňujte files. Po uplynutí doby vyhodnocení se výstupní datový port data_out sníží
Související informace
AN 320: OpenCore Plus Hodnocení megafunkcí

Editor katalogů a parametrů

Katalog IP zobrazuje jádra IP dostupná pro váš projekt. K vyhledání a přizpůsobení jádra IP použijte následující funkce katalogu IP:

• Filtrujte katalog IP pro zobrazení IP pro aktivní rodinu zařízení nebo Zobrazit IP pro všechny rodiny zařízení. Pokud nemáte otevřený žádný projekt, vyberte v katalogu IP položku Rodina zařízení.
• Zadejte do pole Hledat vyhledejte úplný nebo částečný název jádra IP v katalogu IP.
• Kliknutím pravým tlačítkem na název jádra IP v katalogu IP zobrazíte podrobnosti o podporovaných zařízeních, otevřete instalační složku jádra IP a zobrazíte odkazy na dokumentaci IP.
• Klikněte Hledat IP adresa partnera pro přístup k informacím o IP adrese partnera na web.
• Editor parametrů vás vyzve k zadání názvu varianty IP, volitelných portů a výstupu file možnosti generace. Editor parametrů generuje IP nejvyšší úrovně Intel Quartus Prime file (.ip) pro variantu IP v projektech Intel Quartus Prime Pro Edition.
• Editor parametrů generuje IP Quartus nejvyšší úrovně file (.qip) pro variantu IP v projektech Intel Quartus Prime Standard Edition. Tyto files představují variaci IP v projektu a ukládají informace o parametrech.

Obrázek 3. Editor IP parametrů (Intel Quartus Prime Pro Edition)

Obrázek 4. Editor parametrů IP (Intel Quartus Prime Standard Edition)

Generování IP jader (Intel Quartus Prime Pro Edition)

Rychle nakonfigurujte jádra Intel FPGA IP v editoru parametrů Intel Quartus Prime. Poklepáním na libovolnou komponentu v katalogu IP spusťte editor parametrů. Editor parametrů umožňuje definovat vlastní variaci jádra IP. Editor parametrů generuje syntézu variací IP a volitelnou simulaci files a

dodává
.ip file automaticky představující variaci vašeho projektu.
Obrázek 5. Editor IP parametrů (Intel Quartus Prime Pro Edition)

Chcete-li vyhledat, vytvořit instanci a upravit jádro IP v editoru parametrů, postupujte takto:

1. Vytvořte nebo otevřete projekt Intel Quartus Prime (.qpf), který bude obsahovat instanci IP variace.
2. V katalogu IP (Nástroje ➤ Katalog IP) vyhledejte a poklepejte na název jádra IP, které chcete upravit. Chcete-li vyhledat konkrétní komponentu, zadejte část nebo celý název komponenty do vyhledávacího pole Katalog IP. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. V názvech variant IP ani v cestách nezahrnujte mezery. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
4. Nastavte hodnoty parametrů v editoru parametrů a view blokové schéma součásti. Záložka Parametrizační zprávy ve spodní části zobrazuje všechny chyby v parametrech IP:

• Volitelně vyberte přednastavené hodnoty parametrů, pokud jsou k dispozici pro vaše jádro IP. Předvolby určují počáteční hodnoty parametrů pro konkrétní aplikace.
• Zadejte parametry definující základní funkce IP, konfigurace portů a funkce specifické pro zařízení.
• Zadejte volby pro zpracování jádra IP files v jiných nástrojích EDA.
• Poznámka: Informace o specifických parametrech jádra IP naleznete v uživatelské příručce k jádru IP.

1. Klikněte na Generovat HDL. Zobrazí se dialogové okno Generování.
2. Zadejte výstup file možnosti generování a poté klepněte na Generovat. Syntéza a simulace files generovat podle vašich specifikací.
3. Chcete-li vygenerovat simulační testovací plochu, klepněte na Generovat ➤ Generovat testovací systém. Zadejte možnosti generování testbench a poté klikněte na Generovat.
4. Chcete-li vygenerovat instanční šablonu HDL, kterou můžete zkopírovat a vložit do textového editoru, klepněte na Generovat ➤ Zobrazit šablonu instance.
5. Klepněte na tlačítko Dokončit. Pokud budete vyzváni k přidání, klepněte na tlačítko Ano files představující IP variaci vašeho projektu.
6. Po vygenerování a vytvoření instance vaší varianty IP proveďte vhodná přiřazení pinů pro připojení portů.

Poznámka: Některá jádra IP generují různé implementace HDL podle parametrů jádra IP. Základní RTL těchto IP jader obsahuje jedinečný hash kód, který zabraňuje kolizím názvů modulů mezi různými variantami IP jádra. Tento jedinečný kód zůstává konzistentní s ohledem na stejné nastavení IP a verzi softwaru během generování IP. Tento jedinečný kód se může změnit, pokud upravíte parametry jádra IP nebo upgradujete verzi jádra IP. Chcete-li se vyhnout závislosti na těchto jedinečných kódech ve vašem simulačním prostředí, přečtěte si část Generování skriptu pro nastavení kombinovaného simulátoru.

Výstup IP Core Generation (Intel Quartus Prime Pro Edition)

Software Intel Quartus Prime generuje následující výstup file struktura pro jednotlivá IP jádra, která nejsou součástí systému Platform Designer.

Obrázek 6. Individuální výstup generování IP Core (Intel Quartus Prime Pro Edition)

• Pokud je podporována a povolena pro vaši variantu jádra IP.

Tabulka 6. Výstup Files generace Intel FPGA IP

File Jméno	Popis
<vaše_ip>.ip	Varianta IP nejvyšší úrovně file který obsahuje parametrizaci jádra IP ve vašem projektu. Pokud je variace IP součástí systému Platform Designer, editor parametrů také vygeneruje soubor .qsys file.
<vaše_ip>.cmp	Deklarace součásti VHDL (.cmp) file je text file který obsahuje místní obecné definice a definice portů, které používáte v návrhu VHDL files.
<vaše_ip>_generation.rpt	Protokol generování IP nebo Platform Designer file. Zobrazuje souhrn zpráv během generování IP.
pokračování…

File Jméno	Popis
<vaše_ip>.qgsimc (pouze systémy Platform Designer)	Simulační ukládání do mezipaměti file který porovnává .qsys a .ip files s aktuální parametrizací systému Platform Designer a IP jádra. Toto srovnání určuje, zda Platform Designer může přeskočit regeneraci HDL.
<vaše_ip>.qgsynth (pouze systémy Platform Designer)	Ukládání syntézy do mezipaměti file který porovnává .qsys a .ip files s aktuální parametrizací systému Platform Designer a IP jádra. Toto srovnání určuje, zda Platform Designer může přeskočit regeneraci HDL.
<vaše_ip>.qip	Obsahuje všechny informace pro integraci a kompilaci IP komponenty.
<vaše_ip>.csv	Obsahuje informace o stavu upgradu součásti IP.
.bsf	Symbolické znázornění varianty IP pro použití v blokovém diagramu Files (.bdf).
<vaše_ip>.spd	Vstup file že ip-make-simscript vyžaduje generování simulačních skriptů. Soubor .spd file obsahuje seznam files vygenerujete pro simulaci spolu s informacemi o pamětech, které inicializujete.
<vaše_ip>.ppf	Plánovač pinů File (.ppf) ukládá přiřazení portů a uzlů pro komponenty IP, které vytvoříte pro použití s ​​plánovačem pinů.
<vaše_ip>_bb.v	Použijte Verilog BlackBox (_bb. v) file jako prázdná deklarace modulu pro použití jako černá skříňka.
<vaše_ip>_inst.v nebo _inst.vhd	HDL example instanční šablona. Zkopírujte a vložte obsah tohoto file do vašeho HDL file k vytvoření instance IP variace.
<vaše_ip>.regmap	Pokud IP obsahuje registrační informace, software Intel Quartus Prime vygeneruje .regmapu file. Soubor .regmap file popisuje informace o mapě registrů hlavních a podřízených rozhraní. Tento file doplňuje soubor .sopcinfo file poskytnutím podrobnějších registračních informací o systému. Tento file umožňuje zobrazení registru views a uživatelsky přizpůsobitelné statistiky v System Console.
<vaše_ip>.svd	Umožňuje nástrojem HPS System Debug view registrační mapy periferií, které se připojují k HPS v rámci systému Platform Designer. Během syntézy ukládá software Intel Quartus Prime soubor .svd files pro podřízené rozhraní viditelné pro hlavní servery systémové konzoly v souboru .sof file v relaci ladění. Systémová konzola čte tuto sekci, kterou Platform Designer žádá o informace o registrační mapě. U podřízených systémů přistupuje Platform Designer k registrům podle jména.
<vaše_ip>.vvaše_ip>.vhd	HDL files, které vytvářejí instanci každého submodulu nebo podřízeného IP jádra pro syntézu nebo simulaci.
učitel/	Obsahuje skript msim_setup.TCL pro nastavení a spuštění simulace ModelSim.
aldec/	Obsahuje skript Riviera*-PRO rivierapro_setup. TCL pro nastavení a spuštění simulace.
/synopsys/vcs /synopsys/vcsmx	Obsahuje skript shellu vcs_setup.sh pro nastavení a spuštění simulace VCS*. Obsahuje skript shellu vcsmx_setup.sh a synopsys_sim.setup file k nastavení a spuštění simulace VCS MX*.
/kadence	Obsahuje skript shellu ncsim_setup.sh a další nastavení files k nastavení a spuštění simulace NCSIM.
/submoduly	Obsahuje HDL files pro hlavní submodul IP.
<IP submodul>/	Platform Designer generuje podadresáře /synth a /sim pro každý adresář podmodulu IP, který Platform Designer generuje.

Simulace IP jader Intel FPGA

Software Intel Quartus Prime podporuje simulaci RTL jádra IP ve specifických simulátorech EDA. Generování IP vytváří simulaci files, včetně funkčního simulačního modelu, jakéhokoli testovacího stolu (nebo napřample design) a skripty nastavení simulátoru pro každé jádro IP specifické pro dodavatele. Použijte funkční simulační model a jakýkoli testbench nebo example design pro simulaci. Výstup generování IP může také zahrnovat skripty pro kompilaci a spuštění libovolného testovacího prostředí. Ve skriptech jsou uvedeny všechny modely nebo knihovny, které potřebujete k simulaci jádra IP.
Software Intel Quartus Prime poskytuje integraci s mnoha simulátory a podporuje více simulačních toků, včetně vašich vlastních skriptovaných a vlastních simulačních toků. Ať už zvolíte jakýkoli tok, simulace jádra IP zahrnuje následující kroky:

1. Vygenerujte simulační model, testbench (nebo napřample design) a skript pro nastavení simulátoru files.
2. Nastavte prostředí simulátoru a všechny simulační skripty.
3. Kompilace knihoven simulačních modelů.
4. Spusťte svůj simulátor.

DSP Builder pro Intel FPGA Design Flow

DSP Builder pro Intel FPGA zkracuje cykly návrhu digitálního zpracování signálu (DSP) tím, že vám pomůže vytvořit hardwarovou reprezentaci návrhu DSP ve vývojovém prostředí příznivém pro algoritmy.
Toto IP jádro podporuje DSP Builder pro Intel FPGA. Pokud chcete vytvořit DSP Builder pro model FPGA Intel, který obsahuje variaci jádra IP, použijte nástroj DSP Builder pro tok FPGA Intel; Pokud chcete vytvořit variantu jádra IP, kterou můžete ve svém návrhu vytvořit ručně, použijte katalog IP.
Související informace
Kapitola Používání funkcí MegaCore v příručce DSP Builder pro Intel FPGA.

BCH IP Core Funkční popis

Toto téma popisuje architekturu jádra IP, rozhraní a signály.
Jádro IP BCH můžete parametrizovat jako kodér nebo dekodér. Kodér přijímá datové pakety a generuje kontrolní symboly; dekodér detekuje a opravuje chyby.

BCH IP Core Encoder

BCH kodér má paralelní architekturu se vstupem a výstupem d datových bitů. Když kodér přijme datové symboly, vygeneruje kontrolní symboly pro dané kódové slovo a odešle vstupní kódové slovo s kontrolními symboly do výstupního rozhraní. Při generování kontrolních symbolů využívá kodér protitlak na nadřazenou komponentu.
Obrázek 7. Časování kodéru

Signál připravenosti indikuje, že kodér může přijmout příchozí proud. Na vzestupné hraně clk, pokud je signál připravenosti kodéru vysoký, odešlete vstupní datový tok přes port data_in a aktivujte vysoké zatížení, abyste indikovali platná vstupní data. Předpokládejme, že celé slovo zprávy potřebuje X hodinových signálů. Když tento vstupní proces dosáhne X-1 hodinových cyklů, signál připravenosti kodéru se sníží. Na další vzestupné hraně clk kodér přijímá vstup z portu data_in a kodér přijímá celé slovo zprávy. Než se signál připravenosti opět vrátí na vysokou úroveň, kodér nepřijme nová vstupní data. Když je signál valid_outt potvrzen jako vysoký, výstupní kódované kódové slovo je platné na portu data_out. V prvním hodinovém cyklu, kdy jsou výstupní data platná, je sop_out potvrzeno vysoké pouze po jeden cyklus, což indikuje začátek paketu. IP jádro má dopředný a protitlak, který můžete ovládat pomocí signálu ready a sink_ready. Správně prosazujte signály sop_in a eop_in v hodinovém cyklu, tj. v prvním a posledním hodinovém cyklu vstupního kódového slova.

Zkrácená kódová slova
Jádro BCH IP podporuje zkrácená kódová slova. Zkrácené kódové slovo obsahuje méně symbolů, než je maximální hodnota N, což je 2M –1, kde N je celkový počet symbolů na kódové slovo a M je počet bitů na symbol. Zkrácené kódové slovo je matematicky ekvivalentní kódu maximální délky se zvláštními datovými symboly na začátku kódového slova nastavenými na 0. Např.ample, (220,136) je zkrácené kódové slovo (255,171). Obě tato kódová slova používají stejný počet kontrolních symbolů, 11. Chcete-li použít zkrácená kódová slova s ​​dekodérem, nastavte pomocí editoru parametrů délku kódového slova na správnou hodnotu.

BCH IP Core Decoder

Když dekodér přijme zakódované kódové slovo, použije kontrolní symboly k detekci chyb a jejich opravě. Přijaté kódované kódové slovo se může lišit od původního kódového slova kvůli šumu v kanálu. Dekodér detekuje chyby pomocí několika polynomů k nalezení místa chyby a hodnoty chyby. Když dekodér získá místo a hodnotu chyby, opraví chyby v kódovém slově a odešle kódové slovo na výstup. Pokud e<=t, jádro IP může opravit chyby; pokud e > t, uvidíte nepředvídatelné výsledky.
Obrázek 8. Časování dekodéru

Kódové slovo začíná, když aktivujete signál zatížení a signál sop_in. Dekodér přijímá data na data_in jako platná data. Kódové slovo končí, když aktivujete signál eop_in. Pro 1-kanálové kódové slovo použijte signály sop_in a eop_in po dobu jednoho hodinového cyklu. Když dekodér deaktivuje signál připravenosti, dekodér nemůže zpracovat žádná další data, dokud znovu nepotvrdí signál připravenosti. Na výstupu je obsluha totožná. Když dekodér potvrdí signál valid_out a signál sop_out, dekodér poskytne platná data o data_out. Dekodér aktivuje signál sop_out a signál eop_out pro indikaci začátku a konce kódového slova. Dekodér automaticky detekuje a opravuje chyby v kódovém slově a uplatňuje signál number_of_errors, když narazí na neopravitelné kódové slovo. Dekodér vydá celé kódové slovo včetně kontrolních symbolů, které byste měli odstranit. Signál připravenosti indikuje, že dekodér může přijmout příchozí proud. Na vzestupné hraně clk, pokud je signál připravenosti kodéru vysoký, odešlete vstupní datový tok přes data_in a aktivujte vysoké zatížení, abyste indikovali platná vstupní data. Když je valid_out potvrzeno jako vysoké, výstupní dekódované slovo je platné na portu data_out. Počet_chyb ukazuje počet chyb, které jádro IP detekuje. V prvním hodinovém cyklu, kdy jsou výstupní data platná, je sop_out potvrzeno vysoké pouze po jeden cyklus, což indikuje začátek výstupního paketu. IP jádro má dopředný a protitlak, který ovládáte signálem připravenosti a signálem sink_ready. Správně uplatněte signály sop_in a eop_in v hodinovém cyklu, tj. v prvním a posledním hodinovém cyklu vstupního kódového slova.

CH IP Core Parameters

Tabulka 7. Parametry

Parametr	Právní hodnoty	Výchozí hodnota	Popis
modul BCH	Kodér nebo dekodér	Kodér	Zadejte kodér nebo dekodér.
Počet bitů na symbol (m)	3 až 14 (kodér nebo 6 až 14 (dekodér)	14	Zadejte počet bitů na symbol.
Délka kódového slova (n)	paritní_bity+1: 2m-1	8,784	Zadejte délku kódového slova. Dekodér přijímá nový symbol každý cyklus hodin, pokud 6.5R < N. Pokud N>=6.5R +1, dekodér vykazuje nepřetržité chování.
Kapacita opravy chyb (t)	Rozsah odvozen od m. Pro dekodér omezuje průvodce rozsah mezi 8 a 127.	40	Zadejte počet bitů, které mají být opraveny.
Paritní bity	–	560	Ukazuje počet paritních bitů v kódovém slově. Průvodce odvodí tento parametr z t.
Délka zprávy (k)	–	8,224	Ukazuje počet bitů zprávy v kódovém slově. Průvodce odvodí tento parametr z t an.
Primitivní polynom	–	17,475	Ukazuje primitivní polynom. odvozeno z výběru m.
Šířka paralelních vstupních dat	Kodér: 1 až min(paritní_bity, k-1). Dekodér: • d < patro(n*3/14) • d < patro(n/ patro[2*log2(2*t)])	20	Počet bitů, které se mají zadat v každém hodinovém cyklu.

BCH IP Core Interfaces and Signals

Tabulka 8. Hodinové a resetovací signály

Jméno	Typ Avalon-ST	Směr	Popis
CLK	CLK	Vstup	Hlavní systémové hodiny. Celé jádro IP funguje na vzestupné hraně CLK.
resetovat	reset_n	Vstup	Aktivní nízký signál, který po aktivaci resetuje celý systém. Tento signál můžete uplatnit asynchronně. Musíte jej však zrušit synchronně se signálem clk_clk. Když se jádro IP obnoví po resetování, ujistěte se, že přijatá data jsou úplný paket.

Tabulka 9. Vstupní a výstupní signály rozhraní Avalon-ST

Jméno	Typ Avalon-ST	Směr	Popis
připraveno	připraveno	Výstup	Signál připravenosti k přenosu dat, který indikuje, že jímka je připravena přijímat data. Rozhraní sink řídí signál připravenosti k řízení toku dat přes rozhraní. Rozhraní sink zachycuje signály datového rozhraní na aktuální stoupající hraně clk.
data_in[]	data	Vstup	Vstup dat pro každé kódové slovo, symbol po symbolu. Platí pouze tehdy, když potvrdíte signál in_valid.
data_out	data	Výstup	Obsahuje dekódovaný výstup, když jádro IP aktivuje signál out_valid. Opravené symboly jsou ve stejném pořadí, v jakém byly zadány.
eop_in	eop	Vstup	Konec signálu paketu (kódového slova).
eop_out	eop	Výstup	Konec signálu paketu (kódového slova). Tento signál označuje hranice paketů na sběrnici data_in[]. Když jádro IP vyšle tento signál vysoko, znamená to, že konec paketu je přítomen na sběrnici data_in[]. Jádro IP uplatňuje tento signál při posledním přenosu každého paketu.
omylem	chyba	Vstup	Signál chyby. Určuje, zda je vstupní datový symbol chybou a zda to dekodér může považovat za vymazání. Pouze dekodéry podporující vymazání.
zatížení	platný	Vstup	Data valid signal pro indikaci platnosti datových signálů. Když potvrdíte signál in_valid, signály datového rozhraní Avalon-ST jsou platné. Když zrušíte platnost signálu in_valid, signály datového rozhraní Avalon-ST jsou neplatné a je třeba je ignorovat. Signál in_valid můžete uplatnit, kdykoli jsou k dispozici data. Sink však zachytí data ze zdroje pouze tehdy, když jádro IP potvrdí signál in_ready.
počet_chyb nebo	chyba	Výstup	Udává počet chyb (pouze dekodér). Platí, když jádro IP uplatňuje eop_out .
sop_in	úplatek	Vstup	Začátek signálu paketu (kódového slova).
sop_out	úplatek	Výstup	Začátek signálu paketu (kódového slova). Tento signál označuje hranice kódového slova na sběrnici data_in[]. Když jádro IP vyšle tento signál vysoko, znamená to, že začátek paketu je přítomen na sběrnici data_in[]. Jádro IP uplatňuje tento signál při prvním přenosu každého kódového slova.
sink_ready	připraveno	Vstup	Signál připravenosti k přenosu dat, který indikuje, že výstupní modul je připraven přijímat data. Zdroj poskytuje nová data (pokud jsou k dispozici), když aktivujete signál sink_ready, a přestane poskytovat nová data, když signál sink_ready zrušíte. Pokud zdroj není schopen poskytnout nová data, zruší platnost valid_out na jeden nebo více hodinových cyklů, dokud není připraven řídit platné signály datového rozhraní.
valid_out	platný	Výstup	Data platný signál. Jádro IP prosazuje signál valid_out high, kdykoli je platný výstup na data_out ; jádro IP deaktivuje signál, když na data_out není platný výstup.

U IP jader generovaných v Qsys jsou všechny signály v rozhraní Avalon-ST. Pro kodéry:

• Vstup: in[0 až šířka dat data_in]
• výstup: out[0 do datové šířky data_out].

Pro dekodéry:

• Vstup: in[0 až šířka dat data_in]
• Výstup: out [0 až šířka dat+počet_chyb | data_out]

Rozhraní Avalon-ST v jádrech DSP IP

Rozhraní Avalon-ST definují standardní, flexibilní a modulární protokol pro přenosy dat ze zdrojového rozhraní do sběrného rozhraní.
Vstupní rozhraní je Avalon-ST sink a výstupní rozhraní je Avalon-ST zdroj. Rozhraní Avalon-ST podporuje paketové přenosy s pakety prokládanými přes více kanálů.
Signály rozhraní Avalon-ST mohou popisovat tradiční streamovací rozhraní podporující jeden tok dat bez znalosti kanálů nebo hranic paketů. Taková rozhraní obvykle obsahují data, připravené a platné signály. Rozhraní Avalon-ST mohou také podporovat složitější protokoly pro shlukové a paketové přenosy s pakety prokládanými přes více kanálů. Rozhraní Avalon-ST ze své podstaty synchronizuje vícekanálové návrhy, což vám umožňuje dosáhnout efektivních, časově multiplexovaných implementací, aniž byste museli implementovat složitou řídicí logiku.
Rozhraní Avalon-ST podporují protitlak, což je mechanismus řízení toku, kdy může jímka signalizovat zdroji, aby přestal posílat data. Sink obvykle používá protitlak k zastavení toku dat, když jsou jeho vyrovnávací paměti FIFO plné nebo když je jeho výstup zahlcen.
Související informace
Specifikace rozhraní Avalon

Historie revizí dokumentu

Historie revizí uživatelské příručky BCH IP Core.

Datum	Verze	Změny
2017.11.06	17.1	• Přidána podpora pro zařízení Intel Cyclone 10 • Opravené názvy signálů v popisech kodérů a dekodérů.
2017.02.14	16.1	• Odebráno ID produktu a ID dodavatele. • Opraveno Možnost opravy chyb (t) maximální hodnota na 127
2015.10.01	15.1	Přidáno ID produktu a objednací kód.
2015.05.01	15.0	Počáteční vydání

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.

• Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

A. Archiv základních dokumentů BCH IP

Pokud tabulka neuvádí verzi jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Základní verze IP	Uživatelská příručka
16.1	Uživatelská příručka BCH IP Core
15.1	Uživatelská příručka BCH IP Core

Dokumenty / zdroje

Intel BCH IP Core [pdfUživatelská příručka BCH IP Core, BCH IP, Core

Reference

• Uživatelská příručka