Intel UG-20093 ModelSim FPGA Edition Simulació

ModelSim* - Intel® FPGA Edition Simulació d'inici ràpid Intel® Quartus® Prime Pro Edition

Aquest document demostra com simular un disseny Intel® Quartus® Prime Pro Edition al simulador ModelSim* – Intel FPGA Edition. La simulació de disseny verifica el vostre disseny abans de programar el dispositiu. El programari Intel Quartus Prime genera simulacions files per als simuladors EDA compatibles durant la compilació del disseny.
Figura 1. ModelSim – Edició Intel FPGA

La simulació de disseny implica generar simulació files, compilar models de simulació, executar la simulació i viewen els resultats. Els passos següents descriuen aquest flux:

1. Obriu l'Example Disseny a la pàgina 4
2. Especifiqueu la configuració de l'eina EDA a la pàgina 4
3. Genereu una plantilla d'script de configuració del simulador a la pàgina 5
4. Modifiqueu l'script de configuració del simulador a la pàgina 6
5. Compilar i simular el disseny a la pàgina 8
6. View Formes d'ona del senyal a la pàgina 9
7. Afegiu senyals a la simulació a la pàgina 11
8. Torna a executar la simulació a la pàgina 12
9. Modifiqueu el banc de proves de simulació a la pàgina 12

Obriu l'Exampel Disseny

El PLL_RAM exampEl disseny del fitxer inclou nuclis Intel FPGA IP per demostrar el flux bàsic de simulació. Descarrega l'exampel disseny files i obriu el projecte al programari Intel Quartus Prime.
Nota: Aquest inici ràpid requereix una comprensió bàsica de la sintaxi del llenguatge de descripció del maquinari i el flux de disseny d'Intel Quartus Prime, tal com descriu la formació en línia de la Fundació Intel Quartus Prime Pro Edition.

1. Baixeu i descomprimiu el disseny Quartus_Pro_PLL_RAM.zip example.
2. Inicieu el programari Intel Quartus Prime Pro Edition versió 19.4 o posterior.
3. Per obrir l'exampel projecte de disseny, feu clic File ➤ Obriu Projecte, seleccioneu el projecte pll_ram.qpf filei, a continuació, feu clic a D'acord.

Figura 2. Projecte pll_ram a l'edició Intel Quartus Prime Pro

Especifiqueu la configuració de l'eina EDA

Especifiqueu la configuració de l'eina EDA per generar la simulació files per als simuladors compatibles.

1. Al programari Intel Quartus Prime, feu clic a Tasques ➤ Configuració ➤ Configuració de l'eina EDA.
2. A Simulació, seleccioneu ModelSim-Intel FPGA com a nom de l'eina. Conserveu la configuració predeterminada per a Format per a la llista de xarxes de sortida i el directori de sortida.

Genereu una plantilla d'script de configuració del simulador

Els scripts de configuració del simulador us ajuden a simular els nuclis IP del vostre disseny. Seguiu aquests passos per generar la plantilla d'script de configuració del simulador específica del proveïdor per als mòduls IP de l'exampel disseny. A continuació, podeu personalitzar aquesta plantilla per als vostres objectius de simulació específics.

1. Per compilar el disseny, feu clic a Processament ➤ Inicia la compilació. La finestra Missatges indica quan s'ha completat la compilació.
2. Feu clic a Eines ➤ Genera un script de configuració del simulador per a IP. Conserveu el directori de sortida predeterminat i utilitzeu camins relatius sempre que sigui possible la configuració per a l'script de configuració file. La plantilla de l'script de configuració es genera al directori que especifiqueu.

Figura 3. Quadre de diàleg IP Generar scripts de configuració del simulador

Modifiqueu l'script de configuració del simulador

Modifiqueu l'script de configuració del simulador generat per habilitar ordres específiques que simulin els nuclis IP del projecte.

1. En un editor de text, obriu /PLL_RAM/mentor/msim_setup.tcl file.
2. Crea un text nou file amb el nom mentor_example.do i deseu-lo al directori /PLL_RAM/mentor/.
3. Al fitxer msim_setup.tcl file, copieu la secció de codi inclosa als comentaris PLANTILLA DE NIVELL SUPERIOR – COMENÇAR i PLANTILLA DE NIVELL SUPERIOR – FI i, a continuació, enganxeu aquest codi al nou mentor_example.do file.
4. Al mentor_example.do file, suprimiu els caràcters de lletra única (#) que precedeixen les línies destacades següents per habilitar les ordres de compilació:

Figura 4. Descomenteu les ordres de simulació destacades a l'script

1. Substituïu les línies següents a mentor_exampscript le.do:

Taula 1. Especifiqueu els valors a mentor_example.do Script

Substitueix aquesta línia	Amb aquesta línia
establiu QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -work work ../PLL_RAM.v vlog -vlog01compat -work work ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -work work ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -work work ../ClockPLL/ClockPLL.v vlog -vlog01compat -work work ../RAMhub/RAMhub.v vlog -vlog01compat -work work ../testbench_1.v
establir TOP_LEVEL_NAME	establir TOP_LEVEL_NAME tb
córrer -a	afegir ona * view estructura view els senyals executen -tots

1. Deseu el fitxer /PLL_RAM/mentor/mentor_example.do file. La figura següent mostra el mentor_example.do file un cop finalitzades les revisions:

Figura 5. Script de configuració de simulació IP de nivell superior completat

Compilar i simular el disseny

Executeu el mentor_ex de nivell superiorampscript le.do al programari ModelSim – Intel FPGA Edition per compilar i simular el vostre disseny.

1. Inicieu el programari ModelSim – Intel FPGA Edition. La GUI ModelSim – Intel FPGA Edition organitza els elements de la simulació en finestres i pestanyes separades.
2. Des del directori del projecte PLL_RAM, obriu el testbench_1.v file. De la mateixa manera, obriu el mentor/mentor_example.do file.
3. Per mostrar la finestra Transcripció, feu clic View ➤ Transcripció. Podeu introduir ordres per ModelSim – Intel FPGA Edition directament a la finestra Transcripció.
4. Escriviu l'ordre següent a la finestra Transcripció i, a continuació, premeu Intro: do mentor_example.do

El disseny compila i simula, segons les vostres especificacions a mentor_example.no script. La figura següent mostra el simulador ModelSim – Intel FPGA Edition:

Figura 6. ModelSim – Intel FPGA Edition GUI

View Formes d'ona del senyal

Seguiu aquests passos per view senyals a la forma d'ona de simulació testbench_1.v:

1. Feu clic a la finestra Wave. La forma d'ona de simulació acaba a 11030 ns, tal com especifica el banc de proves. La finestra Wave enumera els senyals CLOCK, WE, OFFSET, RESET_N i RD_DATA.

Figura 7. ModelSim – Finestra d'ona d'edició Intel FPGA

1. A view els senyals del disseny pll_ram.v de nivell superior, feu clic a la pestanya Sim. La finestra Sim se sincronitza amb la finestra Objectes.

Figura 8. ModelSim – Intel FPGA Edition Sim and Objects Windows

1. A view els senyals del mòdul de nivell superior, amplieu la carpeta tb a la pestanya Objectes. De la mateixa manera, amplieu la carpeta Test1. La finestra Objectes mostra els senyals UP_module, DOWN_module, PLL_module i RAM_module.
2. A la finestra Sim, feu clic a un mòdul a Prova1 per mostrar els senyals del mòdul a la finestra Objectes.
3. View la biblioteca de simulació files a la finestra de la biblioteca.

Figura 9. ModelSim – Finestra de la biblioteca Intel FPGA Edition

Afegiu senyals a la simulació

Els senyals CLOCK, WE, OFFSET, RESET_N i RD_DATA apareixen automàticament a la finestra Wave perquè el disseny de nivell superior defineix aquestes E/S. A més, opcionalment podeu afegir senyals interns a la simulació.

1. A la finestra Objectes, localitzeu els mòduls UP_module, DOWN_module, PLL_module i RAM_module.
2. A la finestra Objectes, seleccioneu RAM_module. Les entrades i sortides del mòdul són
3. visualització.

Figura 10. Afegir senyals a la finestra Wave

1. Per afegir els senyals interns entre el mòdul RAM de comptador inversor i de doble port, feu clic amb el botó dret a rdaddress i després feu clic a Afegeix una ona.
2. Per afegir els senyals interns entre el mòdul RAM del comptador superior i de doble port, feu clic amb el botó dret a wraddress i, a continuació, feu clic a Afegeix Wave. Alternativament, podeu arrossegar i deixar anar aquests senyals des de la finestra Objectes a la finestra Wave.
3. Per generar les formes d'ona dels nous senyals que afegiu, feu clic a Simula ➤ Executar ➤ Continuar.

Reexecuta la simulació

Heu de tornar a executar la simulació si feu canvis a la configuració de la simulació, com ara afegir senyals a la finestra Wave o modificar el testbench_1.v file. Seguiu aquests passos per tornar a executar la simulació:

1. Al simulador ModelSim – Intel FPGA Edition, feu clic a Simula ➤ Reinicia. Conserveu les opcions predeterminades i feu clic a D'acord. Aquestes opcions esborren les formes d'ona i reinicien el temps de simulació, alhora que conserven els senyals i la configuració necessaris.
   Nota: Alternativament, podeu tornar a executar /PLL_RAM/mentor/mentor_exampscript le.do per tornar a executar la simulació a la línia d'ordres.
2. Feu clic a Simula ➤ Executar ➤ Executar -tot. El banc de proves_1.v file simula segons les especificacions del banc de proves. Per continuar la simulació, feu clic a Simula ➤ Executa ➤ Continua. Aquesta ordre continua la simulació fins que feu clic al botó Atura.

Modifiqueu el banc de proves de simulació

El testbench_1.v example testbench prova només un conjunt específic de condicions i casos de prova. Podeu editar manualment el testbench_1.v file al simulador ModelSim – Intel FPGA Edition per provar altres casos i condicions:

1. Obriu el testbench_1.v file al simulador ModelSim – Intel FPGA Edition.
2. Feu clic amb el botó dret a testbench_1.v file per confirmar que el file no està configurat com a Només lectura.
3. Introduïu i deseu qualsevol paràmetre addicional del banc de proves al testbench_1.v file.
4. Per generar les formes d'ona per a un banc de proves que modifiqueu, feu clic a Simula ➤ Reinicia.
5. Feu clic a Simula ➤ Executar ➤ Executar -tot.

ModelSim - Historial de revisions d'inici ràpid de simulació d'Intel FPGA Edition

Versió del document	Versió Intel Quartus Prime	Canvis
2019.12.30	19.4	• Passos i captures de pantalla actualitzats per a Intel Quartus Prime Pro Edition versió 19.4. • Disseny actualitzat example file enllaç i contingut.
2018.09.25	18.0	S'han corregit errors de sintaxi a mentor_example.do Script.
2018.05.07	18.0	S'ha eliminat el pas innecessari Executeu la simulació a la línia d'ordres procediment.
2017.07.15	17.1	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.

• Altres noms i marques es poden reclamar com a propietat d'altres.

Documents/Recursos

Intel UG-20093 ModelSim FPGA Edition Simulació [pdfGuia de l'usuari UG-20093 ModelSim FPGA Edition Simulació, UG-20093, ModelSim FPGA Edition Simulation, FPGA Edition Simulation, Edition Simulation

Referències

• Manual d'usuari