FPGA SDK פֿאַר OpenCL
באַניצער גייד

UG-OCL009
2017.05.08
לעצטע דערהייַנטיקט פֿאַר Intel® Quartus® Prime Design Suite: 17.0

אַבאָנירן
שיקן באַמערקונגען

Intel® FPGA SDK פֿאַר OpenCL™ Intel® Cyclone®V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרמע פּאָרטינג גייד

V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם פּאָרטינג גייד באשרייבט די ייַזנוואַרג און ווייכווארג פּלאַן פון די Intel Cyclone V SoC Development Kit רעפערענץ פּלאַטפאָרם (c5soc) פֿאַר נוצן מיט די Intel Software Development Kit (SDK) פֿאַר OpenCL די Intel ® FPGA SDK פֿאַר OpenCL ™ Intel Cyclone ® . איידער איר אָנהייבן, Intel שטארק רעקאַמענדז אַז איר באקענען זיך מיט די אינהאַלט פון די פאלגענדע דאָקומענטן:

1. Intel FPGA SDK פֿאַר OpenCLIntel Cyclone V SoC געטינג סטאַרטעד גייד
2. Intel FPGA SDK פֿאַר OpenCL Custom Platform Toolkit User Guide
3. Cyclone V Device Handbook, באנד 3: טעכניש רעפערענץ מאַנואַל פֿאַר שווער פּראַסעסער סיסטעם אין אַדישאַן, אָפּשיקן צו די Cyclone V SoC Development Kit און SoC Embedded Design Suite בלאַט פון די Altera webפּלאַץ פֿאַר מער אינפֿאָרמאַציע. 1 2

אכטונג: ינטעל אַסומז אַז איר האָבן אַ טיף פארשטאנד פון די Intel FPGA SDK פֿאַר OpenCL Custom Platform Toolkit User Guide. די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם פּאָרטינג גייד טוט נישט באַשרייַבן די נוצן פון די סדק ס מנהג פּלאַטפאָרם טאָאָלקיט צו ינסטרומענט אַ מנהג פּלאַטפאָרם פֿאַר די Cyclone V SoC אנטוויקלונג קיט. עס באשרייבט בלויז די דיפעראַנסיז צווישן די SDK שטיצן אויף די Cyclone V SoC אנטוויקלונג קיט און אַ דזשאַנעריק Intel FPGA SDK פֿאַר OpenCL Custom Platform.

פֿאַרבונדענע לינקס

• Intel FPGA SDK פֿאַר OpenCL Cyclone V SoC געטינג סטאַרטעד גייד
• Intel FPGA SDK פֿאַר OpenCL Custom Platform Toolkit User Guide
• Cyclone V דיווייס האַנדבאָאָק, באנד 3: טעכניש רעפערענץ מאַנואַל פֿאַר שווער פּראַסעסער סיסטעם
• Cyclone V SoC Development Kit און SoC Embedded Design Suite בלאַט אויף די אַלטעראַ webפּלאַץ

1. OpenCL און די OpenCL לאָגאָ זענען טריידמאַרקס פון עפּל ינק. געניצט דורך דערלויבעניש פון די Khronos Group™.
2. די Intel FPGA SDK פֿאַר OpenCL איז באזירט אויף אַ ארויס Khronos ספּעסיפיקאַטיאָן און האט דורכגעגאנגען די Khronos קאָנפאָרמאַנסע טעסטינג פּראָצעס. קראַנט קאַנפאָרמאַנסע סטאַטוס קענען זיין געפֿונען אין www.khronos.org/conformance.

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די Intel לאָגאָ, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus און Stratix ווערטער און לאָגאָס זענען טריידמאַרקס פון Intel Corporation אָדער זייַן סאַבסידיעריז אין די יו. עס. און / אָדער אנדערע לענדער. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.
* אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.

1.1.1 Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם באָרד וועריאַנץ
די Intel FPGA SDK פֿאַר OpenCL Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם כולל צוויי ברעט וועריאַנץ.

• c5soc ברעט
  דעם פעליקייַט ברעט גיט אַקסעס צו צוויי דדר זכּרון באַנקס. די HPS DDR איז צוטריטלעך דורך די FPGA און די קפּו. די FPGA DDR איז בלויז צוטריטלעך דורך די FPGA.
• c5soc_sharedonly ברעט
  דעם ברעט וואַריאַנט כּולל בלויז HPS DDR קאַנעקטיוויטי. די FPGA DDR איז ניט צוטריטלעך. דעם ברעט וואַריאַנט איז מער שטח עפעקטיוו ווייַל ווייניקער ייַזנוואַרג איז נייטיק צו שטיצן איין דדר זכּרון באַנק. די c5soc_sharedonly ברעט איז אויך אַ גוט פּראָוטאַטייפּ פּלאַטפאָרמע פֿאַר אַ לעצט פּראָדוקציע ברעט מיט אַ איין דדר זכּרון באַנק.
  צו ציל דעם ברעט וואַריאַנט ווען קאַמפּיילינג דיין OpenCL קערן, אַרייַננעמען די -board c5soc_sharedonly אָפּציע אין דיין aoc באַפֿעל.
  פֿאַר מער אינפֿאָרמאַציע אויף די -באָאַרד אָפּציע פון ​​די aoc באַפֿעל, אָפּשיקן צו די Intel FPGA SDK פֿאַר OpenCL פּראָגראַממינג גייד.

פֿאַרבונדענע לינקס
קאַמפּיילינג אַ קערנעל פֿאַר אַ ספּעציפיש FPGA באָרד (–באָרד )
1.1.2 אינהאַלט פון די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם
די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרמע באשטייט פון די פאלגענדע files און Directory:

File אָדער Directory	באַשרייַבונג
board_env.xml	עקסטענסיבלע מאַרקאַפּ שפּראַך (XML) file וואָס באשרייבט c5soc צו די Intel FPGA SDK פֿאַר OpenCL.
linux_sd_card_image.tgz	קאַמפּרעסט סד בליץ קאָרט בילד file וואָס כּולל אַלץ וואָס אַ SDK באַניצער דאַרף צו נוצן די Cyclone V SoC Development Kit מיט די SDK.
arm32	Directory וואָס כּולל די פאלגענדע:

1.1.3 באַטייַטיק פֿעיִקייטן פון די Cyclone V SoC אנטוויקלונג קיט

די פאלגענדע רשימה כיילייץ די Cyclone V SoC אנטוויקלונג קיט קאַמפּאָונאַנץ און פֿעיִקייטן וואָס זענען באַטייַטיק פֿאַר די Intel FPGA SDK פֿאַר OpenCL:

• צווייענדיק-האַרץ ARM Cortex-A9 קפּו פליסנדיק 32-ביסל לינוקס.
• אַוואַנסירטע עקסטענסיבלע צובינד (AXI) ויטאָבוס צווישן די HPS און די FPGA האַרץ שטאָף.
• צוויי פאַרגליווערט דדר זכּרון קאַנטראָולערז, יעדער קאַנעקטינג צו אַ 1 גיגאבייט (גב) DDR3 SDRAM.
  - איין דדר קאָנטראָללער איז צוטריטלעך בלויז צו די FPGA האַרץ (דאָס איז, FPGA DDR).
  - די אנדערע DDR קאַנטראָולער איז צוטריטלעך פֿאַר ביידע די HPS און די FPGA (דאָס איז, HPS DDR). דער שערד קאָנטראָללער אַלאַוז פריי זיקאָרן ייַנטיילונג צווישן די קפּו און די FPGA האַרץ.
• די קפּו קענען ריקאַנפיגיער די FPGA האַרץ שטאָף.

1.1.3.1 Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם פּלאַן צילן און דיסיזשאַנז ינטעל באַסעס די ימפּלאַמענטיישאַן פון די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם אויף עטלעכע פּלאַן גאָולז און דיסיזשאַנז. ינטעל רעקאַמענדז אַז איר באַטראַכטן די גאָולז און דיסיזשאַנז ווען איר אַריבערפירן דעם רעפערענץ פּלאַטפאָרם צו דיין SoC FPGA ברעט.
ונטער זענען די c5soc פּלאַן צילן:

1. צושטעלן די העכסטן מעגלעך באַנדווידט צווישן קערנאַלז אויף די FPGA און די DDR זכּרון סיסטעם (s).
2. פאַרזיכערן אַז קאַמפּיוטיישאַנז אויף די FPGA (ד"ה, OpenCL קערנאַלז) טאָן ניט אַרייַנמישנ זיך מיט אנדערע קפּו טאַסקס וואָס קען אַרייַננעמען סערוויסינג פּעריפעראַלס.
3. לאָזן ווי פיל FPGA רעסורסן ווי מעגלעך פֿאַר קערן קאַמפּיאַטיישאַנז אַנשטאָט פון צובינד קאַמפּאָונאַנץ.

ונטער זענען די הויך-מדרגה פּלאַן דיסיזשאַנז וואָס זענען די דירעקט קאַנסאַקווענסאַז פון Intel ס פּלאַן גאָולז:

1. די רעפערענץ פּלאַטפאָרם ניצט בלויז שווער דדר זכּרון קאַנטראָולערז מיט די וויידאַסט מעגלעך קאַנפיגיעריישאַן (256 ביץ).
2. די FPGA קאַמיונאַקייץ מיט די HPS DDR זכּרון קאַנטראָולער גלייך, אָן ינוואַלווינג די AXI ויטאָבוס און די L3 באַשטימען אין די HPS. די דירעקט קאָמוניקאַציע גיט די בעסטער מעגלעך באַנדווידט צו דדר, און האלט FPGA קאַמפּיאַטיישאַנז פון ינטערפירינג מיט קאָמוניקאַציע צווישן די קפּו און זייַן פּעריפעריע.
3. צעוואָרפן-קלייַבן דירעקט זכּרון אַקסעס (SG-DMA) איז נישט אַ טייל פון די FPGA צובינד לאָגיק. אַנשטאָט טראַנספערינג גרויס אַמאַונץ פון דאַטן צווישן DDR זכּרון סיסטעמען, קראָם די דאַטן אין די שערד HPS DDR. דירעקט אַקסעס צו קפּו זכּרון דורך די FPGA איז מער עפעקטיוו ווי DMA. עס סאַוועס ייַזנוואַרג רעסורסן (דאָס איז, FPGA געגנט) און סימפּלאַפייז די לינוקס קערן שאָפער.
   ווארענונג: זכּרון אַריבערפירן צווישן די שערד HPS DDR סיסטעם און די DDR סיסטעם וואָס איז צוטריטלעך בלויז צו די FPGA איז זייער פּאַמעלעך. אויב איר קלייַבן צו
   אַריבערפירן זכּרון אין דעם שטייגער, נוצן עס בלויז פֿאַר זייער קליין אַמאַונץ פון דאַטן.
4. דער באַלעבאָס און די מיטל דורכפירן ניט-דמאַ דאַטן אַריבערפירן צווישן יעדער אנדערע דורך די HPS-to-FPGA (H2F) בריק, ניצן בלויז אַ איין 32-ביסל פּאָרט. די סיבה איז, אָן DMA, די לינוקס קערן קענען בלויז אַרויסגעבן אַ איין 32-ביסל לייענען אָדער שרייַבן בעטן, אַזוי עס איז ומנייטיק צו האָבן אַ ברייט קשר.
5. דער באַלעבאָס סענדז קאָנטראָל סיגנאַלז צו די מיטל דורך אַ לייטווייט H2F (LH2F) בריק.
   ווייַל קאָנטראָל סיגנאַלז פון דער באַלעבאָס צו די מיטל זענען נידעריק-באַנדווידט סיגנאַלז, אַ LH2F בריק איז ידעאַל פֿאַר די אַרבעט.

1.2 פּאָרטינג די רעפֿערענץ פּלאַטפאָרמע צו דיין SoC FPGA באָרד
צו אַריבערפירן די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם צו דיין SoC FPGA ברעט, דורכפירן די פאלגענדע טאַסקס:

1. אויסקלייַבן די איין DDR זיקאָרן אָדער די צוויי DDR זכרונות ווערסיע פון ​​​​די c5soc רעפערענץ פּלאַטפאָרם ווי די סטאַרטינג פונט פון דיין פּלאַן.
2. דערהייַנטיקן די שטיפט לאָוקיישאַנז אין די ALTERAOCLSDKROOT/board/c5soc/ /top.qsf file, ווו ALTERAOCLSDKROOT איז דער דרך צו די אָרט פון די Intel FPGA SDK פֿאַר OpenCL ינסטאַלירונג, און איז דער וועגווייַזער נאָמען פון די ברעט וואַריאַנט. די c5soc_sharedonly וועגווייַזער איז פֿאַר די ברעט וואַריאַנט מיט איין דדר זכּרון סיסטעם. די c5soc וועגווייַזער איז פֿאַר די ברעט וואַריאַנט מיט צוויי דדר זכּרון סיסטעמען.
3.  דערהייַנטיקן די DDR סעטטינגס פֿאַר די HPS און / אָדער FPGA SDRAM בלאַקס אין די ALTERAOCLSDKROOT/board/c5soc/ /system.qsys file.
   4. כל Intel FPGA SDK פֿאַר OpenCL בילכער ברעט דיזיינז מוזן דערגרייכן געראַנטיד טיימינג קלאָוזשער. ווי אַזאַ, די פּלייסמאַנט פון די פּלאַן מוזן זיין טיימינג ריין. צו אַריבערפירן די c5soc ברעט צעטיילונג (acl_iface_partition.qxp) צו דיין SoC FPGA ברעט, דורכפירן די פאלגענדע טאַסקס:
   פֿאַר דיטיילד ינסטראַקשאַנז אויף מאַדאַפייינג און פּראַזערווינג די ברעט צעטיילונג, אָפּשיקן צו די Quartus
   פּריים ינקרעמענטאַל זאַמלונג פֿאַר כייראַרקאַקאַל און מאַנשאַפֿט-באזירט פּלאַן קאַפּיטל פון די Quartus Prime Standard Edition האַנדבאָאָק.
   א. אַראָפּנעמען די acl_iface_partition.qxp פון די ALTERAOCLSDKROOT/board/c5soc/c5soc וועגווייַזער.
   ב. געבן די acl_iface_region LogicLock ™ געגנט דורך טשאַנגינג די Tcl באַפֿעל set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region צו set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region
   ג. צונויפנעמען אַן OpenCL קערן פֿאַר דיין ברעט.
   ד. אויב נייטיק, סטרויערן די גרייס און אָרט פון די LogicLock געגנט.
   E. ווען איר זענט צופֿרידן אַז די פּלייסמאַנט פון דיין פּלאַן איז טיימינג ריין, אַרויספירן די צעטיילונג ווי די acl_iface_partition.qxp Quartus Prime Exported Partition File.
   ווי דיסקרייבד אין די עסטאַבלישינג גואַראַנטעעד טיימינג פלאָו אָפּטיילונג פון די AIntel FPGA SDK פֿאַר OpenCL Custom Platform Toolkit User Guide, דורך ימפּאָרטינג דעם .qxp  file אין די שפּיץ-מדרגה פּלאַן, איר מקיים די פאָדערונג פון פּראַוויידינג אַ ברעט פּלאַן מיט אַ געראַנטיד טיימינג קלאָוזשער לויפן.
   פֿאַר סיבות וואָס קען ווירקן די קוואַליטעט פון רעזולטאַטן (QoR) פון דיין יקספּאָרטאַד צעטיילונג, אָפּשיקן צו די אַלגעמיינע קוואַליטי פון רעזולטאַטן קאַנסידעריישאַנז פֿאַר די עקספּאָרטעד באָרד צעטיילונג אָפּטיילונג אין די Intel FPGA SDK פֿאַר OpenCL Custom Platform Toolkit User Guide.
   f. דיסייבאַל די אַcl_iface_region LogicLock געגנט דורך ריווערטינג די באַפֿעל אין סטעפּ 2 צוריק צו set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region.
4. אויב דיין SoC FPGA ברעט ניצט פאַרשידענע פּינס און פּעריפעריעס פון די HPS בלאָק, רידזשענערייט די פּרעלאָאַדער און די מיטל בוים מקור (DTS) file. אויב איר טוישן די סעטטינגס פון די HPS DDR זכּרון קאָנטראָללער, רידזשענערייט די פּרעלאָאַדער.
5. שאַפֿן די בילד פון די SD בליץ קאָרט.
6. שאַפֿן דיין מנהג פּלאַטפאָרמע, וואָס כולל די בילד פון די SD בליץ קאָרט.
7. באַטראַכטן קריייטינג אַ רונטימע סוויווע ווערסיע פון ​​דיין מנהג פּלאַטפאָרמע פֿאַר נוצן מיט די Intel FPGA רונטימע סוויווע (רטע) פֿאַר OpenCL. די RTE ווערסיע פון ​​​​דיין קאַסטאַם פּלאַטפאָרם כולל קיין ייַזנוואַרג דירעקטעריז און די בילד פון די SD בליץ קאָרט. דער מנהג פּלאַטפאָרם לאָודז אויף די SoC FPGA סיסטעם צו לאָזן באַלעבאָס אַפּלאַקיישאַנז לויפן. אין קאַנטראַסט, די SDK ווערסיע פון ​​די מנהג פּלאַטפאָרם איז נייטיק פֿאַר די SDK צו זאַמלען OpenCL קערנאַלז.
   עצה: איר קענט נוצן די SDK ווערסיע פון ​​​​דיין מנהג פּלאַטפאָרמע פֿאַר די RTE. צו ראַטעווען
   אָרט, אַראָפּנעמען די בילד פון די SD בליץ קאָרט פון די RTE ווערסיע פון ​​​​דיין מנהג פּלאַטפאָרמע.
8. פּרובירן דיין מנהג פּלאַטפאָרמע.
   אָפּשיקן צו די טעסטינג די ייַזנוואַרג פּלאַן אָפּטיילונג פון די Intel FPGA SDK פֿאַר OpenCL Custom Platform Toolkit User Guide פֿאַר מער אינפֿאָרמאַציע.

פֿאַרבונדענע לינקס

• טעסטינג די ייַזנוואַרג פּלאַן
• קוואַרטוס פּריים ינקרעמענטאַל זאַמלונג פֿאַר כייראַרקאַקאַל און מאַנשאַפֿט-באזירט פּלאַן
• פאַרלייגן גואַראַנטעעד טיימינג לויפן
• אַלגעמיינע קוואַליטי פון רעזולטאַטן קאַנסידעריישאַנז פֿאַר די עקספּאָרטעד באָרד צעטיילונג

1.2.1 אַפּדייטינג אַ פּאָרטיד רעפערענץ פּלאַטפאָרמע
אין די קראַנט ווערסיע פון ​​די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם, די HPS בלאָק איז ין דער צעטיילונג וואָס דיפיינז אַלע נאָנקערנעל לאָגיק. אָבער, איר קענען נישט אַרויספירן די HPS ווי אַ טייל פון די .qxp file. צו דערהייַנטיקן אַ יגזיסטינג קאַסטאַם פּלאַטפאָרמע וואָס איר האָט מאַדאַפייד פֿון אַ פריערדיקן ווערסיע פון ​​​​c5soc, ינסטרומענט די QXP פּרעזערוויישאַן לויפן, דערהייַנטיקן די בילד פון די SD בליץ קאָרט צו באַקומען די לעצטע רונטימע סוויווע און דערהייַנטיקן די board_spec.xml file צו געבן אַוטאָמיגראַטיאָן.
די Altera® SDK פֿאַר OpenCL ווערסיע 14.1 און ווייַטער פּראָבז די board_spec.xml file פֿאַר ברעט אינפֿאָרמאַציע, און ימפּלאַמאַנץ אָטאַמאַטיק דערהייַנטיקונגען. ווייַל איר מאָדיפיצירן די
פּלאַן דורך ימפּלאַמענינג די QXP פּרעזערוויישאַן לויפן, איר מוזן דערהייַנטיקן די board_spec.xml file צו זיין פֿאָרמאַט אין די קראַנט ווערסיע. דערהייַנטיקן די file אַלאַוז די SDK צו ויסטיילן צווישן אַנפּריזערווד מנהג פּלאַטפאָרמס און די קראַנט QXP-באזירט מנהג פּלאַטפאָרמס. אָפּשיקן צו קאַסטאַמייזד פּלאַטפאָרמע אַוטאָמיגראַטיאָן פֿאַר פֿאָרווערטס קאַמפּאַטאַבילאַטי אין די Intel FPGA SDK פֿאַר OpenCL Custom Platform Toolkit User Guide פֿאַר מער אינפֿאָרמאַציע.

1. צו ינסטרומענט די QXP פּרעזערוויישאַן לויפן אין אַ Cyclone V SoC FPGA ייַזנוואַרג פּלאַן וואָס איז פּאָרטיד פון אַ פריערדיקן ווערסיע פון ​​​​c5soc, דורכפירן די פאלגענדע סטעפּס צו שאַפֿן אַ סאַבפּאַרטישאַן צו ויסשליסן די HPS פון די .qxp. file:
   א. איידער קריייטינג אַ צעטיילונג אַרום די נאָנקערנעל לאָגיק, שאַפֿן אַ צעטיילונג אַרום די HPS אין די .qsf Quartus Prime סעטטינגס File.
   פֿאַר עקסampלאַ:
   # מאַניואַלי צעטיילן דעם בייַשפּיל וואָס מאָדעל די HPS-דעדאַקייטאַד י/אָ סעט_ינסטאַנס_אַסיינמאַנט -נאָמען PARTITION_HIERARCHY borde_18261 -צו "סיסטעם: די_סיסטעם|סיסטעם_אַקל_יפאַסע:acl_iface|סיסטעם_acl_iface_hps_0:hps_0|system_acl_0_iface_hps:system_acl_iface_hps: system_acl_iface_hps_0_hps_io_border: border" -section_id "system_acl_iface_hps_0_hps_io_border: border"
   # שטעלן צעטיילונג צו זיין אַ HPS_PARTITION טיפּ צו זיין פּראַסעסט ריכטיק דורך די רעשט פון Quartus
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id "system_acl_iface_hps_0_hps_io_border: border"
   quartus_cdb שפּיץ -c שפּיץ
   –incremental_compilation_export=acl_iface_partition.qxp
   – ינקרעמענטאַל_קאָמפּילאַטיאָן_עקספּאָרט_פּאַרטיטיאָן_נאַמע = אַקל_יפאַסע_פּאַרטיטיאָן
   -ינקרעמענטאַל_קאָמפּילאַטיאָן_עקספּאָרט_פּאָסט_סינטה = אויף
   -ינקרעמענטאַל_קאָמפּילאַטיאָן_עקספּאָרט_פּאָסט_פיט = אויף
   -ינקרעמענטאַל_קאָמפּילאַטיאָן_עקספּאָרט_ראָוטינג = אויף
   –incremental_compilation_export_flatten = אַוועק
   נאָך איר ויסשליסן די HPS פון די צעטיילונג, איר קענט אַרייַנפיר די .qxp file און צונויפנעמען דיין פּלאַן.
2. דערהייַנטיקן די בילד פון די SD בליץ קאָרט מיט די קראַנט ווערסיע פון ​​​​די Intel FPGA RTE פֿאַר OpenCL דורך דורכפירן די פאלגענדע טאַסקס:
   א. בארג די file אַלאַקיישאַן טיש (פאַט32) און עקסטענדעד file סיסטעם (עקסט3) פּאַרטישאַנז אין די יגזיסטינג בילד ווי שלייף-צוריק דעוויסעס. פֿאַר דיטיילד ינסטראַקשאַנז, אָפּשיקן צו שריט 2 אין בילדינג אַ סד פלאַש קאַרד בילד.
   ב. אין די /home/root/opencl_arm32_rte וועגווייַזער, אַראָפּנעמען די files פון די פריערדיקע ווערסיע פון ​​די RTE.
   ג. אראפקאפיע און אַנפּאַק די קראַנט ווערסיע פון ​​​​די RTE אין די /home/root/opencl_arm32_rte וועגווייַזער.
   ד. אין די /driver/version.h file פון דיין מנהג פּלאַטפאָרם, דערהייַנטיקן די ACL_DRIVER_VERSION אַסיינמאַנט צו . (למשלample, 16.1.x, ווו 16.1 איז די SDK ווערסיע, און x איז די דרייווער ווערסיע וואָס איר שטעלן).
   E. ריבילד די שאָפער.
   f. ויסמעקן די ייַזנוואַרג טעקע (s) פון דיין מנהג פּלאַטפאָרמע. נאָכמאַכן די מנהג פּלאַטפאָרמע, צוזאמען מיט די דערהייַנטיקט שאָפער, צו די /home/root/opencl_arm_rte/board וועגווייַזער.
   ג. נאָכמאַכן די Altera.icd file פון די /home/root/opencl_arm32_rte וועגווייַזער און לייגן עס צו די /etc/OpenCL/vendors וועגווייַזער.
   ה. ונמאָונט און פּרובירן די נייַע בילד. פֿאַר דיטיילד ינסטראַקשאַנז, אָפּשיקן צו סטעפּס 8 צו 11 אין בילדינג אַ סד פלאַש קאַרד בילד.

פֿאַרבונדענע לינקס

• שאַפֿן אַ סד פלאַש קאַרד בילד אויף בלאַט 14
  איר אויך האָבן די אָפּציע צו שאַפֿן אַ נייַע סד בליץ קאָרט בילד.
• קאַסטאַמייזד פּלאַטפאָרמע אַוטאָמיגראַטיאָן פֿאַר פֿאָרווערטס קאַמפּאַטאַבילאַטי

1.3 ווייכווארג שטיצן פֿאַר שערד זכּרון
שערד פיזיש זכּרון צווישן FPGA און CPU איז די בילכער זכּרון פֿאַר OpenCL קערנאַלז פליסנדיק אויף SoC FPGAs. ווייַל די FPGA אַקסעס שערד פיזיש זיקאָרן, ווי קעגן צו שערד ווירטואַל זיקאָרן, עס טוט נישט האָבן אַקסעס צו די קפּו ס בלאַט טישן וואָס מאַפּע באַניצער ווירטואַל אַדרעסעס צו גשמיות בלאַט אַדרעסעס.
מיט רעספּעקט צו די ייַזנוואַרג, OpenCL קערנאַלז אַקסעס שערד פיזיש זכּרון דורך דירעקט קשר צו די HPS DDR שווער זכּרון קאַנטראָולער. מיט רעספּעקט צו די ווייכווארג, שטיצן פֿאַר שערד פיזיש זכּרון ינוואַלווז די פאלגענדע קאַנסידעריישאַנז:

1. טיפּיש ווייכווארג ימפּלאַמאַנץ פֿאַר אַלאַקייטינג זכּרון אויף די קפּו (למשלample, די malloc () פֿונקציע) קען נישט אַלאַקייט אַ זכּרון געגנט וואָס די FPGA קען נוצן.
   זכּרון וואָס די malloc () פֿונקציע אַלאַקייץ איז קאַנטיגיואַס אין די ווירטואַל זכּרון אַדרעס פּלאַץ, אָבער קיין אַנדערלייינג גשמיות בלעטער זענען אַנלייקלי פיזיקלי קאַנטיגיואַס. ווי אַזאַ, דער באַלעבאָס מוזן קענען צו אַלאַקייט פיזיקלי קאַנטיגיואַס זכּרון מקומות. אָבער, די פיייקייט איז נישט אין באַניצער-פּלאַץ אַפּלאַקיישאַנז אויף לינוקס. דעריבער, דער לינוקס קערן שאָפער מוזן דורכפירן די אַלאַקיישאַן.
2. די OpenCL SoC FPGA לינוקס קערן שאָפער כולל די mmap () פונקציע צו אַלאַקייט שערד פיזיש זכּרון און מאַפּע עס אין די באַניצער פּלאַץ. די mmap () פֿונקציע ניצט די נאָרמאַל לינוקס קערן רופן dma_alloc_coherent () צו בעטן פיזיקלי קאַנטיגיואַס זכּרון מקומות פֿאַר ייַנטיילונג מיט אַ מיטל.
3. אין די פעליקייַט לינוקס קערן, dma_alloc_coherent () טוט נישט אַלאַקייט פיזיקלי קאַנטיגיואַס זכּרון מער ווי 0.5 מעגאבייט (מב) אין גרייס. צו לאָזן dma_alloc_coherent () צו אַלאַקייט גרויס אַמאַונץ פון פיזיקלי קאַנטיגיואַס זכּרון, געבן די קאַנטיגיואַס זכּרון אַלאַקאַטאָר (CMA) שטריך פון די לינוקס קערן און דעמאָלט ריקאַמפּייל די לינוקס קערן.
   פֿאַר די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרמע, קמאַ מאַנידזשיז 512 מב פון 1 גיגאבייט פון גשמיות זכּרון. איר קען פאַרגרעסערן אָדער פאַרמינערן דעם ווערט, דיפּענדינג אויף די סומע פון ​​שערד זכּרון וואָס די אַפּלאַקיישאַן ריקווייערז. די dma_alloc_coherent() רופן קען נישט קענען צו אַלאַקייט די פול 512 מב פון פיזיקלי קאַנטיגיואַס זכּרון; אָבער, עס קענען רוטינלי באַקומען בעערעך 450 מעגאבייטן פון זכּרון.
4. די קפּו קענען קאַש זיקאָרן אַז די דמאַ_אַללאָק_קאָהערענט () רופן אַלאַקייץ. אין באַזונדער, שרייַבן אַפּעריישאַנז פון דער באַלעבאָס אַפּלאַקיישאַן זענען נישט קענטיק צו די OpenCL קערנאַלז. די mmap () פֿונקציע אין די OpenCL SoC FPGA לינוקס קערן שאָפער אויך כּולל קאַללס צו די pgprot_noncached () אָדער remap_pf_range () פֿונקציע צו דיסייבאַל קאַטשינג פֿאַר דעם געגנט פון זכּרון בפירוש.
5. נאָך די dma_alloc_coherent () פֿונקציע אַלאַקייץ די פיזיקלי קאַנטיגיואַס זכּרון, די mmap () פֿונקציע קערט די ווירטואַל אַדרעס צו די אָנהייב פון די קייט, וואָס איז די אַדרעס שפּאַן פון די זכּרון איר אַלאַקייט. דער באַלעבאָס אַפּלאַקיישאַן ריקווייערז דעם ווירטואַל אַדרעס צו אַקסעס די זכּרון. אויף די אנדערע האַנט, די OpenCL קערנאַלז דאַרפן גשמיות ווענדט. דער לינוקס קערן שאָפער האלט די מאַפּינג פון ווירטועל-צו-גשמיות אַדרעס. איר קענען מאַפּע די גשמיות אַדרעסעס וואָס mmap () קערט צו פאַקטיש גשמיות אַדרעסעס דורך אַדינג אַ אָנפֿרעג צו די שאָפער.
   די aocl_mmd_shared_mem_alloc () MMD אַפּלאַקיישאַן פּראָגראַממינג צובינד (API) רופן ינקאָרפּערייץ די פאלגענדע פֿראגן:
   א. די mmap () פֿונקציע וואָס אַלאַקייץ זכּרון און קערט די ווירטואַל אַדרעס.
   ב. די עקסטרע אָנפֿרעג וואָס מאַפּס די אומגעקערט ווירטואַל אַדרעס צו גשמיות אַדרעס.
   די aocl_mmd_shared_mem_alloc () MMD API רופן דעמאָלט קערט צוויי אַדרעסעס
   -די פאַקטיש אומגעקערט אַדרעס איז די ווירטואַל אַדרעס, און די גשמיות אַדרעס גייט צו device_ptr_out.
   באַמערקונג: דער שאָפער קענען בלויז מאַפּע די ווירטואַל אַדרעסעס וואָס די mmap () פֿונקציע קערט צו גשמיות אַדרעסעס. אויב איר בעטן די גשמיות אַדרעס פון קיין אנדערע ווירטואַל טייַטל, דער שאָפער קערט אַ NULL ווערט.

ווארענונג: די Intel FPGA SDK פֿאַר OpenCL רונטימע לייברעריז יבערנעמען אַז די שערד זכּרון איז דער ערשטער זכּרון ליסטעד אין די board_spec.xml file. אין אנדערע ווערטער, די גשמיות אַדרעס וואָס דער לינוקס קערן שאָפער באקומט ווערט די Avalon® אַדרעס וואָס די OpenCL קערן פּאַסיז צו די HPS SDRAM.
מיט רעספּעקט צו די רונטימע ביבליאָטעק, נוצן די clCreateBuffer () רופן צו אַלאַקייט די שערד זכּרון ווי אַ מיטל באַפער אין די פאלגענדע שטייגער:

• פֿאַר די צוויי-DDR ברעט וואַריאַנט מיט ביידע שערד און ניט-שערד זכּרון, clCreateBuffer () אַלאַקייץ שערד זכּרון אויב איר ספּעציפיצירן די CL_MEM_USE_HOST_PTR פאָן. ניצן אנדערע פלאַגס ז clCreateBuffer () צו אַלאַקייט באַפער אין די ניט-שאַרעד זכּרון.
• פֿאַר די איין-DDR ברעט וואַריאַנט מיט בלויז שערד זכּרון, clCreateBuffer () אַלאַקייץ שערד זכּרון ראַגאַרדלאַס פון וואָס פאָן איר ספּעציפיצירן.
  דערווייַל, 32-ביסל לינוקס שטיצן אויף ARM קפּו רעגיאַלייץ די מאָס פון שערד זכּרון שטיצן אין די SDK רונטימע לייברעריז. אין אנדערע ווערטער, רונטימע לייברעריז צונויפגעשטעלט צו אנדערע ינווייראַנמאַנץ (למשלample, x86_64 לינוקס אָדער 64-ביסל Windows) שטיצן נישט שערד זכּרון.
  C5soc האט נישט ינסטרומענט העטעראַדזשיניאַס זכּרון צו ויסטיילן צווישן שערד און ניט-שאַרעד זכּרון פֿאַר די פאלגענדע סיבות:
  1. געשיכטע - העטעראָגענעאָוס זיקאָרן שטיצן איז נישט בנימצא ווען שערד זיקאָרן שטיצן איז געווען ערידזשנאַלי באשאפן.
  2. וניפאָרם צובינד - ווייַל OpenCL איז אַן אָפֿן נאָרמאַל, ינטעל האלט קאָנסיסטענסי צווישן כעטעראַדזשיניאַס קאַמפּיוטינג פּלאַטפאָרמע ווענדאָרס. דעריבער, דער זעלביקער צובינד ווי די אַרקאַטעקטשערז פון אנדערע ברעט ווענדאָרס איז געניצט צו אַלאַקייט און נוצן שערד זכּרון.

1.4 FPGA רעקאָנפיגוראַטיאָן
פֿאַר SoC FPGAs, די קפּו קענען ריקאַנפיגיער די FPGA האַרץ שטאָף אָן ינטעראַפּטינג די קפּו ס אָפּעראַציע. די FPGA מאַנאַגער ייַזנוואַרג בלאָק וואָס סטראַדאַלז די HPS און די האַרץ FPGA פּערפאָרמז די ריקאַנפיגיעריישאַן. די לינוקס קערן כולל אַ שאָפער וואָס ינייבאַלז גרינג אַקסעס צו די FPGA מאַנאַגער.

• צו view די סטאַטוס פון די פפּגאַ האַרץ, רופן די קאַץ /sys/class/fpga/fpga0/ סטאַטוס באַפֿעל.
  די Intel FPGA SDK פֿאַר OpenCL פּראָגראַם נוצן בנימצא מיט די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם ניצט דעם צובינד צו פּראָגראַם די FPGA. ווען ריפּראָגראַממינג אַ FPGA האַרץ מיט אַ פליסנדיק קפּו, די פּראָגראַם נוצן פּערפאָרמז אַלע די פאלגענדע טאַסקס:
  1. איידער ריפּראָגראַממינג, דיסייבאַל אַלע קאָמוניקאַציע בריקן צווישן די FPGA און די HPS, ביידע H2F און LH2F בריקן.
  באַשטעטיק די בריקן נאָך ריפּראָגראַממינג קאַמפּליץ.
  ופמערקזאַמקייַט: די OpenCL סיסטעם טוט נישט נוצן די FPGA-to-HPS (F2H) בריק. אָפּשיקן צו די HPS-FPGA ינטערפייסיז אָפּטיילונג אין די סיקלאָון V דיווייס האַנדבאָאָק, באַנד 3: טעכניש רעפערענץ מאַנואַל פֿאַר שווער פּראַסעסער סיסטעם פֿאַר מער אינפֿאָרמאַציע.
  2. ענשור אַז די לינק צווישן די FPGA און די HPS DDR קאָנטראָללער איז פאַרקריפּלט בעשאַס ריפּראָגראַממינג.
  3. ענשור אַז די פפּגאַ ינטעראַפּץ אויף די פפּגאַ זענען פאַרקריפּלט בעשאַס ריפּראָגראַממינג.
  אויך געבנ צו וויסן דעם שאָפער צו אָפּוואַרפן קיין ינטעראַפּץ פון די FPGA בעשאַס ריפּראָגראַממינג.

באַראַטנ די מקור קאָד פון די פּראָגראַם נוצן פֿאַר דעטאַילס וועגן די פאַקטיש ימפּלאַמענטיישאַן.

ווארענונג: דו זאלסט נישט טוישן די קאַנפיגיעריישאַן פון די HPS DDR קאָנטראָללער ווען די קפּו איז פליסנדיק.
דאָס קען פאַרשאַפן אַ פאַטאַל סיסטעם טעות ווייַל איר קען טוישן די קאַנפיגיעריישאַן פון די DDR קאָנטראָללער ווען עס זענען בוילעט זכּרון טראַנזאַקשאַנז פֿון די קפּו. דעם מיטל אַז ווען די קפּו איז פליסנדיק, איר קען נישט רעפּראָגראַם די FPGA האַרץ מיט אַ בילד וואָס ניצט HPS DDR אין אַ אַנדערש קאַנפיגיעריישאַן.
געדענקט אַז די OpenCL סיסטעם און די גאָלדען האַרדוואַרע רעפֿערענץ פּלאַן בנימצא מיט די Intel SoC FPGA עמבעדיד דיזיין סוויט (EDS), שטעלן די HPS DDR אין אַ איין 256-ביסל מאָדע.
קפּו סיסטעם פּאַרץ אַזאַ ווי די צווייַג פּרידיקטער אָדער די בלאַט טיש פּריפעטשער קען אַרויסגעבן DDR קאַמאַנדז אפילו ווען עס אויס אַז גאָרנישט איז פליסנדיק אויף די קפּו.
דעריבער, שטיוול צייט איז די בלויז זיכער צייט צו שטעלן די HPS DDR קאַנטראָולער קאַנפיגיעריישאַן.
דאָס אויך ימפּלייז אַז U-boot מוזן האָבן אַ רוי ביינערי file (.רבף) בילד צו לאָדן אין זכּרון. אַנדערש, איר קען זיין ענייבאַלד די HPS DDR מיט אַניוזד פּאָרץ אויף די FPGA און דערנאָך פּאַטענטשאַלי טשאַנגינג די פּאָרט קאַנפיגיעריישאַנז. פֿאַר דעם סיבה, די OpenCL לינוקס קערן שאָפער ניט מער ינקלודז די לאָגיק נייטיק צו שטעלן די HPS DDR קאַנטראָולער קאַנפיגיעריישאַן.
די SW3 צווייענדיק אין-שורה פּעקל (DIP) סוויטשאַז אויף די Cylone V SoC אנטוויקלונג קיט קאָנטראָלירן די דערוואַרט פאָרעם פון די .rbf בילד (דאָס איז, צי די file איז קאַמפּרעסט און / אָדער ינקריפּטיד). C5soc, און די גאָלדען האַרדוואַרע רעפערענץ פּלאַן בנימצא מיט די SoC EDS, אַרייַננעמען קאַמפּרעסט אָבער אַנענקריפּטיד .רבף בילדער. די SW3 DIP באַשטימען סעטטינגס דיסקרייבד אין די Intel FPGA SDK פֿאַר OpenCL Cyclone V SoC געטינג סטאַרטעד גייד גלייַכן דעם .רבף בילד קאַנפיגיעריישאַן.

פֿאַרבונדענע לינקס

• HPS-FPGA ינטערפייסיז
• קאַנפיגיער די SW3 סוויטשיז

1.4.1 FPGA סיסטעם אַרטשיטעקטורע דעטאַילס
שטיצן פֿאַר די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם איז באזירט אויף די Stratix® V רעפערענץ פּלאַטפאָרם (s5_ref), בנימצא מיט די Intel FPGA SDK פֿאַר OpenCL.
די קוילעלדיק אָרגאַניזאַציע פון ​​די c5soc Qsys סיסטעם און די קערן דרייווער זענען זייער ענלעך צו די אין s5_ref.
די פאלגענדע FPGA האַרץ קאַמפּאָונאַנץ זענען די זעלבע אין ביידע c5soc און s5_ref:

• VERSION_ID בלאָק
• מנוחה מעקאַניזאַם
• זיקאָרן באַנק דיווידער
• קאַש סנאָפּ צובינד
• קערנעל זייגער
• קאָנטראָל רעגיסטרירן אַקסעס (CRA) בלאַקס

1.5 בילדינג אַ סד פלאַש קאַרד בילד
ווייַל די Cyclone V SoC FPGA איז אַ פול סיסטעם אויף אַ שפּאָן, איר זענט פאַראַנטוואָרטלעך פֿאַר צושטעלן די פול דעפֿיניציע פון ​​​​די סיסטעם. ינטעל רעקאַמענדז אַז איר צושטעלן עס אין די פאָרעם פון אַ סד בליץ קאָרט בילד. די Intel FPGA SDK פֿאַר OpenCL באַניצער קענען פשוט שרייַבן די בילד צו די מיקראָ סד בליץ קאָרט און די SoC FPGA ברעט איז גרייט פֿאַר נוצן.
מאָדיפיצירן אַן עקסיסטינג סד פלאַש קאַרד בילד אויף בלאַט 13
ינטעל רעקאַמענדז אַז איר פשוט מאָדיפיצירן די בילד בנימצא מיט די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם. איר אויך האָבן די אָפּציע צו שאַפֿן אַ נייַע סד בליץ קאָרט בילד.
שאַפֿן אַ סד פלאַש קאַרד בילד אויף בלאַט 14
איר אויך האָבן די אָפּציע צו שאַפֿן אַ נייַע סד בליץ קאָרט בילד.

1.5.1 מאָדיפיצירן אַן עקסיסטינג סד פלאַש קאַרד בילד
ינטעל רעקאַמענדז אַז איר פשוט מאָדיפיצירן די בילד בנימצא מיט די Cyclone V SoC
אַנטוויקלונג קיט רעפערענץ פּלאַטפאָרמע. איר אויך האָבן די אָפּציע צו שאַפֿן אַ נייַע סד בליץ קאָרט בילד.
די c5soc linux_sd_card_image.tgz בילד file איז בנימצא אין די ALTERAOCLSDKROOT/board/c5soc וועגווייַזער, ווו ALTERAOCLSDKROOT ווייזט צו דעם דרך פון די Intel FPGA SDK פֿאַר OpenCL ס ינסטאַלירונג וועגווייַזער.

אכטונג: צו מאָדיפיצירן די בילד פון די SD בליץ קאָרט, איר מוזן האָבן וואָרצל אָדער סודאָ פּריווילאַדזשאַז.

1. צו דעקאָמפּרעסס די $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz file, לויפן די tar xvfzlinux_sd_card_image.tgz באַפֿעל.
2. צונויפנעמען די העלאָ_וואָרלד אָפּענקל עקסampדי פּלאַן ניצן דיין קאַסטאַם פּלאַטפאָרמע שטיצן. רענאַמע די .rbf file אַז די Intel FPGA SDK פֿאַר OpenCL אָפפלינע קאַמפּיילער דזשענערייץ ווי opencl.rbf, און שטעלן עס אויף די fat32 צעטיילונג אין די בילד פון די SD בליץ קאָרט.
   איר קענען אראפקאפיע די העלאָ_וואָרלד עקסampדי פּלאַן פון די OpenCL Design Exampדער בלאַט אויף די אַלטעראַ webפּלאַץ.
3. שטעלן די .רבף file אין די Fat32 צעטיילונג פון די בליץ קאָרט בילד.
   אכטונג: די fat32 צעטיילונג מוזן אַנטהאַלטן ביידע די zImage file און די .רבף file. אן א .רבף file, אַ פאַטאַל טעות וועט פּאַסירן ווען איר אַרייַנלייגן די שאָפער.
4. נאָך איר שאַפֿן די סד קאָרט בילד, שרייַבן עס צו אַ מיקראָ סד קאָרט דורך ינוואָוקינג די פאלגענדע באַפֿעל: sudo dd if=/path/to/sdcard/image.bin פון=/dev/sdcard
5. צו פּרובירן דיין SD בליץ קאָרט בילד, דורכפירן די פאלגענדע טאַסקס:
   א. אַרייַנלייגן די מיקראָ סד בליץ קאָרט אין די SoC FPGA ברעט.
   ב. מאַכט אַרויף די ברעט.
   ג. רופן די אַאָקל דיאַגנאָזירן נוצן באַפֿעל.

1.5.2 קריייטינג אַ סד פלאַש קאַרד בילד
איר אויך האָבן די אָפּציע צו שאַפֿן אַ נייַע סד בליץ קאָרט בילד. דזשאַנעריק אינסטרוקציעס וועגן בויען אַ נייַ סד בליץ קאָרט בילד און ריבילדינג אַ יגזיסטינג סד בליץ קאָרט בילד זענען בנימצא אויף די GSRD v14.0.2 - סד קאָרט בלאַט פון די RocketBoards.org webפּלאַץ.
די סטעפּס אונטן באַשרייַבן די פּראָצעדור פֿאַר קריייטינג די linux_sd_card_image.tgz בילד פֿון די גאָלדען סיסטעם רעפערענץ פּלאַן (GSRD) SD בליץ קאָרט בילד:
באַמערקונג:
צו שאַפֿן דעם בילד פֿון די c5soc בילד, דורכפירן אַלע אָנווענדלעך טאַסקס אַוטליינד אין דעם פּראָצעדור.

1. אראפקאפיע און אַנפּאַק די GSRD SD בליץ קאָרט בילד ווערסיע 14.0 פֿון Rocketboards.org.
2. בארג די file אַלאַקיישאַן טיש (פאַט32) און עקסטענדעד file סיסטעם (עקסט3) פּאַרטישאַנז אין דעם בילד ווי שלייף-צוריק דעוויסעס. צו אָנקלאַפּן אַ צעטיילונג, דורכפירן די פאלגענדע סטעפּס:
   א. באַשטימען די בייט אָנהייב פון די צעטיילונג אין די בילד דורך ינוואָוקינג די /sbin/fdisk -lu image_file באַפֿעל.
   פֿאַר עקסample, צעטיילונג נומער 1 פון טיפּ W95 FAT האט אַ בלאָק פאָטאָ פון 2121728. מיט 512 ביטעס פּער בלאָק, די בייט פאָטאָ איז 512 ביטעס רענטגענ 2121728 = 1086324736 ביטעס.
   ב. ידענטיפיצירן אַ פריי שלייף מיטל (למשלample, /dev/loop0) דורך טייפּינג די losetup -f באַפֿעל.
   ג. אַסומינג / dev/loop0 איז דער פריי שלייף מיטל, באַשטימען דיין בליץ קאָרט בילד צו די שלייף בלאָק מיטל דורך ינוואָוקינג די לאָסעטאַפּ /dev/loop0 image_file -0 1086324736 באַפֿעל.
   ד. בארג די שלייף מיטל דורך ינוואָוקינג די בארג /dev/loop0 /media/disk1 באַפֿעל.
   ין די בילד file, /media/disk1 איז איצט אַ מאָונטעד פאַט32 צעטיילונג.
   E. איבערחזרן סטעפּס אַ צו ד פֿאַר די עקסט3 צעטיילונג.
3. אראפקאפיע די Cyclone V SoC FPGA ווערסיע פון ​​​​די Intel FPGA רונטימע סוויווע פֿאַר OpenCL פּעקל פון די דאַונלאָוד צענטער אויף די אַלטעראַ webפּלאַץ.
   א. דריקט דעם אראפקאפיע קנעפּל בייַ די Quartus Prime ווייכווארג אַדישאַן.
   ב. ספּעציפיצירן די מעלדונג ווערסיע, די אָפּערייטינג סיסטעם און די אראפקאפיע אופֿן.
   ג. דריקט דעם נאָך ווייכווארג קוויטל און סעלעקטירן דעם צו אָפּלאָדירן Intel FPGA
   רונטימע סוויווע פֿאַר OpenCL Linux Cyclone V SoC TGZ.
   ד. נאָך איר אראפקאפיע די aocl-rte- .arm32.tgz file, אַנפּאַק עס צו
   אַ וועגווייַזער וואָס איר פאַרמאָגן.
4. שטעלן די אַנפּאַקט אַאָקל-רטע- .אַרמ32 וועגווייַזער אין די /home/root/opencl_arm32_rte וועגווייַזער אויף די עקסט3 צעטיילונג פון די בילד file.
5. ויסמעקן די ייַזנוואַרג טעקע (s) פון דיין מנהג פּלאַטפאָרם, און שטעלן די מנהג פּלאַטפאָרמע אין די ברעט סובדירעקטאָרי פון /home/root/ opencl_arm32_rte.
6. שאַפֿן די init_opencl.sh file אין די /home/root וועגווייַזער מיט די פאלגענדע אינהאַלט: אַרויספירן ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte export AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ אַרויספירן PATH=$ALTERAOCLSDKROOT/bin:$PATH עקספּאָרט LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH ינסמאָד $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
   דער SDK באַניצער לויפט די מקור ./init_opencl.sh באַפֿעל צו לאָדן די סוויווע וועריאַבאַלז און די OpenCL לינוקס קערן שאָפער.
7. אויב איר דאַרפֿן צו דערהייַנטיקן די פּרעלאָאַדער, די DTS files, אָדער די לינוקס קערן, איר דאַרפֿן די arm-linux-gnueabihf-gcc קאַמפּיילער פֿון די SoC EDS. גיי די אינסטרוקציעס אַוטליינד אין די Intel SoC FPGA Embedded Design Suite User Guide צו קריגן די ווייכווארג, ריקאָמפּילע זיי און דערהייַנטיקן די באַטייַטיק. fileס אויף די מאָונטעד פאַט32 צעטיילונג.
   אכטונג: עס איז רובֿ מסתּמא אַז איר דאַרפֿן צו דערהייַנטיקן די פּרעלאָאַדער אויב דיין קאַסטאַם פּלאַטפאָרמע האט פאַרשידענע שטיפט יוזאַז ווי די אין c5soc.
   געדענקט: אויב איר רעקאָמפּייל די לינוקס קערן, ריקאַמפּייל די לינוקס קערן שאָפער מיט דער זעלביקער לינוקס קערן מקור fileס. אויב עס איז אַ מיסמאַטש צווישן די לינוקס קערן שאָפער און די לינוקס קערן, דער שאָפער וועט נישט לאָדן. אויך, איר מוזן געבן די קמאַ.
   אָפּשיקן צו רעקאָמפּיילינג די לינוקס קערנעל פֿאַר מער אינפֿאָרמאַציע.
8. צונויפנעמען די העלאָ_וואָרלד אָפּענקל עקסampדי פּלאַן ניצן דיין קאַסטאַם פּלאַטפאָרמע שטיצן. רענאַמע די .rbf file אַז די Intel FPGA SDK פֿאַר OpenCL אָפפלינע קאַמפּיילער דזשענערייץ ווי opencl.rbf, און שטעלן עס אויף די fat32 צעטיילונג אין די בילד פון די SD בליץ קאָרט.
   איר קענען אראפקאפיע די העלאָ_וואָרלד עקסampדי פּלאַן פון די OpenCL Design Exampדער בלאַט אויף די אַלטעראַ webפּלאַץ.
   9. נאָך איר קראָם אַלע די נייטיק fileאויף די בליץ קאָרט בילד, רופן די פאלגענדע קאַמאַנדז:
   א. סינק
   ב. אַנמאָונט /media/disk1
   ג. unmount וואו איז דער וועגווייַזער נאָמען איר נוצן פֿאַר מאַונטינג די עקסט3 צעטיילונג אין 3 אויף בלאַט 3 (למשלample, /media/disk2).
   ד. losetup -d /dev/loop0
   E. losetup -d /dev/loop1
9. קאָמפּרעס די בילד פון די SD בליץ קאָרט דורך ינוואָוקינג די פאלגענדע באַפֿעל: tar cvfz .טגז לינוקס_סד_קאַרד_ימאַגע
10. באַפרייַען די .טגז file אין דער וואָרצל וועגווייַזער פון דיין מנהג פּלאַטפאָרמע.
11. צו פּרובירן דיין SD בליץ קאָרט בילד, דורכפירן די פאלגענדע טאַסקס:
    א. שרייב די ריזאַלטינג ונקאָמפּרעססעד בילד אויף אַ מיקראָ סד בליץ קאָרט.
    ב. אַרייַנלייגן די מיקראָ סד בליץ קאָרט אין די SoC FPGA ברעט.
    ג. מאַכט אַרויף די ברעט.
    ד. רופן די אַאָקל דיאַגנאָזירן נוצן באַפֿעל.

פֿאַרבונדענע לינקס

• Intel SoC FPGA Embedded Design Suite User Guide
• OpenCL דיזיין עקסampדער בלאַט אויף די אַלטעראַ webפּלאַץ
• ריקאָמפּיילינג די לינוקס קערן אויף בלאַט 16
  צו געבן די קמאַ, איר מוזן ערשטער רעקאָמפּילע די לינוקס קערן.
• אָנפרעג די דיווייס נאָמען פון דיין FPGA באָרד (דיאַגנאָזירן)

1.6 קאַמפּיילינג די לינוקס קערן פֿאַר Cyclone V SoC FPGA
איידער איר לויפן OpenCL אַפּלאַקיישאַנז אויף די Cyclone V SoC FPGA ברעט, איר מוזן צונויפנעמען די לינוקס קערן מקור און צונויפנעמען און ינסטאַלירן די OpenCL לינוקס קערן שאָפער.

1. ריקאָמפּיילינג די לינוקס קערן אויף בלאַט 16
   צו געבן די קמאַ, איר מוזן ערשטער רעקאָמפּילע די לינוקס קערן.
2. קאַמפּיילינג און ינסטאָלינג די אָפּענקל לינוקס קערן דרייווער אויף בלאַט 17 צונויפנעמען די אָפּענקל לינוקס קערן שאָפער קעגן די קאַמפּיילד קערן מקור.

1.6.1 רעקאָמפּיילינג די לינוקס קערן
צו געבן די קמאַ, איר מוזן ערשטער רעקאָמפּילע די לינוקס קערן.

1. דריקט דעם GSRD v14.0 - קאַמפּיילינג לינוקס לינק אויף די רעסאָורסעס בלאַט פון די RocketBoards.org webפּלאַץ צו אַקסעס ינסטראַקשאַנז אויף דאַונלאָודינג און ריבילדינג די לינוקס קערן מקור קאָד.
   פֿאַר נוצן מיט די Intel FPGA SDK פֿאַר OpenCL, ספּעציפיצירן socfpga-3.13-rel14.0 ווי די .
2. באַמערקונג: דער בנין פּראָצעס קריייץ די אַרטש / אָרעם / configs / socfpga_defconfig file. דאס file ספּעציפיצירט די סעטטינגס פֿאַר די socfpga פעליקייַט קאַנפיגיעריישאַן.
   לייג די פאלגענדע שורות צו די דנאָ פון די אַרטש / אָרעם / configs / socfpga_defconfig file.
   CONFIG_MEMORY_ISOLATION=י
   CONFIG_CMA=י
   CONFIG_DMA_CMA=י
   CONFIG_CMA_DEBUG=י
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=י
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   די CONFIG_CMA_SIZE_MBYTES קאַנפיגיעריישאַן ווערט שטעלט די אויבערשטער שיעור אויף די גאַנץ נומער פון פיזיקלי קאַנטיגיואַס זכּרון בנימצא. איר קען פאַרגרעסערן דעם ווערט אויב איר דאַרפן מער זכּרון.
3. אכטונג: די גאַנץ סומע פון ​​גשמיות זכּרון בנימצא צו די ARM פּראַסעסער אויף די SoC FPGA ברעט איז 1 גיגאבייט. ינטעל איז נישט רעקאַמענדיד צו שטעלן די קמאַ פאַרוואַלטער נאָענט צו 1 גיגאבייט.
4. לויפן די make mrproper באַפֿעל צו ריין די קראַנט קאַנפיגיעריישאַן.
5. לויפן די מאַכט ARCH=arm socfpga_deconfig באַפֿעל.
   ARCH = אָרעם ינדיקייץ אַז איר ווילן צו קאַנפיגיער די ARM אַרקאַטעקטשער.
   socfpga_defconfig ינדיקייץ אַז איר ווילן צו נוצן די פעליקייַט socfpga קאַנפיגיעריישאַן.
6. לויפן די אַרויספירן CROSS_COMPILE=arm-linux-gnueabihf- באַפֿעל.
   דעם באַפֿעל שטעלט די CROSS_COMPILE סוויווע בייַטעוודיק צו ספּעציפיצירן די פּרעפיקס פון די געבעטן געצייַג קייט.
7. לויפן די make ARCH=arm zImage באַפֿעל. די ריזאַלטינג בילד איז בנימצא אין די arch/arm/boot/zImage file.
8. שטעלן די זימאַגע file אין די פאַט32 צעטיילונג פון די בליץ קאָרט בילד. פֿאַר דיטיילד ינסטראַקשאַנז, אָפּשיקן צו די Cyclone V SoC FPGA-ספּעציפיש GSRD באַניצער מאַנואַל אויף Rocketboards.org.
9. באַמערקונג: צו ריכטיק אַרייַנלייגן די OpenCL לינוקס קערן שאָפער, ערשטער לאָדן אַן SDKgenerated.rbf file צו די FPGA.
   צו שאַפֿן די .רבף file, צונויפנעמען אַן SDK פּלאַן עקסampמיט די Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם ווי די טאַרגעטעד מנהג פּלאַטפאָרמע.
   9. שטעלן די .רבף file אין די Fat32 צעטיילונג פון די בליץ קאָרט בילד.
   ופמערקזאַמקייט: די fat32 צעטיילונג מוזן אַנטהאַלטן ביידע די zImage file און די .רבף file. אן א .רבף file, אַ פאַטאַל טעות וועט פּאַסירן ווען איר אַרייַנלייגן די שאָפער.
10. אַרייַנלייגן די פּראָוגראַמד מיקראָ סד קאָרט, וואָס כּולל די בילד פון די סד קאָרט וואָס איר האָט מאַדאַפייד אָדער באשאפן פריער, אין די Cyclone V SoC אנטוויקלונג קיט און מאַכט די SoC FPGA ברעט.
11. באַשטעטיקן די ווערסיע פון ​​​​די אינסטאַלירן לינוקס קערן דורך לויפן די uname -r באַפֿעל.
12. צו באַשטעטיקן אַז איר געבן די קמאַ הצלחה אין די קערן, מיט די SoC FPGA ברעט פּאַוערד אַרויף, לויפן די grep init_cma /proc/kallsyms באַפֿעל.
    קמאַ איז ענייבאַלד אויב דער רעזולטאַט איז ניט-ליידיק.
13. צו נוצן די ריקאָמפּיילד לינוקס קערן מיט די SDK, צונויפנעמען און ינסטאַלירן די לינוקס קערן שאָפער.

פֿאַרבונדענע לינקס

• גילדענע סיסטעם רעפערענץ פּלאַן (GSRD) באַניצער מאַנואַלז
• בויען אַ סד פלאַש קאַרד בילד אויף בלאַט 13
  ווייַל די Cyclone V SoC FPGA איז אַ פול סיסטעם אויף אַ שפּאָן, איר זענט פאַראַנטוואָרטלעך פֿאַר צושטעלן די פול דעפֿיניציע פון ​​​​די סיסטעם.

1.6.2 קאַמפּיילינג און ינסטאָלינג די OpenCL Linux Kernel Driver
צונויפנעמען די OpenCL לינוקס קערן שאָפער קעגן די קאַמפּיילד קערן מקור.

דער מקור פון די שאָפער איז בארעכטיגט אין די Cyclone V SoC FPGA ווערסיע פון ​​​​די Intel FPGA רונטימע סוויווע פֿאַר OpenCL. אין אַדישאַן, מאַכן זיכער אַז איר האָט לאָודיד אַן Intel FPGA SDK פֿאַר OpenCL-דזשענערייטאַד .rbf. file אין די FPGA צו פאַרמייַדן פאַלש ינסטאַלירונג פון די לינוקס קערן מאָדולע.

1. אראפקאפיע די Cyclone V SoC FPGA ווערסיע פון ​​​​די Intel FPGA רונטימע סוויווע פֿאַר OpenCL פּעקל פון די דאַונלאָוד צענטער אויף די אַלטעראַ webפּלאַץ.
   א. דריקט דעם אראפקאפיע קנעפּל בייַ די Quartus Prime ווייכווארג אַדישאַן.
   ב. ספּעציפיצירן די מעלדונג ווערסיע, די אָפּערייטינג סיסטעם און די אראפקאפיע אופֿן.
   ג. דריקט דעם נאָך ווייכווארג קוויטל און סעלעקטירן דעם צו אָפּלאָדירן Intel FPGA
   רונטימע סוויווע פֿאַר OpenCL Linux Cyclone V SoC TGZ.
   ד. נאָך איר אראפקאפיע די aocl-rte- .arm32.tgz file, אַנפּאַק עס צו
   אַ וועגווייַזער וואָס איר פאַרמאָגן.
   דער מקור פון די שאָפער איז אין די aocl-rte- .arm32/board/c5soc/ דרייווער וועגווייַזער.
2. צו רעקאָמפּילע די OpenCL לינוקס קערן שאָפער, שטעלן די KDIR ווערט אין די שאָפער ס מאַכןfile צו דער וועגווייַזער מיט די לינוקס קערן מקור files.
3. לויפן די אַרויספירן CROSS_COMPILE=arm-linux-gnueabihf- באַפֿעל צו אָנווייַזן די פּרעפיקס פון דיין געצייַג קייט.
4. לויפן די מאַכן ריין באַפֿעל.
5. לויפן די מאַכן באַפֿעל צו שאַפֿן די aclsoc_drv.ko file.
6. אַריבערפירן די opencl_arm32_rte וועגווייַזער צו די Cyclone V SoC FPGA ברעט.
   פליסנדיק די scp -r וואָרצל @ דיין יפּאַדדרעסס: באַפֿעלן שטעלן די רונטימע סוויווע אין די / היים / וואָרצל וועגווייַזער.
7. לויפן די init_opencl.sh שריפט וואָס איר האָט באשאפן ווען איר געבויט די סד קאָרט בילד.
8.  רופן די אַאָקל דיאַגנאָזירן נוצן באַפֿעל. די דיאַגנאָזירן נוצן וועט צוריקקומען אַ פּאַסינג רעזולטאַט נאָך איר לויפן init_opencl.sh הצלחה.

1.7 באקאנט ישוז
דערווייַל, עס זענען זיכער לימיטיישאַנז אויף די נוצן פון די Intel FPGA SDK פֿאַר OpenCL מיט די Cyclone V SoC Development Kit Reference Platform.

1. איר קענט נישט אָווועררייד די פאַרקויפער און ברעט נעמען רעפּאָרטעד דורך די CL_DEVICE_VENDOR און CL_DEVICE_NAME סטרינגס פון די clGetDeviceInfo() רופן.
2. אויב דער באַלעבאָס אַלאַקייץ קעסיידערדיק זיקאָרן אין שערד דדר סיסטעם (דאָס איז, HPS DDR) און עס מאָדיפיצירט די קעסיידערדיק זיקאָרן נאָך קערן דורכפירונג, די דאַטן אין זיקאָרן קען ווערן אַוטדייטיד. דעם אַרויסגעבן ערייזאַז ווייַל די FPGA האַרץ קען נישט סנאָפּ אויף CPU-to-HPS DDR טראַנזאַקשאַנז.
   צו פאַרמייַדן סאַבסאַקוואַנט קערן עקסאַקיושאַנז פון אַקסעס אַוטדייטיד דאַטן, ינסטרומענט איינער פון די פאלגענדע וואָרקאַראָונדס:
   • דו זאלסט נישט מאָדיפיצירן קעסיידערדיק זכּרון נאָך זייַן ינישאַליזיישאַן.
   • אויב איר דאַרפן קייפל __קאָנסטאַנט דאַטן שטעלט, שאַפֿן קייפל קעסיידערדיק זכּרון באַפערז.
   • אויב בנימצא, אַלאַקייט קעסיידערדיק זכּרון אין די FPGA DDR אויף דיין אַקסעלעראַטאָר ברעט.
3. די SDK נוצן אויף ARM שטיצט בלויז די פּראָגראַם און דיאַגנאָזירן נוצן קאַמאַנדז.
   די בליץ, ינסטאַלירן און נעם אַוועק נוצן קאַמאַנדז זענען נישט אָנווענדלעך צו די Cyclone V SoC אנטוויקלונג קיט פֿאַר די פאלגענדע סיבות:
   א. די ינסטאַלל נוצן האט צו זאַמלען די aclsoc_drv לינוקס קערן שאָפער און געבן עס אויף די SoC FPGA. די אַנטוויקלונג מאַשין האט צו דורכפירן די זאַמלונג; אָבער, עס שוין כּולל לינוקס קערן קוואלן פֿאַר די SoC FPGA. די לינוקס קערן קוואלן פֿאַר די אַנטוויקלונג מאַשין זענען אַנדערש פון די פֿאַר די SoC FPGA. דער אָרט פון די לינוקס קערן קוואלן פֿאַר די SoC FPGA איז מסתּמא אומבאַקאַנט צו די SDK באַניצער. סימילאַרלי, די נעם אַוועק נוצן איז אויך אַנאַוויילאַבאַל צו די Cyclone V SoC Development Kit.
   אויך דיליווערינג aclsoc_drv צו די SoC ברעט איז טשאַלאַנדזשינג ווייַל די פעליקייַט פאַרשפּרייטונג פון די Cyclone V SoC אנטוויקלונג קיט טוט נישט אַנטהאַלטן לינוקס קערן. files אָדער די GNU קאַמפּיילער קאַלעקשאַן (GCC) קאַמפּיילער.
   ב. די בליץ נוצן ריקווייערז פּלייסינג אַ .רבף file פון אַן OpenCL פּלאַן אויף די FAT32 צעטיילונג פון די מיקראָ סד בליץ קאָרט. דערווייַל, די צעטיילונג איז נישט מאָונטעד ווען דער SDK באַניצער מאַכט אַרויף די ברעט. דעריבער, דער בעסטער וועג צו דערהייַנטיקן די צעטיילונג איז צו נוצן אַ בליץ קאָרט לייענער און די אַנטוויקלונג מאַשין.
4. ווען סוויטשינג צווישן די Intel FPGA SDK פֿאַר OpenCL אָפפלינע קאַמפּיילער עקסעקוטאַבלע files (.אַאָקקס) וואָס שטימען צו פאַרשידענע ברעט וועריאַנץ (דאָס איז, c5soc און c5soc_sharedonly), איר מוזן נוצן די SDK ס פּראָגראַם נוצן צו מאַסע די .aocx. file פֿאַר די נייַ ברעט וואַריאַנט פֿאַר די ערשטער מאָל. אויב איר פשוט לויפן די באַלעבאָס אַפּלאַקיישאַן ניצן אַ נייַ ברעט וואַריאַנט אָבער די FPGA כּולל די בילד פֿון אן אנדער ברעט וואַריאַנט, אַ פאַטאַל טעות קען פּאַסירן.
5. די .קספּ file טוט נישט אַרייַננעמען די צובינד צעטיילונג אַסיינמאַנץ ווייַל די Quartus Prime ווייכווארג קאַנסיסטאַנטלי טרעפן די טיימינג רעקווירעמענץ פון דעם צעטיילונג.
6. ווען איר מאַכט אַרויף די ברעט, זיין מעדיע אַקסעס קאָנטראָל (MAC) אַדרעס איז באַשטימט צו אַ טראַפ נומער. אויב דיין לאַן פּאָליטיק קען נישט לאָזן דעם נאַטור, שטעלן די MAC אַדרעס דורך דורכפירן די פאלגענדע טאַסקס:
   א. בעשאַס U-Boot מאַכט-אַרויף, דריקן קיין שליסל צו אַרייַן די U-Boot באַפֿעלן פּינטלעך.
   ב. טיפּ setenv ethaddr 00:07:ed:00:00:03 אין די באַפֿעל פּינטלעך.
   איר קענט קלייַבן קיין MAC אַדרעס.
   ג. טיפּ די saveenv באַפֿעל.
   ד. רעבאָאָט די ברעט.

1.8 דאָקומענט רעוויזיע געשיכטע
טיש 1.
דאָקומענט רעוויזיע געשיכטע פון ​​די Intel FPGA SDK פֿאַר OpenCL Cyclone V SoC
אנטוויקלונג קיט רעפערענץ פּלאַטפאָרמע פּאָרטינג גייד

טאָג	ווערסיע	ענדערונגען
מאי-17	2017.05.08	• וישאַלט מעלדונג.
אקטאבער 2016	2016.10.31	• רעבראַנדעד אַלטעראַ סדק פֿאַר אָפּענקל צו ינטעל פפּגאַ סדק פֿאַר אָפּענקל. • רעבראַנדעד אַלטעראַ אָפפלינע קאַמפּיילער צו Intel FPGA SDK פֿאַר OpenCL אָפפלינע קאַמפּיילער.
מאי-16	2016.05.02	• מאָדיפיעד ינסטראַקשאַנז אויף בנין און מאַדאַפייינג אַ סד בליץ קאָרט בילד. • מאָדיפיעד ינסטראַקשאַנז אויף ריקאָמפּיילינג די לינוקס קערן און די אָפּענקל לינוקס קערן שאָפער.
נאָוועמבער 15	2015.11.02	• מאַינטענאַנסע מעלדונג, און געביטן ינסטאַנסיז פון Quartus II צו Quartus Prime.
מאי-15	15.0.0	• אין FPGA רעקאָנפיגוראַטיאָן, אַוועקגענומען ינסטרוקטיאָן צו ריפּראָוגראַם די FPGA האַרץ מיט א. rbf בילד דורך ינוואָוקינג די קאַץ fileנאָמען>. rbf > /dev/ fpga0 באַפֿעל ווייַל דעם אופֿן איז נישט רעקאַמענדיד.
דעצעמבער -14	14.1.0	• ריניימד דעם דאָקומענט ווי Altera Cyclone V SoC אנטוויקלונג קיט רעפערענץ פּלאַטפאָרם פּאָרטינג גייד. • דערהייַנטיקט די רעפּראָגראַם נוצן צו די אַאָקל פּראָגראַםfileנאָמען>.אַאָקקס נוצן באַפֿעל. • דערהייַנטיקט די דיאַגנאָסטיק נוצן צו די אַאָקל דיאַגנאָזירן און אַאָקל דיאַגנאָזירן נוצן באַפֿעל. • דערהייַנטיקט די פּראָצעדור אין די פּאָרטינג די רעפערענץ פּלאַטפאָרם צו דיין סאָק באָרד אָפּטיילונג צו אַרייַננעמען אינסטרוקציעס אויף פּאָרטינג און מאָדיפיצירן די c5soc ברעט צעטיילונג צו שאַפֿן אַ טיימינג-ריין צעטיילונג פֿאַר די געראַנטיד טיימינג קלאָוזשער לויפן. • ינסערטאַד די טעמע אַפּדייטינג אַ פּאָרטיד רעפערענץ פּלאַטפאָרם צו אַוטליין די פּראָוסידזשערז פֿאַר די פאלגענדע טאַסקס: 1.עקסקלודינג די שווער פּראַסעסער סיסטעם (הפּס) בלאָק אין די ברעט צעטיילונג 2.ופּדאַטינג די סד בליץ קאָרט בילד • דערהייַנטיקט די בילדינג אַ סד פלאַש קאַרד בילד אָפּטיילונג. עס איז רעקאַמענדיד צו נוצן ווערסיע 14.0 פון די בילד פון די גאָלדען סיסטעם רעפערענץ פּלאַן (GSRD) ווי די סטאַרטינג פונט אַנשטאָט פון די בילד בנימצא מיט SoC Embedded Design Suite (EDS). • דערהייַנטיקט די רעקאָמפּיילינג די לינוקס קערן און די אָפּענקל לינוקס קערן דרייווער אָפּטיילונג: 1.אַדדעד לימעד צו שטעלן די CROSS COMPILE בייַטעוודיק. 2.טשאַנגעד די באַפֿעל איר לויפן צו באַשטעטיקן אַז די קמאַ איז ענייבאַלד הצלחה.
יולי-14	14.0.0	• ערשט מעלדונג.

דאָקומענטן / רעסאָורסעס

Intel FPGA SDK פֿאַר OpenCL [pdfבאַניצער גייד FPGA SDK פֿאַר OpenCL, FPGA SDK, SDK פֿאַר OpenCL, SDK

רעפערענצן

• באַניצער מאַנואַל