OpenCL لاءِ FPGA SDK
استعمال ڪندڙ ھدايت

UG-OCL009
2017.05.08
Intel® Quartus® Prime Design Suite لاءِ آخري ڀيرو اپڊيٽ ڪيو ويو: 17.0

رڪنيت حاصل ڪريو
موٽ موڪليو

Intel® FPGA SDK for OpenCL™ Intel® Cyclone®V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم پورٽنگ گائيڊ

V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم پورٽنگ گائيڊ انٽيل سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم (c5soc) جي هارڊويئر ۽ سافٽ ويئر ڊيزائن جي وضاحت ڪري ٿي Intel Software Development Kit (SDK) لاءِ OpenCL The Intel ® FPGA SDK for OpenCL ™ Intel Cyclone ® . ان کان اڳ توھان شروع ڪريو، Intel سختي سان سفارش ڪري ٿو ته توھان ھيٺ ڏنل دستاويزن جي مواد سان پاڻ کي واقف ڪريو.

1. Intel FPGA SDK لاءِ OpenCLIntel Cyclone V SoC شروعاتي گائيڊ
2. Intel FPGA SDK لاءِ OpenCL ڪسٽم پليٽ فارم ٽول ڪٽ يوزر گائيڊ
3. سائڪلون وي ڊيوائس هينڊ بڪ، جلد 3: هارڊ پروسيسر سسٽم ٽيڪنيڪل ريفرنس مينوئل ان کان علاوه سائڪلون V SoC ڊولپمينٽ ڪٽ ۽ SoC ايمبيڊڊ ڊيزائن سوٽ صفحي جو حوالو ڏيو Altera webوڌيڪ معلومات لاء سائيٽ. 1 2

ڌيان: Intel فرض ڪري ٿو ته توهان وٽ Intel FPGA SDK جي اندر جي ڄاڻ آهي OpenCL ڪسٽم پليٽ فارم ٽول ڪٽ يوزر گائيڊ لاءِ. سائڪلون V SoC ڊولپمينٽ ڪٽ ريفرنس پليٽ فارم پورٽنگ گائيڊ SDK جي ڪسٽم پليٽ فارم ٽول ڪِٽ جي استعمال کي بيان نٿو ڪري ته سائڪلون V SoC ڊولپمينٽ کٽ لاءِ ڪسٽم پليٽ فارم لاڳو ڪرڻ لاءِ. اهو صرف بيان ڪري ٿو SDK سپورٽ جي وچ ۾ Cyclone V SoC ڊولپمينٽ کٽ ۽ هڪ عام Intel FPGA SDK لاءِ OpenCL ڪسٽم پليٽ فارم.

لاڳاپيل لنڪ

• Intel FPGA SDK لاءِ OpenCL سائڪلون V SoC شروع ڪرڻ جي گائيڊ
• Intel FPGA SDK لاءِ OpenCL ڪسٽم پليٽ فارم ٽول ڪٽ يوزر گائيڊ
• سائڪلون V ڊيوائس هينڊ بڪ، جلد 3: هارڊ پروسيسر سسٽم ٽيڪنيڪل ريفرنس مينوئل
• سائڪلون V SoC ڊولپمينٽ کٽ ۽ SoC ايمبيڊڊ ڊيزائن سوٽ صفحو Altera تي webسائيٽ

1. OpenCL ۽ OpenCL لوگو ٽريڊمارڪس Apple Inc. آھن جيڪي Khronos Group™ جي اجازت سان استعمال ڪيا ويا آھن.
2. OpenCL لاءِ Intel FPGA SDK شايع ٿيل Khronos Specification تي ٻڌل آهي، ۽ Khronos Conformance Testing Process کي پاس ڪري چڪو آهي. موجوده مطابقت واري صورتحال تي ڳولي سگھجي ٿو www.khronos.org/conformance.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، Altera، Arria، Cyclone، Enpirion، MAX، Nios، Quartus ۽ Stratix لفظ ۽ لوگو انٽيل ڪارپوريشن جا ٽريڊ مارڪ آھن يا ان جي ماتحت ادارن آمريڪا ۽/يا ٻين ملڪن ۾. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.
* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.

1.1.1 سائڪلون V SoC ڊولپمينٽ ڪٽ ريفرنس پليٽ فارم بورڊ ويريئنٽس
Intel FPGA SDK لاءِ OpenCL Cyclone V SoC ڊولپمينٽ ڪٽ ريفرنس پليٽ فارم ۾ ٻه بورڊ قسمون شامل آهن.

• c5soc بورڊ
  هي ڊفالٽ بورڊ ٻن ڊي ڊي آر ميموري بينڪن تائين رسائي فراهم ڪري ٿو. HPS DDR ٻنهي FPGA ۽ سي پي يو طرفان دستياب آهي. FPGA DDR صرف FPGA طرفان دستياب آهي.
• c5soc_sharedonly بورڊ
  ھن بورڊ جي مختلف قسمن ۾ صرف HPS DDR رابطي تي مشتمل آھي. FPGA DDR دستياب ناهي. هي بورڊ ويرينٽ وڌيڪ ايريا ڪارائتو آهي ڇو ته هڪ ڊي ڊي آر ميموري بئنڪ کي سپورٽ ڪرڻ لاءِ گهٽ هارڊويئر ضروري آهي. c5soc_sharedonly بورڊ هڪ واحد DDR ميموري بئنڪ سان گڏ فائنل پروڊڪشن بورڊ لاءِ هڪ سٺو پروٽوٽائپنگ پليٽ فارم پڻ آهي.
  ھن بورڊ جي مختلف قسمن کي ھدف ڪرڻ لاءِ جڏھن توھان جي OpenCL ڪرنل کي گڏ ڪيو وڃي، توھان جي aoc ڪمانڊ ۾ -board c5soc_sharedonly آپشن شامل ڪريو.
  بورڊ تي وڌيڪ معلومات لاء aoc ڪمانڊ جو آپشن، حوالو ڏيو Intel FPGA SDK لاءِ OpenCL پروگرامنگ گائيڊ.

لاڳاپيل لنڪ
هڪ مخصوص FPGA بورڊ لاءِ ڪنيل گڏ ڪرڻ (-board )
1.1.2 سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم جو مواد
سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم ھيٺ ڏنل آھي files ۽ ڊائريڪٽري:

File يا ڊاريڪٽري	وصف
board_env.xml	ايڪسٽينيبل مارڪ اپ ٻولي (XML) file جيڪو بيان ڪري ٿو c5soc کي Intel FPGA SDK لاءِ OpenCL.
linux_sd_card_image.tgz	ڪمپريس ٿيل SD فليش ڪارڊ تصوير file جنهن ۾ هر شيءِ شامل آهي هڪ SDK صارف کي استعمال ڪرڻ جي ضرورت آهي سائڪلون V SoC ڊولپمينٽ کٽ SDK سان.
بازو 32	ڊاريڪٽري جنهن ۾ هيٺيان شامل آهن:

1.1.3 سائڪلون V SoC ڊولپمينٽ کٽ جون لاڳاپيل خاصيتون

هيٺ ڏنل فهرست سائڪلون V SoC ڊولپمينٽ کٽ جي اجزاء ۽ خاصيتن کي نمايان ڪري ٿي جيڪي OpenCL لاءِ Intel FPGA SDK سان لاڳاپيل آهن:

• Dual-core ARM Cortex-A9 CPU هلندڙ 32-bit Linux.
• HPS ۽ FPGA بنيادي ڪپڙي جي وچ ۾ ترقي يافته ايڪسٽينيبل انٽرفيس (AXI) بس.
• ٻه سخت DDR ميموري ڪنٽرولرز، هر هڪ 1 گيگا بائيٽ (GB) DDR3 SDRAM سان ڳنڍي رهيا آهن.
  - ھڪڙو DDR سنڀاليندڙ صرف FPGA ڪور تائين پھچندو آھي (جيڪو آھي، FPGA DDR).
  - ٻيو DDR ڪنٽرولر HPS ۽ FPGA ٻنهي تائين رسائي آهي (يعني HPS DDR). هي گڏيل ڪنٽرولر سي پي يو ۽ FPGA ڪور جي وچ ۾ مفت ميموري شيئرنگ جي اجازت ڏئي ٿو.
• سي پي يو FPGA بنيادي ڪپڙي کي ٻيهر ترتيب ڏئي سگھي ٿو.

1.1.3.1 سائڪلون V SoC ڊولپمينٽ ڪٽ ريفرنس پليٽ فارم ڊيزائن جا مقصد ۽ فيصلا Intel ڪيترن ئي ڊيزائن جي مقصدن ۽ فيصلن تي سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم تي عمل درآمد جو بنياد رکي ٿو. Intel سفارش ڪري ٿو ته توهان انهن مقصدن ۽ فيصلن تي غور ڪريو جڏهن توهان هن ريفرنس پليٽ فارم کي پنهنجي SoC FPGA بورڊ ڏانهن پورٽ ڪيو.
هيٺ ڏنل آهن c5soc ڊيزائن جا مقصد:

1. FPGA ۽ DDR ميموري سسٽم (سسٽم) تي ڪرنل جي وچ ۾ سڀ کان وڌيڪ ممڪن بينڊوڊٿ مهيا ڪريو.
2. پڪ ڪريو ته FPGA تي ڪمپيوٽرن (يعني OpenCL ڪنيلز) ٻين سي پي يو ڪمن سان مداخلت نه ڪن جن ۾ سروسنگ پرديئر شامل ٿي سگھي ٿي.
3. انٽرفيس حصن جي بدران ڪرنل ڪمپيوٽيشنز لاءِ ممڪن حد تائين FPGA وسيلن کي ڇڏي ڏيو.

هيٺ ڏنل اعلي سطحي ڊيزائن جا فيصلا آهن جيڪي Intel جي ڊيزائن جي مقصدن جا سڌو نتيجا آهن:

1. ريفرنس پليٽ فارم صرف استعمال ڪري ٿو هارڊ ڊي ڊي آر ميموري ڪنٽرولرز کي وسيع ممڪن ترتيب سان (256 بٽ).
2. FPGA HPS DDR ميموري ڪنٽرولر سان سڌو رابطو ڪري ٿو، بغير AXI بس ۽ HPS جي اندر L3 سوئچ شامل ڪرڻ جي. سڌو ڪميونيڪيشن DDR کي بهترين ممڪن بينڊوڊٿ مهيا ڪري ٿي، ۽ FPGA حسابن کي CPU ۽ ان جي پردي جي وچ ۾ ڪميونيڪيشن سان مداخلت ڪرڻ کان بچائي ٿي.
3. Scatter-gather direct memory access (SG-DMA) FPGA انٽرفيس منطق جو حصو نه آهي. DDR ميموري سسٽم جي وچ ۾ ڊيٽا جي وڏي مقدار کي منتقل ڪرڻ جي بدران، حصيداري ٿيل HPS DDR ۾ ڊيٽا کي ذخيرو ڪريو. FPGA پاران سي پي يو ميموري تائين سڌو رسائي DMA کان وڌيڪ ڪارائتو آهي. اهو هارڊويئر وسيلن کي بچائيندو آهي (اهو آهي، FPGA علائقو) ۽ لينڪس ڪنييل ڊرائيور کي آسان بڻائي ٿو.
   خبردار: گڏيل HPS DDR سسٽم ۽ DDR سسٽم جي وچ ۾ ياداشت جي منتقلي جيڪا صرف FPGA تائين پهچندي آهي تمام سست آهي. جيڪڏهن توهان چونڊيو ٿا
   هن طريقي سان ياداشت جي منتقلي، صرف ڊيٽا جي تمام ننڍي مقدار لاء استعمال ڪريو.
4. ميزبان ۽ ڊوائيس هڪ ٻئي جي وچ ۾ غير DMA ڊيٽا جي منتقلي کي انجام ڏين ٿا HPS-to-FPGA (H2F) پل ذريعي، صرف هڪ واحد 32-bit پورٽ استعمال ڪندي. ان جو سبب اهو آهي ته، ڊي ايم اي کان سواءِ، لينڪس ڪنيل صرف هڪ 32-bit پڙهڻ يا لکڻ جي درخواست جاري ڪري سگهي ٿو، تنهنڪري اهو ضروري ناهي ته وسيع ڪنيڪشن هجي.
5. ميزبان هڪ هلڪو وزن H2F (LH2F) پل ذريعي ڊوائيس تي ڪنٽرول سگنل موڪلي ٿو.
   ڇاڪاڻ ته ميزبان کان ڊوائيس تائين ڪنٽرول سگنل گهٽ بينڊوڊٿ سگنل آهن، هڪ LH2F پل ڪم لاء مثالي آهي.

1.2 ريفرنس پليٽ فارم کي توهان جي SoC FPGA بورڊ ڏانهن پورٽ ڪرڻ
سائيڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم کي پورٽ ڪرڻ لاءِ توهان جي SoC FPGA بورڊ ڏانهن، هيٺيان ڪم انجام ڏيو:

1. چونڊيو هڪ DDR ياداشت يا ٻه DDR ياداشتن جو نسخو c5soc ريفرنس پليٽ فارم توهان جي ڊيزائن جي شروعاتي نقطي طور.
2. ALTERAOCLSDKROOT/board/c5soc/ ۾ پن جڳهن کي تازه ڪاري ڪريو /top.qsf file، جتي ALTERAOCLSDKROOT اوپن سي ايل تنصيب لاءِ Intel FPGA SDK جي جڳھ جو رستو آھي، ۽ بورڊ جي ڊاريڪٽري جو نالو آهي. c5soc_sharedonly ڊاريڪٽري هڪ DDR ميموري سسٽم سان گڏ بورڊ جي مختلف قسمن لاءِ آهي. c5soc ڊاريڪٽري بورڊ جي مختلف قسمن لاءِ آهي ٻن DDR ميموري سسٽم سان.
3.  ALTERAOCLSDKROOT/board/c5soc/ ۾ HPS ۽/يا FPGA SDRAM بلاڪ لاءِ DDR سيٽنگون تازه ڪاري ڪريو /system.qsys file.
   4. سڀ Intel FPGA SDK لاءِ OpenCL ترجيحي بورڊ ڊيزائنز کي لازمي وقت جي بندش جي ضمانت حاصل ڪرڻ گھرجي. جيئن ته، ڊزائن جي جڳهه کي صاف وقت هجڻ گهرجي. توهان جي SoC FPGA بورڊ تي c5soc بورڊ ورهاڱي (acl_iface_partition.qxp) کي پورٽ ڪرڻ لاء، هيٺيان ڪم انجام ڏيو:
   بورڊ جي ورهاڱي کي تبديل ڪرڻ ۽ محفوظ ڪرڻ بابت تفصيلي هدايتن لاء، حوالو ڏيو Quartus
   پرائم انڪريمينٽل ڪمپليشن فار هيرارڪليڪل ۽ ٽيم بيسڊ ڊيزائن جي باب ڪوارٽس پرائم اسٽرينڊ ايڊيشن هينڊ بڪ جي.
   هڪ هٽايو acl_iface_partition.qxp مان ALTERAOCLSDKROOT/board/c5soc/c5soc ڊاريڪٽري.
   ب. Tcl ڪمانڊ تبديل ڪندي acl_iface_region LogicLock™ علائقي کي فعال ڪريو set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region کي set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region
   ج. توهان جي بورڊ لاءِ هڪ OpenCL ڪنيل مرتب ڪريو.
   ڊي. جيڪڏهن ضروري هجي ته، LogicLock علائقي جي سائيز ۽ مقام کي ترتيب ڏيو.
   e. جڏهن توهان مطمئن ٿي وڃو ته توهان جي ڊيزائن جي جڳهه تي وقت صاف آهي، انهي ورهاڱي کي ايڪسپورٽ ڪريو acl_iface_partition.qxp Quartus Prime Exported Partition. File.
   جيئن OpenCL ڪسٽم پليٽ فارم ٽول ڪٽ يوزر گائيڊ لاءِ AIntel FPGA SDK جي اسٽيبلشنگ گارنٽي ٿيل ٽائيمنگ فلو سيڪشن ۾ بيان ڪيو ويو آهي، هن .qxp کي درآمد ڪندي.  file مٿين سطح جي ڊيزائن ۾، توهان هڪ ضمانت واري وقت جي بندش جي وهڪري سان بورڊ ڊيزائن مهيا ڪرڻ جي گهرج کي پورو ڪيو.
   انهن عنصرن لاءِ جيڪي توهان جي برآمد ٿيل ورهاڱي جي نتيجن جي معيار (QoR) تي اثرانداز ٿي سگهن ٿا، ڏسو Exported Board Partition سيڪشن لاءِ نتيجن جي عام معيار جو جائزو Intel FPGA SDK for OpenCL Custom Platform Toolkit User Guide.
   f. acl_iface_region LogicLock علائقي کي غير فعال ڪريو ڪمانڊ کي واپس ڪندي اسٽيپ 2 ۾ واپس سيٽ_گلوبل_اسائنمينٽ - نالو LL_ENABLED OFF section_id acl_iface_region.
4. جيڪڏهن توهان جو SoC FPGA بورڊ HPS بلاڪ جا مختلف پن ۽ پرديئر استعمال ڪري ٿو، اڳي لوڊ ڪندڙ ۽ ڊيوائس ٽري سورس (DTS) کي ٻيهر ٺاهيو file. جيڪڏهن توهان HPS DDR ميموري ڪنٽرولر سيٽنگون تبديل ڪريو، اڳي لوڊ ڪندڙ کي ٻيهر ٺاهيو.
5. SD فليش ڪارڊ تصوير ٺاھيو.
6. پنهنجو ڪسٽم پليٽ فارم ٺاهيو، جنهن ۾ شامل آهي SD فليش ڪارڊ تصوير.
7. OpenCL لاءِ Intel FPGA Runtime Environment (RTE) سان استعمال ڪرڻ لاءِ پنھنجي ڪسٽم پليٽ فارم جو رن ٽائم ماحول وارو ورزن ٺاھيو. توهان جي ڪسٽم پليٽ فارم جي RTE ورزن ۾ هارڊويئر ڊائريڪٽريز ۽ SD فليش ڪارڊ جي تصوير شامل ناهي. هي ڪسٽم پليٽ فارم لوڊ ڪري ٿو SoC FPGA سسٽم تي ميزبان ايپليڪيشنن کي هلائڻ جي اجازت ڏيڻ لاءِ. ان جي ابتڙ، ڪسٽم پليٽ فارم جو SDK ورزن ضروري آهي SDK لاءِ OpenCL ڪنيل گڏ ڪرڻ لاءِ.
   ترڪيب: توھان RTE لاءِ پنھنجي ڪسٽم پليٽ فارم جو SDK ورزن استعمال ڪري سگھو ٿا. محفوظ ڪرڻ
   خلا، پنهنجي ڪسٽم پليٽ فارم جي RTE ورجن مان SD فليش ڪارڊ جي تصوير کي هٽايو.
8. پنھنجي ڪسٽم پليٽ فارم جي جانچ ڪريو.
   وڌيڪ معلومات لاءِ OpenCL Custom Platform Toolkit User Guide لاءِ Intel FPGA SDK جي هارڊويئر ڊيزائن سيڪشن جي جانچ ڪريو.

لاڳاپيل لنڪ

• هارڊويئر ڊيزائن جي جاچ
• Quartus Prime Incremental Compilation for Hierarchical and Team-based Design
• گارنٽيڊ ٽائيمنگ فلو قائم ڪرڻ
• برآمد ٿيل بورڊ جي ورهاڱي لاء نتيجن جي غور جي عام معيار

1.2.1 پورٽ ٿيل ريفرنس پليٽ فارم کي اپڊيٽ ڪرڻ
سائکلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم جي موجوده ورزن ۾، HPS بلاڪ ورهاڱي جي اندر آهي جيڪو سڀني غير ڪنرنيل منطق کي بيان ڪري ٿو. تنهن هوندي، توهان HPS کي .qxp جي حصي طور برآمد نٿا ڪري سگهو file. موجوده ڪسٽم پليٽ فارم کي اپڊيٽ ڪرڻ لاءِ جنهن کي توهان c5soc جي پوئين ورزن مان تبديل ڪيو آهي، QXP بچاءُ واري وهڪري کي لاڳو ڪريو، جديد رن ٽائم ماحول حاصل ڪرڻ لاءِ SD فليش ڪارڊ جي تصوير کي اپڊيٽ ڪريو، ۽ board_spec.xml کي اپڊيٽ ڪريو. file خودڪار منتقلي کي چالو ڪرڻ لاء.
Altera® SDK لاءِ OpenCL ورزن 14.1 ۽ ان کان پوءِ جي جاچ board_spec.xml file بورڊ جي معلومات لاء، ۽ خودڪار تازه ڪاريون لاڳو ڪري ٿو. ڇو ته توھان تبديلي آڻيو
QXP تحفظ واري وهڪري کي لاڳو ڪرڻ سان، توهان کي اپڊيٽ ڪرڻ گهرجي board_spec.xml file موجوده نسخي ۾ ان جي شڪل ۾. اپڊيٽ ڪرڻ file SDK کي غير محفوظ ٿيل ڪسٽم پليٽ فارمن ۽ موجوده QXP تي ٻڌل ڪسٽم پليٽ فارمن جي وچ ۾ فرق ڪرڻ جي اجازت ڏئي ٿي. وڌيڪ معلومات لاءِ OpenCL Custom Platform Toolkit User Guide لاءِ Intel FPGA SDK ۾ Forward Compatibility لاءِ ڪسٽم پليٽ فارم آٽوميگريشن ڏانھن رجوع ڪريو.

1. سائڪلون V SoC FPGA هارڊويئر ڊيزائن ۾ QXP بچاءُ واري وهڪري کي لاڳو ڪرڻ لاءِ جيڪو c5soc جي پوئين ورزن مان پورٽ ڪيو ويو آهي، هيٺ ڏنل قدمن تي عمل ڪريو هڪ ذيلي تقسيم ٺاهڻ لاءِ HPS کي .qxp مان خارج ڪرڻ لاءِ. file:
   هڪ nonkernel منطق جي چوڌاري ورهاڱي ٺاهڻ کان اڳ، .qsf Quartus Prime سيٽنگن ۾ HPS جي چوڌاري هڪ ورهاڱي ٺاهي. File.
   مثال طورampاليزي:
   # دستي طور ان مثال کي ورهايو جيڪو ماڊل ڪري ٿو HPS-dedicated I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 -to “system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_iface|system_acl_iface_hps_face_hps_0| system_acl_iface_hps_0_hps_io_border:border" -section_id "system_acl_iface_hps_0_hps_io_border:border"
   # ورهاڱي کي سيٽ ڪريو HPS_PARTITION قسم جو صحيح طريقي سان پروسيس ڪيو وڃي باقي Quartus طرفان
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id "system_acl_iface_hps_0_hps_io_border:border"
   quartus_cdb مٿي -c مٿي
   -incremental_compilation_export=acl_iface_partition.qxp
   incremental_compilation_export_partition_name=acl_iface_partition
   incremental_compilation_export_post_synth=on
   incremental_compilation_export_post_fit=on
   incremental_compilation_export_routing=on
   incremental_compilation_export_flatten = بند
   توهان جي ورهاڱي مان HPS کي خارج ڪرڻ کان پوء، توهان درآمد ڪري سگهو ٿا .qxp file ۽ پنھنجي ڊيزائن کي گڏ ڪريو.
2. SD فليش ڪارڊ جي تصوير کي اپڊيٽ ڪريو Intel FPGA RTE جي موجوده ورزن سان OpenCL لاءِ هيٺين ڪمن کي انجام ڏيندي:
   هڪ جبل file مختص ٽيبل (fat32) ۽ وڌايو ويو file سسٽم (ext3) ڊويزنون موجوده تصوير ۾ لوپ-بڪ ڊوائيسز جي طور تي. تفصيلي هدايتن لاءِ، SD فليش ڪارڊ جي تصوير ٺاھڻ ۾ قدم 2 ڏانھن وڃو.
   ب. /home/root/opencl_arm32_rte ڊاريڪٽري ۾، هٽايو files RTE جي پوئين ورزن مان.
   ج. RTE جي موجوده نسخي کي ڊائون لوڊ ڪريو ۽ ان کي پيڪ ڪريو /home/root/opencl_arm32_rte ڊاريڪٽري ۾.
   ڊي. ۾ /driver/version.h file توهان جي ڪسٽم پليٽ فارم جي، ACL_DRIVER_VERSION اسائنمينٽ کي اپڊيٽ ڪريو . (مثال طورample، 16.1.x، جتي 16.1 SDK نسخو آهي، ۽ x اهو ڊرائيور نسخو آهي جيڪو توهان سيٽ ڪيو آهي).
   e. ڊرائيور کي ٻيهر ٺاهيو.
   f. پنهنجي ڪسٽم پليٽ فارم جي هارڊويئر فولڊر کي ختم ڪريو. ڪسٽم پليٽ فارم کي نقل ڪريو، اپڊيٽ ٿيل ڊرائيور سان گڏ، /home/root/opencl_arm_rte/board ڊاريڪٽري ڏانهن.
   جي. Altera.icd کي نقل ڪريو file /home/root/opencl_arm32_rte ڊاريڪٽري مان ۽ ان کي شامل ڪريو /etc/OpenCL/vendors ڊاريڪٽري.
   ايڇ. ان مائونٽ ڪريو ۽ نئين تصوير کي جانچيو. تفصيلي هدايتن لاءِ، SD فليش ڪارڊ جي تصوير ٺاهڻ ۾ مرحلا 8 کان 11 تائين ڏسو.

لاڳاپيل لنڪ

• صفحي 14 تي هڪ SD فليش ڪارڊ تصوير ٺاهڻ
  توهان وٽ هڪ نئون SD فليش ڪارڊ تصوير ٺاهڻ جو اختيار پڻ آهي.
• فارورڊ مطابقت لاءِ ڪسٽم پليٽ فارم آٽوميگريشن

1.3 حصيداري ياداشت لاء سافٽ ويئر سپورٽ
FPGA ۽ CPU جي وچ ۾ شيئر ٿيل فزيڪل ميموري SoC FPGAs تي هلندڙ OpenCL ڪرنل لاءِ ترجيحي ياداشت آهي. ڇاڪاڻ ته FPGA شيئر ڪيل فزيڪل ميموري تائين رسائي حاصل ڪري ٿو، جيئن ته شيئر ڪيل ورچوئل ميموري جي برخلاف، ان کي سي پي يو جي پيج ٽيبل تائين پهچ نه آهي جيڪي صارف جي ورچوئل ايڊريس کي فزيڪل پيج ايڊريس تي نقشي ٺاهيندا آهن.
هارڊويئر جي حوالي سان، اوپن سي ايل ڪنيلز شيئر فزيڪل ميموري تائين رسائي حاصل ڪن ٿا سڌو ڪنيڪشن ذريعي HPS DDR هارڊ ميموري ڪنٽرولر سان. سافٽ ويئر جي حوالي سان، گڏيل فزيڪل ياداشت جي حمايت ۾ هيٺيان ويچار شامل آهن:

1. سي پي يو تي ميموري مختص ڪرڻ لاءِ عام سافٽ ويئر لاڳو ڪرڻ (مثال طورample، malloc() فنڪشن) ميموري علائقي کي مختص نٿو ڪري سگھي جيڪا FPGA استعمال ڪري سگھي ٿي.
   ياداشت جيڪا malloc() فنڪشن مختص ڪري ٿي ورچوئل ميموري ايڊريس اسپيس ۾ متضاد آهي، پر ڪنهن به بنيادي فزيڪل صفحا جسماني طور تي متضاد هجڻ ممڪن ناهي. جيئن ته، ميزبان کي لازمي طور تي جسماني طور تي ميموري علائقن کي مختص ڪرڻ جي قابل هوندو. بهرحال، اها صلاحيت لينڪس تي صارف-اسپيس ايپليڪيشنن ۾ موجود ناهي. تنهن ڪري، لينڪس ڪنييل ڊرائيور کي مختص ڪرڻ گهرجي.
2. OpenCL SoC FPGA لينڪس ڪنييل ڊرائيور ۾ شامل آهي mmap() فنڪشن کي مختص ڪرڻ لاءِ گڏيل فزيڪل ميموري ۽ ان کي يوزر اسپيس ۾ نقشو ڪرڻ. mmap() فنڪشن معياري لينڪس ڪرنل ڪال dma_alloc_coherent() کي استعمال ڪري ٿو جسماني طور تي ملندڙ ياداشت وارن علائقن کي ڊوائيس سان شيئر ڪرڻ لاءِ.
3. ڊفالٽ لينڪس ڪرنل ۾، dma_alloc_coherent() جسماني طور تي ملندڙ ميموري کي 0.5 ميگا بائيٽ (ايم بي) کان وڌيڪ سائيز ۾ مختص نٿو ڪري. dma_alloc_coherent() کي اجازت ڏيڻ لاءِ وڏي مقدار ۾ جسماني طور تي ملندڙ ميموري کي مختص ڪرڻ لاءِ، لينڪس ڪنيل جي ڪنٽيگوئس ميموري مختص ڪندڙ (CMA) فيچر کي فعال ڪريو ۽ پوءِ لينڪس ڪنيل کي ٻيهر گڏ ڪريو.
   سائيڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم لاءِ، CMA 512 MB مان 1 GB فزيڪل ميموري جو انتظام ڪري ٿو. توھان ھي قيمت وڌائي يا گھٽائي سگھو ٿا، ان تي منحصر آھي حصيداري ڪيل ياداشت جي مقدار جيڪا ايپليڪيشن کي گھربل آھي. dma_alloc_coherent() ڪال شايد مڪمل 512 MB جسماني طور تي ملندڙ ياداشت کي مختص ڪرڻ جي قابل نه هجي؛ جڏهن ته، اهو باقاعده طور تي تقريبا 450 MB ميموري حاصل ڪري سگهي ٿو.
4. سي پي يو ميموري کي ڪيش ڪري سگھي ٿو جيڪا dma_alloc_coherent() ڪال مختص ڪري ٿي. خاص طور تي، ميزبان ايپليڪيشن مان لکڻ جا عمل OpenCL ڪنلن کي نظر نه ايندا آهن. OpenCL SoC FPGA لينڪس ڪنيل ڊرائيور ۾ mmap() فنڪشن پڻ pgprot_noncached() يا remap_pf_range() فنڪشن کي ڪالز تي مشتمل آهي ته ميموري جي هن علائقي لاءِ ڪيشنگ کي غير فعال ڪرڻ لاءِ واضح طور تي.
5. بعد ۾ dma_alloc_coherent() فنڪشن جسماني طور تي متضاد ياداشت کي مختص ڪري ٿو، mmap() فنڪشن ورچوئل ايڊريس کي رينج جي شروعات ڏانهن موٽائي ٿو، جيڪو توهان جي مختص ڪيل ميموري جي ايڊريس جي مدت آهي. هوسٽ ايپليڪيشن کي ميموري تائين رسائي حاصل ڪرڻ لاءِ هن ورچوئل ايڊريس جي ضرورت آهي. ٻئي طرف، OpenCL ڪنيلز کي جسماني پتي جي ضرورت آهي. لينڪس ڪنيل ڊرائيور ورچوئل کان فزيڪل ايڊريس ميپنگ جي ٽريڪ رکي ٿو. توهان فزيڪل ايڊريس جو نقشو ٺاهي سگهو ٿا جيڪي mmap() ڊرائيور ڏانهن سوال شامل ڪندي حقيقي جسماني پتي ڏانهن موٽندا آهن.
   aocl_mmd_shared_mem_alloc() MMD ايپليڪيشن پروگرامنگ انٽرفيس (API) ڪال ھيٺ ڏنل سوالن کي شامل ڪري ٿو:
   هڪ mmap() فنڪشن جيڪو ميموري مختص ڪري ٿو ۽ ورچوئل ايڊريس واپس ڪري ٿو.
   ب. اضافي سوال جيڪو نقشي ۾ واپس ورچوئل ايڊريس کي جسماني پتي تي.
   aocl_mmd_shared_mem_alloc() MMD API ڪال وري ٻه ايڊريس موٽائي ٿو
   -اصل موٽڻ وارو پتو مجازي پتو آھي، ۽ جسماني پتو وڃي ٿو device_ptr_out.
   نوٽ: ڊرائيور صرف مجازي پتي جو نقشو ڪري سگهي ٿو ته mmap() فنڪشن جسماني پتي ڏانهن موٽائي ٿو. جيڪڏهن توهان ڪنهن ٻئي مجازي پوائنٽر جي فزيڪل ايڊريس لاءِ درخواست ڪريو ٿا، ڊرائيور هڪ NULL قدر واپس ڪري ٿو.

خبردار: OpenCL رن ٽائم لائبريرين لاءِ Intel FPGA SDK فرض ڪري ٿو ته شيئر ڪيل ياداشت پهرين ياداشت آهي جيڪا board_spec.xml ۾ درج ٿيل آهي. file. ٻين لفظن ۾، فزيڪل ايڊريس جيڪو لينڪس ڪنيل ڊرائيور حاصل ڪري ٿو Avalon® ايڊريس جيڪو OpenCL ڪنيل HPS SDRAM ڏانهن گذري ٿو.
رن ٽائم لائبريري جي حوالي سان، clCreateBuffer() ڪال استعمال ڪريو شيئر ڪيل ميموري کي ڊيوائس بفر طور ھيٺ ڏنل طريقي سان مختص ڪرڻ لاءِ:

• ٻن-DDR بورڊ جي مختلف قسمن لاءِ گڏيل ۽ غير شيئر ٿيل ميموري سان، clCreateBuffer() شيئر ڪيل ياداشت مختص ڪري ٿو جيڪڏهن توهان وضاحت ڪريو CL_MEM_USE_HOST_PTR پرچم. ٻين جھنڊن کي استعمال ڪرڻ سبب clCreateBuffer() کي غير شيئر ٿيل ياداشت ۾ بفر مختص ڪرڻ لاءِ.
• ون ڊي ڊي آر بورڊ جي مختلف قسمن لاءِ صرف شيئر ڪيل ميموري سان، clCreateBuffer() شيئر ڪيل ياداشت مختص ڪري ٿو قطع نظر ته توهان ڪهڙي پرچم جي وضاحت ڪريو ٿا.
  في الحال، ARM CPU تي 32-bit لينڪس سپورٽ SDK رن ٽائم لائبريرين ۾ شيئر ميموري سپورٽ جي حد تائين سنڀاليندو آهي. ٻين لفظن ۾، رن ٽائم لئبرريون گڏ ڪيل ٻين ماحولن ۾ (مثال طورample، x86_64 Linux يا 64-bit ونڊوز) شيئر ڪيل ياداشت کي سپورٽ نٿا ڪن.
  C5soc هيٺين سببن جي ڪري گڏيل ۽ غير حصيداري ياداشت جي وچ ۾ فرق ڪرڻ لاءِ متضاد ياداشت تي عمل نه ڪيو:
  1. تاريخ - هيٽروجنيئس ميموري سپورٽ موجود نه هئي جڏهن شيئر ميموري سپورٽ اصل ۾ ٺاهي وئي هئي.
  2. يونيفارم انٽرفيس- ڇو ته اوپن سي ايل هڪ کليل معيار آهي، انٽيل هيٽروجنيئس ڪمپيوٽنگ پليٽ فارم وينڊرز جي وچ ۾ تسلسل برقرار رکي ٿو. تنهن ڪري، ساڳيو انٽرفيس جيئن ٻين بورڊ وينڊرز جي تعميرات کي مختص ڪرڻ ۽ استعمال ڪرڻ لاء استعمال ڪيو ويندو آهي حصيداري ياداشت.

1.4 FPGA ٻيهر ترتيب ڏيڻ
SoC FPGAs لاءِ، سي پي يو سي پي يو جي آپريشن ۾ مداخلت ڪرڻ جي بغير FPGA بنيادي ڪپڙي کي ٻيهر ترتيب ڏئي سگھي ٿو. FPGA مئنيجر هارڊويئر بلاڪ جيڪو HPS کي ڇڪي ٿو ۽ بنيادي FPGA ٻيهر ترتيب ڏئي ٿو. لينڪس ڪرنل ۾ هڪ ڊرائيور شامل آهي جيڪو FPGA مئنيجر تائين آسان رسائي کي قابل بڻائي ٿو.

• جي طرف view FPGA ڪور جي حيثيت، cat /sys/class/fpga/fpga0/ اسٽيٽس ڪمانڊ کي دعوت ڏيو.
  Intel FPGA SDK OpenCL پروگرام يوٽيلٽي لاءِ موجود آهي سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم هن انٽرفيس کي استعمال ڪري ٿو FPGA پروگرام ڪرڻ لاءِ. جڏهن هلندڙ سي پي يو سان هڪ FPGA ڪور کي ٻيهر پروگرام ڪرڻ، پروگرام جي افاديت هيٺ ڏنل سڀني ڪمن کي انجام ڏئي ٿي:
  1. ٻيهر پروگرام ڪرڻ کان اڳ، FPGA ۽ HPS جي وچ ۾، H2F ۽ LH2F پلن جي وچ ۾ سڀني مواصلاتي پلن کي بند ڪريو.
  ٻيهر پروگرامنگ مڪمل ٿيڻ کان پوءِ انهن پلن کي ٻيهر فعال ڪريو.
  نوٽ: OpenCL سسٽم FPGA-to-HPS (F2H) پل استعمال نٿو ڪري. وڌيڪ معلومات لاءِ HPS-FPGA انٽرفيس سيڪشن ڏسو سائيڪلون V ڊيوائس هينڊ بڪ، جلد 3: هارڊ پروسيسر سسٽم ٽيڪنيڪل ريفرنس مينوئل.
  2. پڪ ڪريو ته FPGA ۽ HPS DDR ڪنٽرولر جي وچ ۾ لنڪ ٻيهر پروگرامنگ دوران بند ٿيل آهي.
  3. پڪ ڪريو ته FPGA تي FPGA مداخلتون ٻيهر پروگرامنگ دوران بند ٿيل آهن.
  انهي سان گڏ، ڊرائيور کي اطلاع ڏيو ته ريپروگرامنگ دوران FPGA کان ڪنهن به مداخلت کي رد ڪرڻ لاء.

اصل عمل درآمد تي تفصيل لاءِ پروگرام يوٽيلٽي جي سورس ڪوڊ سان صلاح ڪريو.

خبردار: HPS DDR ڪنٽرولر جي ترتيب کي تبديل نه ڪريو جڏهن CPU هلندي آهي.
ائين ڪرڻ سان سسٽم جي خرابيءَ جو سبب ٿي سگھي ٿو ڇو ته توھان DDR ڪنٽرولر جي ترتيب کي تبديل ڪري سگھو ٿا جڏھن سي پي يو مان ميموري ٽرانزيڪشنز آھن. هن جو مطلب اهو آهي ته جڏهن سي پي يو هلندي آهي، توهان شايد FPGA ڪور کي هڪ تصوير سان ٻيهر پروگرام نه ڪري سگهون جيڪو مختلف ترتيبن ۾ HPS DDR استعمال ڪري ٿو.
ياد رهي ته اوپن سي ايل سسٽم، ۽ گولڊن هارڊويئر ريفرنس ڊيزائن سان دستياب آهي Intel SoC FPGA Embedded Design Suite (EDS)، HPS DDR کي هڪ واحد 256-bit موڊ ۾ سيٽ ڪري ٿو.
سي پي يو سسٽم جا حصا جهڙوڪ برانچ اڳڪٿي ڪندڙ يا پيج ٽيبل پريفيچر شايد ڊي ڊي آر ڪمانڊ جاري ڪري سگھن جيتوڻيڪ اهو ظاهر ٿئي ٿو ته سي پي يو تي ڪجھ به نه هلي رهيو آهي.
تنهن ڪري، بوٽ جو وقت صرف محفوظ وقت آهي HPS DDR ڪنٽرولر ترتيب ڏيڻ لاء.
اهو پڻ مطلب آهي ته U-boot کي خام بائنري هجڻ گهرجي file (.rbf) تصوير ياداشت ۾ لوڊ ڪرڻ لاءِ. ٻي صورت ۾، توهان FPGA تي غير استعمال ٿيل بندرگاهن سان HPS DDR کي فعال ڪري سگهو ٿا ۽ پوء ممڪن طور تي بندرگاهن جي ترتيبن کي بعد ۾ تبديل ڪندي. انهي سبب لاء، OpenCL لينڪس ڪنييل ڊرائيور هاڻي شامل نه آهي منطق کي HPS DDR ڪنٽرولر ترتيب ڏيڻ لاء ضروري آهي.
SW3 ڊبل ان لائن پيڪيج (DIP) سوئچ ڪري ٿو سائلون V SoC ڊولپمينٽ کٽ تي .rbf تصوير جي متوقع شڪل کي ڪنٽرول ڪري ٿو (يعني، ڇا file compressed ۽/يا encrypted). C5soc، ۽ گولڊن هارڊويئر ريفرنس ڊيزائن، SoC EDS سان دستياب آهي، شامل آهن کمپريس ٿيل پر اڻ انڪريپ ٿيل .rbf تصويرون. Intel FPGA SDK ۾ بيان ڪيل SW3 DIP سوئچ سيٽنگون OpenCL Cyclone V SoC حاصل ڪرڻ واري گائيڊ هن .rbf تصويري ترتيب سان ملن ٿيون.

لاڳاپيل لنڪ

• HPS-FPGA انٽرفيس
• SW3 سوئچز کي ترتيب ڏيڻ

1.4.1 FPGA سسٽم آرڪيٽيڪچر تفصيلات
سائڪلون V SoC ڊولپمينٽ ڪٽ ريفرنس پليٽ فارم لاءِ سپورٽ Stratix® V ريفرنس پليٽ فارم (s5_ref) تي ٻڌل آهي، OpenCL لاءِ Intel FPGA SDK سان دستياب آهي.
c5soc Qsys سسٽم جي مجموعي تنظيم ۽ ڪنييل ڊرائيور بلڪل ساڳيا آھن جيڪي s5_ref ۾ آھن.
ھيٺ ڏنل FPGA بنيادي اجزاء ٻئي c5soc ۽ s5_ref ۾ ساڳيا آھن:

• VERSION_ID بلاڪ
• آرام واري ميڪانيزم
• ميموري بئنڪ ورهائيندڙ
• ڪيش اسنوپ انٽرفيس
• ڪرنل گھڙي
• ڪنٽرول رجسٽر رسائي (CRA) بلاڪ

1.5 SD فليش ڪارڊ جي تصوير ٺاهڻ
ڇاڪاڻ ته سائيڪلون V SoC FPGA هڪ چپ تي مڪمل نظام آهي، توهان سسٽم جي مڪمل تعريف پهچائڻ جا ذميوار آهيو. Intel سفارش ڪري ٿو ته توهان ان کي SD فليش ڪارڊ تصوير جي صورت ۾ پهچايو. OpenCL صارف لاءِ Intel FPGA SDK صرف تصوير کي مائڪرو SD فليش ڪارڊ تي لکي سگھي ٿو ۽ SoC FPGA بورڊ استعمال لاءِ تيار آھي.
صفحي 13 تي موجوده SD فليش ڪارڊ جي تصوير کي تبديل ڪرڻ
Intel سفارش ڪري ٿو ته توهان صرف تصوير کي تبديل ڪريو سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم سان دستياب آهي. توهان وٽ هڪ نئون SD فليش ڪارڊ تصوير ٺاهڻ جو اختيار پڻ آهي.
صفحي 14 تي هڪ SD فليش ڪارڊ تصوير ٺاهڻ
توهان وٽ هڪ نئون SD فليش ڪارڊ تصوير ٺاهڻ جو اختيار پڻ آهي.

1.5.1 موجوده SD فليش ڪارڊ جي تصوير کي تبديل ڪرڻ
Intel سفارش ڪري ٿو ته توهان صرف تصوير کي تبديل ڪريو جيڪو سائڪلون V SoC سان موجود آهي
ڊولپمينٽ کٽ ريفرنس پليٽ فارم. توهان وٽ هڪ نئون SD فليش ڪارڊ تصوير ٺاهڻ جو اختيار پڻ آهي.
c5soc linux_sd_card_image.tgz تصوير file ALTERAOCLSDKROOT/board/c5soc ڊاريڪٽري ۾ موجود آهي، جتي ALTERAOCLSDKROOT انٽيل FPGA SDK جي رستي ڏانهن اشارو ڪري ٿو OpenCL جي انسٽاليشن ڊاريڪٽري لاءِ.

ڌيان: SD فليش ڪارڊ جي تصوير کي تبديل ڪرڻ لاءِ، توھان وٽ لازمي آھي روٽ يا سوڊو استحقاق.

1. $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz کي ختم ڪرڻ لاءِ filetar xvfzlinux_sd_card_image.tgz ڪمانڊ کي هلايو.
2. گڏ ڪريو hello_world OpenCL exampتوهان جي ڪسٽم پليٽ فارم جي مدد استعمال ڪندي لي ڊيزائن. .rbf جو نالو تبديل ڪريو file ته انٽيل FPGA SDK لاءِ OpenCL آف لائن ڪمپائلر Opencl.rbf طور ٺاهي ٿو، ۽ ان کي SD فليش ڪارڊ جي تصوير ۾ fat32 ورهاڱي تي رکو.
   توھان ڊائون لوڊ ڪري سگھو ٿا hello_world exampلي ڊيزائن OpenCL ڊيزائن Examples صفحو Altera تي webسائيٽ.
3. .rbf رکي file فليش ڪارڊ تصوير جي fat32 ورهاڱي ۾.
   ڌيان: fat32 ورهاڱي ۾ لازمي طور تي ٻنهي zImage شامل آهن file ۽ .rbf file. .rbf کان سواء file، هڪ موتمار غلطي ٿيندي جڏهن توهان ڊرائيور داخل ڪندا.
4. SD ڪارڊ جي تصوير ٺاھڻ کان پوءِ، ھيٺ ڏنل حڪم کي استعمال ڪندي ان کي مائڪرو ايس ڊي ڪارڊ ڏانھن لکو: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. توهان جي SD فليش ڪارڊ جي تصوير کي جانچڻ لاء، هيٺين ڪمن کي انجام ڏيو:
   هڪ مائڪرو ايس ڊي فليش ڪارڊ داخل ڪريو SoC FPGA بورڊ ۾.
   ب. بورڊ کي طاقت ڏيو.
   ج. سڏ ڪريو aocl diagnose utility command.

1.5.2 هڪ SD فليش ڪارڊ تصوير ٺاهڻ
توهان وٽ هڪ نئون SD فليش ڪارڊ تصوير ٺاهڻ جو اختيار پڻ آهي. نئين SD فليش ڪارڊ جي تصوير ٺاهڻ ۽ موجوده SD فليش ڪارڊ جي تصوير کي ٻيهر ٺاهڻ بابت عام هدايتون GSRD v14.0.2 - RocketBoards.org جي SD ڪارڊ صفحي تي موجود آهن. webسائيٽ.
هيٺ ڏنل مرحلا بيان ڪري ٿو linux_sd_card_image.tgz تصوير ٺاهڻ لاءِ گولڊن سسٽم ريفرنس ڊيزائن (GSRD) SD فليش ڪارڊ تصوير:
نوٽ:
c5soc تصوير مان تصوير ٺاھڻ لاءِ، ھن عمل ۾ بيان ڪيل سڀ قابل اطلاق ڪم انجام ڏيو.

1. Rocketboards.org تان GSRD SD فليش ڪارڊ تصويري ورزن 14.0 ڊائون لوڊ ۽ پيڪ ڪريو.
2. جبل file مختص ٽيبل (fat32) ۽ وڌايو ويو file سسٽم (ext3) ورهاڱي هن تصوير ۾ لوپ-بڪ ڊوائيسز جي طور تي. ورهاڱي کي نصب ڪرڻ لاء، هيٺين قدمن کي انجام ڏيو:
   هڪ /sbin/fdisk -lu image_ کي سڏ ڪندي تصوير جي اندر ورهاڱي جي بائيٽ جي شروعات جو اندازو لڳايوfile حڪم.
   مثال طورample، ورهاڱي نمبر 1 قسم جي W95 FAT ۾ 2121728 جو بلاڪ آفسيٽ آهي. 512 بائيٽ في بلاڪ سان، بائيٽ آفسيٽ 512 بائيٽ x 2121728 = 1086324736 بائيٽ آهي.
   ب. هڪ مفت لوپ ڊوائيس جي سڃاڻپ ڪريو (مثال طورample، /dev/loop0) ٽائپ ڪندي لوسٽ اپ -f ڪمانڊ.
   ج. فرض ڪيو /dev/loop0 مفت لوپ ڊيوائس آهي، لوپ بلاڪ ڊيوائس تي پنهنجي فليش ڪارڊ جي تصوير لڳايو لوسٽ اپ کي سڏ ڪندي /dev/loop0 image_file -0 1086324736 حڪم.
   ڊي. mount /dev/loop0 /media/disk1 ڪمانڊ کي سڏ ڪندي لوپ ڊيوائس کي مائونٽ ڪريو.
   تصوير جي اندر file, /media/disk1 هاڻي هڪ نصب ٿيل fat32 ورهاڱي آهي.
   e. ext3 ورهاڱي لاءِ a کان d تائين ورجايو.
3. ڊائون لوڊ ڪريو سائڪلون V SoC FPGA ورزن جو Intel FPGA رن ٽائم ماحوليات لاءِ OpenCL پيڪيج Altera تي ڊائون لوڊ سينٽر تان. webسائيٽ.
   هڪ Quartus Prime سافٽ ويئر ايڊيشن جي ڀرسان ڊائون لوڊ بٽڻ تي ڪلڪ ڪريو.
   ب. رليز ورزن، آپريٽنگ سسٽم، ۽ ڊائون لوڊ جو طريقو بيان ڪريو.
   ج. ڪلڪ ڪريو اضافي سافٽ ويئر ٽيب، ۽ چونڊيو Intel FPGA ڊائون لوڊ ڪرڻ لاء
   OpenCL Linux سائيڪلون V SoC TGZ لاءِ رن ٽائم ماحول.
   ڊي. توهان کي ڊائون لوڊ ڪرڻ کان پوء aocl-rte- .arm32.tgz file، ان کي کوليو
   هڪ ڊاريڪٽري جيڪا توهان جي مالڪ آهي.
4. جاءِ unpacked aocl-rte- .arm32 ڊاريڪٽري /home/root/opencl_arm32_rte ڊاريڪٽري ۾ تصوير جي ext3 ورهاڱي تي file.
5. پنهنجي ڪسٽم پليٽ فارم جي هارڊويئر فولڊر کي حذف ڪريو، ۽ پوءِ ڪسٽم پليٽ فارم کي بورڊ جي سب ڊاريڪٽري ۾ رکي /home/root/ opencl_arm32_rte.
6. init_opencl.sh ٺاهيو file هيٺ ڏنل مواد سان /home/root ڊاريڪٽري ۾: ايڪسپورٽ ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte ايڪسپورٽ AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ ايڪسپورٽ PATH=$ALTERAOCLSDKROOT/bin:$PATH ايڪسپورٽ LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
   SDK استعمال ڪندڙ کي هلائي ٿو source ./init_opencl.sh ڪمانڊ کي لوڊ ڪرڻ لاءِ ماحوليات جي متغير ۽ OpenCL لينڪس ڪنيل ڊرائيور.
7. جيڪڏھن توھان کي اپڊيٽ ڪرڻ جي ضرورت آھي اڳي لوڊ ڪندڙ، ڊي ٽي ايس files، يا لينڪس ڪنيل، توهان کي ضرورت آهي arm-linux-gnueabihf-gcc مرتب ڪندڙ SoC EDS کان. Intel SoC FPGA Embedded Design Suite User Guide ۾ بيان ڪيل ھدايتن تي عمل ڪريو سافٽ ويئر حاصل ڪرڻ لاءِ، انھن کي ٻيهر ٺاھڻ، ۽ لاڳاپيل تازه ڪاري ڪرڻ لاءِ files نصب ٿيل fat32 ورهاڱي تي.
   ڌيان: اهو تمام گهڻو امڪان آهي ته توهان کي اڳي لوڊ ڪندڙ کي اپڊيٽ ڪرڻ جي ضرورت آهي جيڪڏهن توهان جي ڪسٽم پليٽ فارم ۾ مختلف پن استعمال ڪيا ويا آهن c5soc ۾.
   ياد رکو: جيڪڏهن توهان لينڪس ڪنييل کي ٻيهر ترتيب ڏيو ٿا، لينڪس ڪنييل ڊرائيور کي ساڳئي لينڪس ڪنييل ماخذ سان گڏ ڪريو. fileايس. جيڪڏهن لينڪس ڪنييل ڊرائيور ۽ لينڪس ڪنيل جي وچ ۾ هڪ بي مثال آهي، ڊرائيور لوڊ نه ٿيندو. انهي سان گڏ، توهان کي CMA کي فعال ڪرڻ گهرجي.
   وڌيڪ معلومات لاءِ لينڪس ڪنيل کي ٻيهر ترتيب ڏيڻ جو حوالو ڏيو.
8. گڏ ڪريو hello_world OpenCL exampتوهان جي ڪسٽم پليٽ فارم جي مدد استعمال ڪندي لي ڊيزائن. .rbf جو نالو تبديل ڪريو file ته انٽيل FPGA SDK لاءِ OpenCL آف لائن ڪمپائلر Opencl.rbf طور ٺاهي ٿو، ۽ ان کي SD فليش ڪارڊ جي تصوير ۾ fat32 ورهاڱي تي رکو.
   توھان ڊائون لوڊ ڪري سگھو ٿا hello_world exampلي ڊيزائن OpenCL ڊيزائن Examples صفحو Altera تي webسائيٽ.
   9. توهان سڀني ضروري ذخيرو ڪرڻ کان پوء files فليش ڪارڊ جي تصوير تي، هيٺين حڪمن کي دعوت ڏيو:
   هڪ هم وقت سازي
   ب. unmount /media/disk1
   ج. unmount ڪٿي ڊاريڪٽري جو نالو آھي جيڪو توھان استعمال ڪندا آھيو ext3 ورهاڱي لاءِ 3 ۾ صفحي 3 تي (مثال طورample، /media/disk2).
   ڊي. لوسٽ اپ -d /dev/loop0
   e. لوسٽ اپ -d /dev/loop1
9. SD فليش ڪارڊ جي تصوير کي دٻايو ھيٺ ڏنل حڪم کي استعمال ڪندي: tar cvfz .tgz linux_sd_card_image
10. پهچائڻ .tgz file توهان جي ڪسٽم پليٽ فارم جي روٽ ڊاريڪٽري جي اندر.
11. توهان جي SD فليش ڪارڊ جي تصوير کي جانچڻ لاء، هيٺين ڪمن کي انجام ڏيو:
    هڪ نتيجي ۾ اڻ ٺهڪندڙ تصوير کي مائڪرو ايس ڊي فليش ڪارڊ تي لکو.
    ب. مائڪرو ايس ڊي فليش ڪارڊ داخل ڪريو SoC FPGA بورڊ ۾.
    ج. بورڊ کي طاقت ڏيو.
    ڊي. سڏ ڪريو aocl diagnose utility command.

لاڳاپيل لنڪ

• Intel SoC FPGA ايمبيڊڊ ڊيزائن سوٽ يوزر گائيڊ
• OpenCL ڊيزائن Examples صفحو Altera تي webسائيٽ
• صفحي 16 تي لينڪس ڪنيل کي ٻيهر ترتيب ڏيڻ
  CMA کي فعال ڪرڻ لاءِ، توھان کي پھريون ڀيرو لينڪس ڪنيل کي ٻيهر ٺاھڻ گھرجي.
• توهان جي FPGA بورڊ جي ڊوائيس جو نالو پڇڻ (تشخيص)

1.6 سائڪلون V SoC FPGA لاءِ لينڪس ڪنيل کي گڏ ڪرڻ
سائکلون V SoC FPGA بورڊ تي OpenCL ايپليڪيشنن کي هلائڻ کان اڳ، توھان کي لازمي طور تي لينڪس ڪنيل ماخذ کي گڏ ڪرڻ گھرجي، ۽ OpenCL لينڪس ڪنيل ڊرائيور کي گڏ ڪرڻ ۽ انسٽال ڪرڻ گھرجي.

1. صفحي 16 تي لينڪس ڪنيل کي ٻيهر ترتيب ڏيڻ
   CMA کي فعال ڪرڻ لاءِ، توھان کي پھريون ڀيرو لينڪس ڪنيل کي ٻيهر ٺاھڻ گھرجي.
2. OpenCL Linux ڪرنل ڊرائيور کي گڏ ڪرڻ ۽ انسٽال ڪرڻ صفحو 17 تي OpenCL Linux ڪنيل ڊرائيور کي مرتب ڪيل ڪرنل ماخذ جي خلاف گڏ ڪريو.

1.6.1 لينڪس ڪنيل کي ٻيهر ترتيب ڏيڻ
CMA کي فعال ڪرڻ لاءِ، توھان کي پھريون ڀيرو لينڪس ڪنيل کي ٻيهر ٺاھڻ گھرجي.

1. ڪلڪ ڪريو GSRD v14.0 - RocketBoards.org جي وسيلن واري صفحي تي لينڪس لنڪ گڏ ڪرڻ webلينڪس ڪنيل سورس ڪوڊ کي ڊائون لوڊ ڪرڻ ۽ ٻيهر تعمير ڪرڻ جي هدايتن تائين رسائي حاصل ڪرڻ لاءِ سائيٽ.
   OpenCL لاءِ ™ Intel FPGA SDK سان استعمال ڪرڻ لاءِ، وضاحت ڪريو socfpga-3.13-rel14.0 جيئن .
2. نوٽ: عمارت جي عمل کي arch/arm/configs/socfpga_defconfig ٺاهي ٿو file. هي file socfpga ڊفالٽ ٺاھ جوڙ لاء سيٽنگون بيان ڪري ٿو.
   هيٺيون لائينون شامل ڪريو آرڪ/arm/configs/socfpga_defconfig جي تري ۾ file.
   CONFIG_MEMORY_ISOLATION=y
   CONFIG_CMA=y
   CONFIG_DMA_CMA=y
   CONFIG_CMA_DEBUG=y
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=y
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   CONFIG_CMA_SIZE_MBYTES ٺاھ جوڙ جو قدر مٿيون حد مقرر ڪري ٿو ڪل تعداد تي جسماني طور تي ملندڙ ياداشت جي دستياب. جيڪڏهن توهان کي وڌيڪ ياداشت جي ضرورت آهي ته توهان هن قيمت کي وڌائي سگهو ٿا.
3. ڌيان: SoC FPGA بورڊ تي ARM پروسيسر وٽ موجود جسماني ياداشت جي ڪل مقدار 1 GB آهي. Intel سفارش نٿو ڪري ته توهان سيٽ ڪريو سي ايم اي مئنيجر 1 GB جي ويجهو.
4. ھلايو ٺاھيو mrproper حڪم موجوده ترتيب کي صاف ڪرڻ لاء.
5. هلايو make ARCH=arm socfpga_deconfig ڪمانڊ.
   ARCH=arm اشارو ڪري ٿو ته توهان ARM آرڪيٽيڪچر کي ترتيب ڏيڻ چاهيو ٿا.
   socfpga_defconfig اشارو ڪري ٿو ته توهان ڊفالٽ socfpga ترتيب استعمال ڪرڻ چاهيو ٿا.
6. هلايو ايڪسپورٽ CROSS_COMPILE=arm-linux-gnueabihf- ڪمانڊ.
   هي حڪم CROSS_COMPILE ماحول جي متغير کي ترتيب ڏئي ٿو مطلوب اوزار جي زنجير جي اڳڪٿي کي بيان ڪرڻ لاء.
7. هلايو make ARCH=arm zImage ڪمانڊ. نتيجو واري تصوير آرڪ / بازو / بوٽ / زيمج ۾ موجود آهي file.
8. zImage رکي file فليش ڪارڊ تصوير جي fat32 ورهاڱي ۾. تفصيلي هدايتن لاءِ، ڏسو سائيڪلون V SoC FPGA-مخصوص GSRD يوزر مينوئل Rocketboards.org تي.
9. نوٽ: OpenCL لينڪس ڪنيل ڊرائيور کي صحيح طور تي داخل ڪرڻ لاءِ، پھريون لوڊ ڪريو SDKgenerated.rbf file FPGA تي.
   .rbf ٺاهڻ لاء file, هڪ SDK ڊيزائن مرتب ڪريو exampھدف ٿيل ڪسٽم پليٽ فارم جي طور تي سائيڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم سان.
   9. رکو .rbf file فليش ڪارڊ تصوير جي fat32 ورهاڱي ۾.
   نوٽ: fat32 ورهاڱي ۾ لازمي طور تي ٻنهي zImage شامل آهن file ۽ .rbf file. .rbf کان سواء file، هڪ موتمار غلطي ٿيندي جڏهن توهان ڊرائيور داخل ڪندا.
10. پروگرام ٿيل مائڪرو SD ڪارڊ داخل ڪريو، جنهن ۾ SD ڪارڊ جي تصوير شامل آهي جيڪا توهان تبديل ڪئي آهي يا اڳ ٺاهي وئي آهي، سائڪلون V SoC ڊولپمينٽ کٽ ۾ ۽ پوءِ SoC FPGA بورڊ کي پاور اپ ڪريو.
11. انسٽال ٿيل لينڪس ڪرنل جي ورزن جي تصديق ڪريو uname -r ڪمانڊ کي هلائڻ سان.
12. تصديق ڪرڻ لاءِ ته توهان CMA کي ڪاميابيءَ سان ڪرنل ۾ فعال ڪيو، SoC FPGA بورڊ سان گڏ، هلايو grep init_cma/proc/kallsyms ڪمانڊ.
    CMA چالو آھي جيڪڏھن ٻاھر خالي نه آھي.
13. SDK سان گڏ لينڪس ڪنيل کي ٻيهر استعمال ڪرڻ لاء، لينڪس ڪنييل ڊرائيور کي گڏ ۽ انسٽال ڪريو.

لاڳاپيل لنڪ

• گولڊن سسٽم ريفرنس ڊيزائن (GSRD) يوزر مينوئل
• صفحي 13 تي SD فليش ڪارڊ جي تصوير ٺاھيو
  ڇاڪاڻ ته سائيڪلون V SoC FPGA هڪ چپ تي مڪمل نظام آهي، توهان سسٽم جي مڪمل تعريف پهچائڻ جا ذميوار آهيو.

1.6.2 OpenCL لينڪس ڪنيل ڊرائيور کي گڏ ڪرڻ ۽ انسٽال ڪرڻ
OpenCL لينڪس ڪنييل ڊرائيور کي گڏ ڪريو مرتب ڪيل ڪرنل ماخذ جي خلاف.

ڊرائيور جو ماخذ موجود آهي سائڪلون V SoC FPGA ورزن ۾ Intel FPGA Runtime Environment for OpenCL. اضافي طور تي، پڪ ڪريو ته توهان لوڊ ڪيو آهي Intel FPGA SDK لاءِ OpenCL-generated .rbf file FPGA ۾ لينڪس ڪنيل ماڊل جي غلط تنصيب کي روڪڻ لاء.

1. ڊائون لوڊ ڪريو سائڪلون V SoC FPGA ورزن جو Intel FPGA رن ٽائم ماحوليات لاءِ OpenCL پيڪيج Altera تي ڊائون لوڊ سينٽر تان. webسائيٽ.
   هڪ Quartus Prime سافٽ ويئر ايڊيشن جي ڀرسان ڊائون لوڊ بٽڻ تي ڪلڪ ڪريو.
   ب. رليز ورزن، آپريٽنگ سسٽم، ۽ ڊائون لوڊ جو طريقو بيان ڪريو.
   ج. ڪلڪ ڪريو اضافي سافٽ ويئر ٽيب، ۽ چونڊيو Intel FPGA ڊائون لوڊ ڪرڻ لاء
   OpenCL Linux سائيڪلون V SoC TGZ لاءِ رن ٽائم ماحول.
   ڊي. توهان کي ڊائون لوڊ ڪرڻ کان پوء aocl-rte- .arm32.tgz file، ان کي کوليو
   هڪ ڊاريڪٽري جيڪا توهان جي مالڪ آهي.
   ڊرائيور جو ذريعو aocl-rte- ۾ آهي .arm32/board/c5soc/ ڊرائيور ڊاريڪٽري.
2. OpenCL لينڪس ڪنيل ڊرائيور کي ٻيهر گڏ ڪرڻ لاء، ڊرائيور جي ميڪ ۾ KDIR قدر مقرر ڪريوfile ڊاريڪٽري ڏانهن جنهن ۾ لينڪس ڪنيل ماخذ آهي files.
3. هلايو ايڪسپورٽ CROSS_COMPILE=arm-linux-gnueabihf- ڪمانڊ پنهنجي ٽول چين جي اڳياڙي کي ظاهر ڪرڻ لاءِ.
4. هلايو صاف صاف حڪم.
5. aclsoc_drv.ko ٺاهڻ لاءِ ميڪ ڪمانڊ کي هلايو file.
6. Opencl_arm32_rte ڊاريڪٽري کي سائيڪلون V SoC FPGA بورڊ ڏانهن منتقل ڪريو.
   هلائڻ scp -r root@your-ipaddress: حڪم رن ٽائم ماحول کي/گھر/روٽ ڊاريڪٽري ۾ رکي ٿو.
7. هلايو init_opencl.sh اسڪرپٽ جيڪا توهان ٺاهي هئي جڏهن توهان SD ڪارڊ ٺاهي هئي.
8.  سڏ ڪريو aocl diagnose utility command. توهان جي ڪاميابيءَ سان init_opencl.sh هلائڻ کان پوءِ تشخيص يوٽيلٽي هڪ پاسنگ نتيجو واپس ڪندي.

1.7 ڄاڻايل مسئلا
في الحال، ڪجھ حدون آھن Intel FPGA SDK جي استعمال تي OpenCL لاءِ سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم سان.

1. توهان clGetDeviceInfo() ڪال جي CL_DEVICE_VENDOR ۽ CL_DEVICE_NAME اسٽرنگ پاران رپورٽ ڪيل وينڊر ۽ بورڊ جي نالن کي اوور رائيڊ نٿا ڪري سگهو.
2. جيڪڏهن ميزبان شيئر ٿيل ڊي ڊي آر سسٽم ۾ مستقل ميموري مختص ڪري ٿو (يعني HPS DDR) ۽ اهو ڪننل جي عمل کان پوءِ مستقل ميموري کي تبديل ڪري ٿو، ياداشت ۾ ڊيٽا پراڻي ٿي سگهي ٿي. اهو مسئلو پيدا ٿئي ٿو ڇاڪاڻ ته FPGA ڪور CPU-to-HPS DDR ٽرانزيڪشن تي سنوپ نٿو ڪري سگهي.
   پوئين ڊيٽا تائين رسائي کان ايندڙ ڪنيل جي عملن کي روڪڻ لاء، ھيٺين مان ھڪڙو ڪم ڪريو:
   • ان جي شروعات کان پوء مسلسل ياداشت کي تبديل نه ڪريو.
   • جيڪڏھن توھان کي گھڻن __ مسلسل ڊيٽا سيٽن جي ضرورت آھي، گھڻا مستقل ميموري بفر ٺاھيو.
   • جيڪڏهن دستياب هجي، پنهنجي ايڪسيليٽر بورڊ تي FPGA DDR ۾ مستقل ميموري مختص ڪريو.
3. ARM تي SDK افاديت صرف پروگرام کي سپورٽ ڪري ٿي ۽ يوٽيلٽي حڪمن جي تشخيص ڪري ٿي.
   فليش، انسٽال ڪريو ۽ انسٽال ڪريو يوٽيلٽي ڪمانڊ ھيٺ ڏنل سببن لاءِ سائڪلون V SoC ڊولپمينٽ کٽ تي لاڳو نه آھن:
   هڪ انسٽالٽ يوٽيلٽي کي aclsoc_drv لينڪس ڪنيل ڊرائيور کي گڏ ڪرڻ ۽ ان کي SoC FPGA تي فعال ڪرڻو پوندو. ڊولپمينٽ مشين کي ڪمپليشن انجام ڏيڻو پوندو؛ بهرحال، اهو اڳ ۾ ئي SoC FPGA لاءِ لينڪس ڪنيل ذريعن تي مشتمل آهي. ڊولپمينٽ مشين لاءِ لينڪس ڪنيل ذريعا انهن کان مختلف آهن SoC FPGA لاءِ. SoC FPGA لاءِ لينڪس ڪنييل ذريعن جو مقام SDK استعمال ڪندڙ کي اڻڄاتل آهي. اهڙي طرح، انسٽال ڪرڻ جي افاديت پڻ موجود ناهي سائڪلون V SoC ڊولپمينٽ کٽ.
   انهي سان گڏ، Aclsoc_drv کي SoC بورڊ تائين پهچائڻ مشڪل آهي ڇاڪاڻ ته سائڪلون V SoC ڊولپمينٽ کٽ جي ڊفالٽ ورهائڻ ۾ لينڪس ڪنيل شامل ناهي files يا GNU ڪمپيلر ڪليڪشن (GCC) گڏ ڪرڻ وارو.
   ب. فليش يوٽيلٽي کي .rbf رکڻ جي ضرورت آهي file مائڪرو ايس ڊي فليش ڪارڊ جي FAT32 ورهاڱي تي OpenCL ڊيزائن جو. في الحال، هي ورهاڱي تي نصب ٿيل نه آهي جڏهن SDK استعمال ڪندڙ بورڊ کي طاقت ڏئي ٿو. تنهن ڪري، ورهاڱي کي اپڊيٽ ڪرڻ جو بهترين طريقو فليش ڪارڊ ريڊر ۽ ڊولپمينٽ مشين استعمال ڪرڻ آهي.
4. جڏهن مٽائيندي Intel FPGA SDK جي وچ ۾ OpenCL آف لائن ڪمپلر ايگزيڪيوٽيبل لاءِ files (.aocx) جيڪي مختلف بورڊ ورجن سان ملن ٿا (يعني c5soc ۽ c5soc_sharedonly)، توھان کي .aocx لوڊ ڪرڻ لاءِ SDK جي پروگرام يوٽيلٽي استعمال ڪرڻ گھرجي. file نئين بورڊ جي مختلف قسمن لاء پهريون ڀيرو. جيڪڏهن توهان صرف هڪ نئين بورڊ جي مختلف قسم جي استعمال ڪندي ميزبان ايپليڪيشن کي هلائيندا آهيو پر FPGA هڪ ٻئي بورڊ جي مختلف قسم جي تصوير تي مشتمل آهي، هڪ موتمار غلطي ٿي سگهي ٿي.
5. .qxp file انٽرفيس ورهاڱي جي تفويض شامل نه آهي ڇو ته Quartus Prime سافٽ ويئر مسلسل هن ورهاڱي جي وقت جي گهرجن کي پورو ڪري ٿو.
6. جڏهن توهان بورڊ کي طاقت ڪريو ٿا، ان جو ميڊيا رسائي ڪنٽرول (MAC) پتو بي ترتيب نمبر تي مقرر ڪيو ويو آهي. جيڪڏھن توھان جي LAN پاليسي ھن رويي جي اجازت نٿي ڏئي، ھيٺ ڏنل ڪمن کي انجام ڏيڻ سان MAC پتو مقرر ڪريو:
   هڪ U-Boot پاور اپ دوران، U-Boot ڪمانڊ پرامپٹ داخل ڪرڻ لاءِ ڪنھن به ڪيچ کي دٻايو.
   ب. ٽائپ ڪريو setenv ethaddr 00:07:ed:00:00:03 ڪمانڊ پرامپٹ تي.
   توھان چونڊي سگھوٿا ڪو به MAC پتو.
   ج. ٽائپ ڪريو saveenv حڪم.
   ڊي. بورڊ کي ريبوٽ ڪريو.

1.8 دستاويزن جي نظرثاني جي تاريخ
ٽيبل 1.
Intel FPGA SDK جي دستاويز جي نظرثاني جي تاريخ OpenCL سائڪلون V SoC لاءِ
ڊولپمينٽ کٽ ريفرنس پليٽ فارم پورٽنگ گائيڊ

تاريخ	نسخو	تبديليون
مئي - 17	2017.05.08	• سار سنڀال ڇڏڻ.
آڪٽوبر 2016	2016.10.31	Rebranded Altera SDK لاءِ OpenCL کان Intel FPGA SDK لاءِ OpenCL. Rebranded Altera آف لائن ڪمپلر کي Intel FPGA SDK لاءِ OpenCL آف لائن ڪمپيلر.
مئي - 16	2016.05.02	• SD فليش ڪارڊ جي تصوير ٺاهڻ ۽ تبديل ڪرڻ تي تبديل ٿيل هدايتون. لينڪس ڪرنل ۽ اوپن سي ايل لينڪس ڪنيل ڊرائيور کي ٻيهر گڏ ڪرڻ تي تبديل ٿيل هدايتون.
نومبر - 15	2015.11.02	• سار سنڀال ڇڏڻ، ۽ Quartus II جي بدليل مثالن کي Quartus Prime ۾.
مئي - 15	15.0.0	• FPGA Reconfiguration ۾، هٽايو ويو هدايتون ته FPGA ڪور کي ٻيهر پروگرام ڪرڻ لاءِ هڪ سان. rbf تصوير بلي کي سڏ ڪندي fileنالو >. آر بي ايف > /dev/ fpga0 حڪم ڇاڪاڻ ته هي طريقو سفارش نه آهي.
ڊسمبر 14	14.1.0	• ڊاڪيومينٽ جو نالو مٽايو الٽرا سائڪلون V SoC ڊولپمينٽ کٽ ريفرنس پليٽ فارم پورٽنگ گائيڊ. • reprogram افاديت کي aocl پروگرام کي اپڊيٽ ڪيوfilename>.aocx يوٽيلٽي ڪمانڊ. • aocl diagnose ۽ aocl diagnose لاءِ تشخيصي افاديت کي اپڊيٽ ڪيو يوٽيلٽي حڪم. توهان جي SoC بورڊ سيڪشن ۾ ريفرنس پليٽ فارم کي پورٽ ڪرڻ جي طريقيڪار کي اپ ڊيٽ ڪيو ويو ته جيئن گارنٽيڊ ٽائيم بند ٿيڻ واري وهڪري لاءِ ٽائمنگ-ڪلين ورهاڱي ٺاهڻ لاءِ c5soc بورڊ ورهاڱي کي پورٽ ڪرڻ ۽ تبديل ڪرڻ تي هدايتون شامل ڪيون وڃن. • هيٺ ڏنل ڪمن جي طريقيڪار کي بيان ڪرڻ لاء هڪ پورٽڊ ريفرنس پليٽ فارم کي اپڊيٽ ڪرڻ جو موضوع داخل ڪيو: 1. بورڊ جي ورهاڱي ۾ هارڊ پروسيسر سسٽم (HPS) بلاڪ کي ختم ڪرڻ 2. SD فليش ڪارڊ جي تصوير کي اپڊيٽ ڪرڻ • بلڊنگ اين فليش ڪارڊ تصويري سيڪشن کي اپڊيٽ ڪيو. گولڊن سسٽم ريفرنس ڊيزائن (GSRD) تصوير جو نسخو 14.0 استعمال ڪرڻ جي تجويز ڪيل تصوير جي بدران شروعاتي نقطي طور SoC Embedded Design Suite (EDS) سان دستياب آهي. لينڪس ڪرنل ۽ اوپن سي ايل لينڪس ڪنيل ڊرائيور سيڪشن کي ٻيهر ترتيب ڏيڻ کي اپڊيٽ ڪيو: 1. CROSS COMPILE variable سيٽ ڪرڻ لاءِ هدايتون شامل ڪيون ويون. 2. CMA ڪاميابيءَ سان چالو ٿيل آھي تصديق ڪرڻ لاءِ توھان ھلائيندڙ حڪم ​​کي تبديل ڪيو.
جولاءِ-14	14.0.0	• شروعاتي رليز.

دستاويز / وسيلا

OpenCL لاءِ Intel FPGA SDK [pdf] استعمال ڪندڙ ھدايت OpenCL لاءِ FPGA SDK، FPGA SDK، SDK لاءِ OpenCL، SDK

حوالو

• استعمال ڪندڙ دستي