intel FPGA SDK pre užívateľskú príručku OpenCL

FPGA SDK pre OpenCL
Používateľská príručka

UG-OCL009
2017.05.08
Posledná aktualizácia pre Intel® Quartus® Prime Design Suite: 17.0

Prihlásiť sa na odber
Odoslať spätnú väzbu

Obsah skryť

1 Intel® FPGA SDK pre OpenCL™ Príručka portovania referenčnej platformy Intel® Cyclone®V SoC Development Kit

2 Dokumenty / zdroje

2.1 Referencie

3 Súvisiace príspevky

Intel® FPGA SDK pre OpenCL™ Príručka portovania referenčnej platformy Intel® Cyclone®V SoC Development Kit

Sprievodca portovaním referenčnej platformy V SoC Development Kit popisuje hardvérový a softvérový dizajn referenčnej platformy Intel Cyclone V SoC Development Kit (c5soc) na použitie s Intel Software Development Kit (SDK) pre OpenCL Intel ® FPGA SDK pre OpenCL ™ Intel Cyclone ®. Skôr ako začnete, spoločnosť Intel dôrazne odporúča, aby ste sa oboznámili s obsahom nasledujúcich dokumentov:

Intel FPGA SDK pre OpenCLIntel Cyclone V SoC Príručka Začíname

Používateľská príručka Intel FPGA SDK pre OpenCL Custom Platform Toolkit
Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual Okrem toho si pozrite stránku Cyclone V SoC Development Kit a SoC Embedded Design Suite na stránke Altera webpre viac informácií. 1 2

Pozor: Intel predpokladá, že máte podrobné znalosti o Intel FPGA SDK pre OpenCL Custom Platform Toolkit User Guide. Sprievodca portovaním referenčnej platformy Cyclone V SoC Development Kit nepopisuje použitie SDK Custom Platform Toolkit na implementáciu vlastnej platformy pre Cyclone V SoC Development Kit. Opisuje iba rozdiely medzi podporou SDK na Cyclone V SoC Development Kit a generickým Intel FPGA SDK pre OpenCL Custom Platform.

Súvisiace odkazy

Intel FPGA SDK pre OpenCL Cyclone V SoC Príručka Začíname
Používateľská príručka Intel FPGA SDK pre OpenCL Custom Platform Toolkit

Príručka k zariadeniu Cyclone V, zväzok 3: Technická referenčná príručka systému pevného procesora
Cyclone V SoC Development Kit a stránka SoC Embedded Design Suite na Altera webstránky

OpenCL a logo OpenCL sú ochranné známky spoločnosti Apple Inc. používané na základe povolenia skupiny Khronos Group™.
Intel FPGA SDK pre OpenCL je založený na zverejnenej špecifikácii Khronos a prešiel procesom testovania zhody Khronos. Aktuálny stav zhody nájdete na www.khronos.org/conformance.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus a Stratix slová a logá sú ochranné známky spoločnosti Intel Corporation alebo jej pobočiek v USA a/alebo iných krajinách. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
*Iné názvy a značky môžu byť majetkom iných.

1.1.1 Varianty dosky referenčnej platformy vývojovej súpravy Cyclone V SoC
Intel FPGA SDK pre referenčnú platformu OpenCL Cyclone V SoC Development Kit obsahuje dva varianty dosky.

doska c5soc
Táto predvolená doska poskytuje prístup k dvom pamäťovým bankám DDR. HPS DDR je prístupná z FPGA aj CPU. FPGA DDR je prístupná iba cez FPGA.
doska c5soc_sharedonly
Tento variant dosky obsahuje iba konektivitu HPS DDR. FPGA DDR nie je prístupná. Tento variant dosky je plošne efektívnejší, pretože na podporu jednej pamäťovej banky DDR je potrebné menej hardvéru. Doska c5soc_sharedonly je tiež dobrou prototypovou platformou pre finálnu produkčnú dosku s jednou pamäťovou bankou DDR.
Ak chcete pri kompilácii jadra OpenCL zacieliť na tento variant dosky, zahrňte do príkazu aoc možnosť -board c5soc_sharedonly.
Bližšie informácie nájdete na –doske možnosti príkazu aoc nájdete v príručke Intel FPGA SDK for OpenCL Programming Guide.

Súvisiace odkazy
Kompilácia jadra pre špecifickú dosku FPGA (–doska )
1.1.2 Obsah referenčnej platformy Cyclone V SoC Development Kit
Referenčná platforma vývojovej súpravy Cyclone V SoC sa skladá z nasledujúcich prvkov files a adresáre:

File alebo Adresár	Popis
board_env.xml	eXtensible Markup Language (XML) file ktorý popisuje c5soc k Intel FPGA SDK pre OpenCL.
linux_sd_card_image.tgz	Komprimovaný obrázok SD flash karty file ktorá obsahuje všetko, čo používateľ súpravy SDK potrebuje na používanie súpravy Cyclone V SoC Development Kit so súpravou SDK.
rameno32	Adresár, ktorý obsahuje nasledovné:

1.1.3 Relevantné funkcie vývojovej súpravy Cyclone V SoC

Nasledujúci zoznam zdôrazňuje komponenty a funkcie Cyclone V SoC Development Kit, ktoré sú relevantné pre Intel FPGA SDK pre OpenCL:

Dvojjadrový procesor ARM Cortex-A9 s 32-bitovým Linuxom.

Pokročilá zbernica eXtensible Interface (AXI) medzi HPS a jadrom FPGA.
Dva zosilnené radiče pamäte DDR, z ktorých každý sa pripája k 1 gigabajtovej (GB) DDR3 SDRAM.
— Jeden radič DDR je prístupný len pre jadro FPGA (t. j. FPGA DDR).
— Druhý radič DDR je prístupný pre HPS aj FPGA (tj HPS DDR). Tento zdieľaný radič umožňuje voľné zdieľanie pamäte medzi CPU a jadrom FPGA.

CPU môže prekonfigurovať jadro FPGA.

1.1.3.1 Ciele návrhu a rozhodnutia referenčnej platformy Cyclone V SoC Development Kit Spoločnosť Intel zakladá implementáciu referenčnej platformy Cyclone V SoC Development Kit na niekoľkých návrhových cieľoch a rozhodnutiach. Spoločnosť Intel odporúča, aby ste pri portovaní tejto referenčnej platformy na dosku SoC FPGA zvážili tieto ciele a rozhodnutia.
Nižšie sú uvedené ciele dizajnu c5soc:

Poskytnite najvyššiu možnú šírku pásma medzi jadrami na FPGA a pamäťovým systémom DDR.
Zabezpečte, aby výpočty na FPGA (to znamená jadrá OpenCL) nezasahovali do iných úloh CPU, ktoré môžu zahŕňať servis periférnych zariadení.

Ponechajte čo najviac zdrojov FPGA na výpočty jadra namiesto komponentov rozhrania.

Nižšie sú uvedené rozhodnutia o dizajne na vysokej úrovni, ktoré sú priamymi dôsledkami návrhových cieľov spoločnosti Intel:

Referenčná platforma používa iba radiče pamätí DDR s najširšou možnou konfiguráciou (256 bitov).
FPGA komunikuje s pamäťovým radičom HPS DDR priamo, bez zapojenia zbernice AXI a prepínača L3 vo vnútri HPS. Priama komunikácia poskytuje najlepšiu možnú šírku pásma pre DDR a zabraňuje tomu, aby výpočty FPGA rušili komunikáciu medzi CPU a jeho perifériou.
Scatter-gather priamy prístup do pamäte (SG-DMA) nie je súčasťou logiky rozhrania FPGA. Namiesto prenosu veľkého množstva údajov medzi pamäťovými systémami DDR uložte údaje do zdieľanej HPS DDR. Priamy prístup k pamäti CPU pomocou FPGA je efektívnejší ako DMA. Šetrí hardvérové zdroje (to znamená oblasť FPGA) a zjednodušuje ovládač jadra Linuxu.
POZOR: Prenos pamäte medzi zdieľaným systémom HPS DDR a systémom DDR, ktorý je prístupný iba pre FPGA, je veľmi pomalý. Ak sa rozhodnete
prenášajte pamäť týmto spôsobom, používajte ju len na veľmi malé množstvá údajov.
Hostiteľ a zariadenie medzi sebou vykonávajú prenos dát bez DMA prostredníctvom mosta HPS-to-FPGA (H2F) pomocou jediného 32-bitového portu. Dôvodom je, že bez DMA môže linuxové jadro vydať iba jednu 32-bitovú požiadavku na čítanie alebo zápis, takže nie je potrebné mať širšie pripojenie.
Hostiteľ posiela riadiace signály do zariadenia cez ľahký mostík H2F (LH2F).
Pretože riadiace signály z hostiteľa do zariadenia sú signály s nízkou šírkou pásma, pre túto úlohu je ideálny mostík LH2F.

1.2 Portovanie referenčnej platformy na vašu dosku SoC FPGA
Ak chcete preniesť referenčnú platformu Cyclone V SoC Development Kit na vašu dosku SoC FPGA, vykonajte nasledujúce úlohy:

Vyberte verziu referenčnej platformy c5soc s jednou pamäťou DDR alebo dvomi pamäťami DDR ako východiskovým bodom vášho návrhu.
Aktualizujte umiestnenie pinov v ALTERAOCLSDKROOT/board/c5soc/ /top.qsf file, kde ALTERAOCLSDKROOT je cesta k umiestneniu Intel FPGA SDK pre inštaláciu OpenCL a je názov adresára variantu dosky. Adresár c5soc_sharedonly je pre variant dosky s jedným pamäťovým systémom DDR. Adresár c5soc je pre variant dosky s dvoma pamäťovými systémami DDR.
Aktualizujte nastavenia DDR pre bloky HPS a/alebo FPGA SDRAM v ALTERAOCLSDKROOT/board/c5soc/ /system.qsys file.
4. Všetky preferované návrhy dosiek Intel FPGA SDK pre OpenCL musia dosiahnuť zaručené uzavretie časovania. Umiestnenie dizajnu ako také musí byť načasovanie čisté. Ak chcete preniesť oddiel dosky c5soc (acl_iface_partition.qxp) na dosku SoC FPGA, vykonajte nasledujúce úlohy:
Podrobné pokyny na úpravu a zachovanie oddielu dosky nájdete v Quartus
Kapitola Prírastková kompilácia Prime pre hierarchický a tímový dizajn v príručke Quartus Prime Standard Edition.
a. Odstráňte súbor acl_iface_partition.qxp z adresára ALTERAOCLSDKROOT/board/c5soc/c5soc.
b. Povoľte oblasť acl_iface_region LogicLock™ zmenou príkazu Tcl set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region na set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region
c. Kompilujte OpenCL jadro pre vašu dosku.
d. V prípade potreby upravte veľkosť a umiestnenie oblasti LogicLock.
e. Keď ste spokojní s tým, že umiestnenie vášho návrhu je načasovo čisté, exportujte tento oddiel ako exportovaný oddiel acl_iface_partition.qxp Quartus Prime File.
Ako je popísané v časti Stanovenie garantovaného načasovania v používateľskej príručke AIntel FPGA SDK pre OpenCL Custom Platform Toolkit, importovaním tohto súboru .qxp file do dizajnu najvyššej úrovne splníte požiadavku poskytnúť dizajn dosky so zaručeným časovým tokom uzavretia.
Faktory, ktoré môžu ovplyvniť kvalitu výsledkov (QoR) vášho exportovaného oddielu, nájdete v časti Všeobecné úvahy o kvalite výsledkov pre exportovaný oddiel dosky v používateľskej príručke Intel FPGA SDK for OpenCL Custom Platform Toolkit.
f. Zakážte oblasť LogicLock acl_iface_region vrátením príkazu v kroku 2 späť na set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region.
Ak vaša doska SoC FPGA používa rôzne kolíky a periférie bloku HPS, vygenerujte preloader a zdroj stromu zariadení (DTS) file. Ak zmeníte nastavenia radiča pamäte HPS DDR, regenerujte prednahrávač.
Vytvorte obraz SD flash karty.
Vytvorte si vlastnú platformu, ktorá obsahuje obrázok SD flash karty.
Zvážte vytvorenie verzie runtime prostredia vašej vlastnej platformy na použitie s Intel FPGA Runtime Environment (RTE) pre OpenCL. Verzia RTE vašej vlastnej platformy nezahŕňa hardvérové adresáre a obraz SD flash karty. Táto vlastná platforma sa načíta do systému SoC FPGA, aby umožnila spustenie hostiteľských aplikácií. Na rozdiel od toho je SDK verzia Custom Platform potrebná na to, aby SDK kompilovalo OpenCL jadrá.
Tip: Pre RTE môžete použiť verziu SDK vašej vlastnej platformy. Zachrániť
priestor, odstráňte obraz SD flash karty z RTE verzie vašej vlastnej platformy.
Otestujte svoju vlastnú platformu.
Ďalšie informácie nájdete v časti Testovanie dizajnu hardvéru v používateľskej príručke súpravy Intel FPGA SDK for OpenCL Custom Platform Toolkit.

Súvisiace odkazy

Testovanie dizajnu hardvéru
Prírastková kompilácia Quartus Prime pre hierarchický a tímový dizajn

Stanovenie garantovaného časového toku
Všeobecné úvahy o kvalite výsledkov pre exportovanú partíciu rady

1.2.1 Aktualizácia portovanej referenčnej platformy
V aktuálnej verzii referenčnej platformy Cyclone V SoC Development Kit je blok HPS vo vnútri oddielu, ktorý definuje všetku logiku mimo jadra. Nemôžete však exportovať HPS ako súčasť súboru .qxp file. Ak chcete aktualizovať existujúcu vlastnú platformu, ktorú ste upravili z predchádzajúcej verzie c5soc, implementujte postup uchovávania QXP, aktualizujte obraz SD flash karty, aby ste získali najnovšie runtime prostredie, a aktualizujte board_spec.xml file aby sa umožnila automatizácia.
Altera® SDK pre OpenCL verzia 14.1 a novšie testuje board_spec.xml file pre informácie o nástenke a implementuje automatické aktualizácie. Pretože upravíte
dizajn implementáciou toku uchovávania QXP, musíte aktualizovať súbor board_spec.xml file na jeho formát v aktuálnej verzii. Aktualizácia file umožňuje SDK rozlišovať medzi nezachovanými vlastnými platformami a aktuálnymi vlastnými platformami založenými na QXP. Ďalšie informácie nájdete v časti Custom Platform Automigration pre doprednú kompatibilitu v súprave Intel FPGA SDK pre OpenCL Custom Platform Toolkit.

Ak chcete implementovať tok ochrany QXP v hardvérovom dizajne Cyclone V SoC FPGA, ktorý je prenesený z predchádzajúcej verzie c5soc, vykonajte nasledujúce kroky na vytvorenie pododdielu na vylúčenie HPS z .qxp file:
a. Pred vytvorením oblasti okolo logiky mimo jadra vytvorte oblasť okolo HPS v .qsf Quartus Prime Settings File.
Napríkladample:
# Manuálne rozdeľte inštanciu, ktorá modeluje HPS-vyhradenú I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 -na “system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_0:hps_0|system_acl_ifacehpshpsio:|0 system_acl_iface_hps_0_hps_io_border:border” -section_id “system_acl_iface_hps_0_hps_io_border:border”
# Nastaviť oddiel na typ HPS_PARTITION, aby ho zvyšok Quartus správne spracoval
set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id “system_acl_iface_hps_0_hps_io_border:border”
quartus_cdb top -c top
–incremental_compilation_export=acl_iface_partition.qxp
–incremental_compilation_export_partition_name=acl_iface_partition
–incremental_compilation_export_post_synth=on
–incremental_compilation_export_post_fit=on
–incremental_compilation_export_routing=on
–incremental_compilation_export_flatten=off
Po vylúčení HPS z oddielu môžete importovať súbor .qxp file a zostaviť svoj dizajn.
Aktualizujte obraz SD flash karty s aktuálnou verziou Intel FPGA RTE pre OpenCL vykonaním nasledujúcich úloh:
a. Namontujte file alokačná tabuľka (fat32) a rozšírená file systémové (ext3) oddiely v existujúcom obraze ako zariadenia so spätnou slučkou. Podrobné pokyny nájdete v kroku 2 v časti Vytvorenie obrazu karty SD Flash.
b. V adresári /home/root/opencl_arm32_rte odstráňte súbor files z predchádzajúcej verzie RTE.
c. Stiahnite si a rozbaľte aktuálnu verziu RTE do adresára /home/root/opencl_arm32_rte.
d. V /ovládač/verzia.h file vašej vlastnej platformy, aktualizujte priradenie ACL_DRIVER_VERSION na . (naprample, 16.1.x, kde 16.1 je verzia súpravy SDK a x je verzia ovládača, ktorú ste nastavili).
e. Prestavte ovládač.
f. Odstráňte priečinok hardvéru vašej vlastnej platformy. Skopírujte Custom Platform spolu s aktualizovaným ovládačom do adresára /home/root/opencl_arm_rte/board.
g. Skopírujte Altera.icd file z adresára /home/root/opencl_arm32_rte a pridajte ho do adresára /etc/OpenCL/vendors.
h. Odpojte a otestujte nový obraz. Podrobné pokyny nájdete v krokoch 8 až 11 v časti Vytvorenie obrazu karty SD Flash.

Súvisiace odkazy

Vytvorenie obrázka SD Flash karty na strane 14
Máte tiež možnosť vytvoriť nový obrázok SD flash karty.
Automigrácia vlastnej platformy pre budúcu kompatibilitu

1.3 Softvérová podpora pre zdieľanú pamäť
Zdieľaná fyzická pamäť medzi FPGA a CPU je preferovanou pamäťou pre OpenCL jadrá bežiace na SoC FPGA. Pretože FPGA pristupuje k zdieľanej fyzickej pamäti, na rozdiel od zdieľanej virtuálnej pamäte, nemá prístup k tabuľkám stránok CPU, ktoré mapujú virtuálne adresy používateľov na adresy fyzických stránok.
Pokiaľ ide o hardvér, jadrá OpenCL pristupujú k zdieľanej fyzickej pamäti prostredníctvom priameho pripojenia k radiču tvrdej pamäte HPS DDR. Pokiaľ ide o softvér, podpora zdieľanej fyzickej pamäte zahŕňa nasledujúce aspekty:

Typické softvérové implementácie na prideľovanie pamäte na CPU (naprample, funkcia malloc() nemôže prideliť oblasť pamäte, ktorú môže FPGA použiť.
Pamäť, ktorú alokuje funkcia malloc(), je súvislá v adresnom priestore virtuálnej pamäte, ale je nepravdepodobné, že by akékoľvek základné fyzické stránky fyzicky susedili. Ako taký musí byť hostiteľ schopný alokovať fyzicky súvislé pamäťové oblasti. Táto schopnosť však neexistuje v aplikáciách užívateľského priestoru v systéme Linux. Preto musí ovládač jadra Linuxu vykonať alokáciu.
Ovládač linuxového jadra OpenCL SoC FPGA obsahuje funkciu mmap() na pridelenie zdieľanej fyzickej pamäte a jej mapovanie do užívateľského priestoru. Funkcia mmap() používa štandardné volanie linuxového jadra dma_alloc_coherent() na vyžiadanie fyzicky súvislých pamäťových oblastí na zdieľanie so zariadením.
V predvolenom jadre Linuxu dma_alloc_coherent() neprideľuje fyzicky súvislú pamäť väčšiu ako 0.5 megabajtu (MB). Ak chcete povoliť dma_alloc_coherent() alokovať veľké množstvo fyzicky súvislej pamäte, povoľte funkciu prideľovania súvislej pamäte (CMA) linuxového jadra a potom prekompilujte linuxové jadro.
Pre referenčnú platformu Cyclone V SoC Development Kit spravuje CMA 512 MB z 1 GB fyzickej pamäte. Túto hodnotu môžete zvýšiť alebo znížiť v závislosti od množstva zdieľanej pamäte, ktorú aplikácia vyžaduje. Volanie dma_alloc_coherent() nemusí byť schopné alokovať celých 512 MB fyzicky súvislej pamäte; bežne však dokáže získať približne 450 MB pamäte.

CPU môže cache pamäť, ktorú alokuje volanie dma_alloc_coherent(). Najmä operácie zápisu z hostiteľskej aplikácie nie sú viditeľné pre jadrá OpenCL. Funkcia mmap() v ovládači linuxového jadra OpenCL SoC FPGA obsahuje aj volania funkcie pgprot_noncached() alebo remap_pf_range() na explicitné zakázanie ukladania do vyrovnávacej pamäte pre túto oblasť pamäte.
Potom, čo funkcia dma_alloc_coherent() alokuje fyzicky súvislú pamäť, funkcia mmap() vráti virtuálnu adresu na začiatok rozsahu, čo je rozsah adries pamäte, ktorú alokujete. Hostiteľská aplikácia vyžaduje túto virtuálnu adresu na prístup k pamäti. Na druhej strane, jadrá OpenCL vyžadujú fyzické adresy. Ovládač jadra Linuxu sleduje mapovanie virtuálnej adresy na fyzickú. Fyzické adresy, ktoré mmap() vracia, môžete mapovať na skutočné fyzické adresy pridaním dotazu do ovládača.
Volanie aocl_mmd_shared_mem_alloc() MMD aplikačného programovacieho rozhrania (API) zahŕňa nasledujúce dotazy:
a. Funkcia mmap(), ktorá prideľuje pamäť a vracia virtuálnu adresu.
b. Dodatočný dotaz, ktorý mapuje vrátenú virtuálnu adresu na fyzickú adresu.
Volanie aocl_mmd_shared_mem_alloc() MMD API potom vráti dve adresy
— skutočná vrátená adresa je virtuálna adresa a fyzická adresa ide do device_ptr_out.
Poznámka: Ovládač môže mapovať iba virtuálne adresy, ktoré funkcia mmap() vracia, na fyzické adresy. Ak požadujete fyzickú adresu akéhokoľvek iného virtuálneho ukazovateľa, ovládač vráti hodnotu NULL.

POZOR: Intel FPGA SDK pre OpenCL runtime knižnice predpokladá, že zdieľaná pamäť je prvá pamäť uvedená v board_spec.xml file. Inými slovami, fyzická adresa, ktorú získa ovládač jadra Linuxu, sa stane adresou Avalon®, ktorú jadro OpenCL odovzdá HPS SDRAM.
S ohľadom na runtime knižnicu použite volanie clCreateBuffer() na pridelenie zdieľanej pamäte ako vyrovnávacej pamäte zariadenia nasledujúcim spôsobom:

Pre variant dosky s dvomi DDR so zdieľanou aj nezdieľanou pamäťou alokuje clCreateBuffer() zdieľanú pamäť, ak zadáte príznak CL_MEM_USE_HOST_PTR. Použitie iných príznakov spôsobí, že clCreateBuffer() pridelí vyrovnávaciu pamäť v nezdieľanej pamäti.
Pre variant dosky s jednou DDR len so zdieľanou pamäťou, clCreateBuffer() alokuje zdieľanú pamäť bez ohľadu na to, ktorý príznak zadáte.
V súčasnosti 32-bitová podpora Linuxu na ARM CPU riadi rozsah podpory zdieľanej pamäte v runtime knižniciach SDK. Inými slovami, runtime knižnice kompilované do iných prostredí (naprample, x86_64 Linux alebo 64-bitový Windows) nepodporujú zdieľanú pamäť.
C5soc neimplementoval heterogénnu pamäť na rozlíšenie medzi zdieľanou a nezdieľanou pamäťou z nasledujúcich dôvodov:
1. História – podpora heterogénnej pamäte nebola k dispozícii, keď bola pôvodne vytvorená podpora zdieľanej pamäte.
2. Jednotné rozhranie – pretože OpenCL je otvorený štandard, Intel zachováva konzistenciu medzi heterogénnymi predajcami počítačových platforiem. Preto sa na prideľovanie a používanie zdieľanej pamäte používa rovnaké rozhranie ako architektúry iných výrobcov dosiek.

1.4 Rekonfigurácia FPGA
Pre SoC FPGA môže CPU prekonfigurovať jadro FPGA bez prerušenia činnosti CPU. Hardvérový blok FPGA Manager, ktorý sa rozprestiera nad HPS a jadrom FPGA, vykonáva rekonfiguráciu. Linuxové jadro obsahuje ovládač, ktorý umožňuje jednoduchý prístup k správcovi FPGA.

Komu view stav jadra FPGA, vyvolajte príkaz cat /sys/class/fpga/fpga0/ status.
Program Intel FPGA SDK for OpenCL dostupný s referenčnou platformou Cyclone V SoC Development Kit používa toto rozhranie na programovanie FPGA. Pri preprogramovaní jadra FPGA so spusteným CPU vykoná obslužný program všetky nasledujúce úlohy:
1. Pred preprogramovaním deaktivujte všetky komunikačné mosty medzi FPGA a HPS, oba mosty H2F aj LH2F.
Po dokončení preprogramovania tieto mostíky znova povoľte.
Upozornenie: Systém OpenCL nepoužíva mostík FPGA-HPS (F2H). Ďalšie informácie nájdete v časti Rozhrania HPS-FPGA v príručke Cyclone V Device Handbook, zväzok 3: Technická referenčná príručka systému pevného procesora.
2. Uistite sa, že prepojenie medzi FPGA a radičom HPS DDR je počas preprogramovania vypnuté.
3. Uistite sa, že prerušenia FPGA na FPGA sú počas preprogramovania vypnuté.
Upozornite tiež ovládač, aby počas preprogramovania odmietol akékoľvek prerušenia z FPGA.

Podrobnosti o skutočnej implementácii nájdete v zdrojovom kóde obslužného programu programu.

POZOR: Nemeňte konfiguráciu radiča HPS DDR, keď je CPU spustený.
Ak tak urobíte, môže to spôsobiť závažnú systémovú chybu, pretože môžete zmeniť konfiguráciu radiča DDR, keď sú nevybavené transakcie pamäte z CPU. To znamená, že keď je CPU spustený, nemôžete preprogramovať jadro FPGA pomocou obrazu, ktorý používa HPS DDR v inej konfigurácii.
Pamätajte, že systém OpenCL a referenčný dizajn Golden Hardware dostupný s Intel SoC FPGA Embedded Design Suite (EDS) nastavuje HPS DDR do jedného 256-bitového režimu.
Časti systému CPU, ako je prediktor vetvy alebo prefetcher tabuľky stránok, môžu vydávať príkazy DDR, aj keď sa zdá, že na CPU nič nebeží.
Preto je čas spustenia jediným bezpečným časom na nastavenie konfigurácie radiča HPS DDR.
To tiež znamená, že U-boot musí mať nespracovaný binárny súbor file (.rbf) obrázok na načítanie do pamäte. V opačnom prípade môžete povoliť HPS DDR s nepoužívanými portami na FPGA a potom potenciálne zmeniť konfigurácie portov. Z tohto dôvodu ovládač jadra OpenCL Linux už neobsahuje logiku potrebnú na nastavenie konfigurácie radiča HPS DDR.
Prepínače SW3 dual in-line package (DIP) na Cylone V SoC Development Kit ovládajú očakávanú podobu .rbf obrazu (to znamená, či file je komprimovaný a/alebo šifrovaný). C5soc a Golden Hardware Reference Design dostupné so SoC EDS zahŕňajú komprimované, ale nešifrované obrázky .rbf. Nastavenia SW3 DIP prepínača opísané v Intel FPGA SDK pre OpenCL Cyclone V SoC Getting Started Guide zodpovedajú tejto konfigurácii obrazu .rbf.

Súvisiace odkazy

Rozhrania HPS-FPGA
Konfigurácia prepínačov SW3

1.4.1 Podrobnosti o architektúre systému FPGA
Podpora referenčnej platformy Cyclone V SoC Development Kit je založená na referenčnej platforme Stratix® V (s5_ref), ktorá je k dispozícii s Intel FPGA SDK pre OpenCL.
Celková organizácia systému c5soc Qsys a ovládač jadra sú veľmi podobné tým v s5_ref.
Nasledujúce komponenty jadra FPGA sú rovnaké v c5soc aj s5_ref:

Blok VERSION_ID
Mechanizmus odpočinku

Rozdeľovač pamäťovej banky
Rozhranie na sledovanie vyrovnávacej pamäte
Jadrové hodiny

Bloky riadenia prístupu k registrom (CRA).

1.5 Vytvorenie obrazu SD Flash karty
Pretože Cyclone V SoC FPGA je úplný systém na čipe, ste zodpovední za dodanie úplnej definície systému. Spoločnosť Intel odporúča, aby ste ho doručili vo forme obrázka SD flash karty. Intel FPGA SDK pre užívateľa OpenCL môže jednoducho zapísať obraz na micro SD flash kartu a SoC FPGA doska je pripravená na použitie.
Úprava existujúceho obrázka SD Flash karty na strane 13
Spoločnosť Intel odporúča, aby ste jednoducho upravili obraz dostupný pomocou referenčnej platformy Cyclone V SoC Development Kit. Máte tiež možnosť vytvoriť nový obrázok SD flash karty.
Vytvorenie obrázka SD Flash karty na strane 14
Máte tiež možnosť vytvoriť nový obrázok SD flash karty.

1.5.1 Úprava existujúceho obrázka SD Flash karty
Intel odporúča, aby ste jednoducho upravili obraz dostupný s Cyclone V SoC
Referenčná platforma vývojovej súpravy. Máte tiež možnosť vytvoriť nový obrázok SD flash karty.
Obrázok c5soc linux_sd_card_image.tgz file je k dispozícii v adresári ALTERAOCLSDKROOT/board/c5soc, kde ALTERAOCLSDKROOT ukazuje na cestu k inštalačnému adresáru Intel FPGA SDK pre OpenCL.

Pozor: Ak chcete upraviť obrázok SD flash karty, musíte mať práva root alebo sudo.

Ak chcete dekomprimovať súbor $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz file, spustite príkaz tar xvfzlinux_sd_card_image.tgz.
Zostavte hello_world OpenCL exampnavrhnite pomocou podpory vlastnej platformy. Premenujte súbor .rbf file ktorý Intel FPGA SDK pre OpenCL Offline Compiler vygeneruje ako opencl.rbf a umiestnite ho na partíciu fat32 v rámci obrazu SD flash karty.
Môžete si stiahnuť hello_world example dizajn z OpenCL Design Exampna stránke Altera webstránky.

Umiestnite súbor .rbf file do oddielu fat32 obrazu flash karty.
Pozor: Oblasť fat32 musí obsahovať zImage file a .rbf file. Bez .rbf file, pri vložení ovládača sa vyskytne závažná chyba.
Po vytvorení obrazu karty SD ho zapíšte na kartu micro SD vyvolaním nasledujúceho príkazu: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
Ak chcete otestovať obraz svojej flash karty SD, vykonajte nasledujúce úlohy:
a. Vložte micro SD kartu do dosky SoC FPGA.
b. Zapnite dosku.
c. Vyvolajte príkaz pomocného programu aocl diagnostic.

1.5.2 Vytvorenie obrázka SD Flash karty
Máte tiež možnosť vytvoriť nový obrázok SD flash karty. Všeobecné pokyny na vytvorenie nového obrazu SD flash karty a prebudovanie existujúceho obrazu SD flash karty sú dostupné na stránke GSRD v14.0.2 – SD Card na RocketBoards.org webstránky.
Nasledujúce kroky popisujú postup na vytvorenie obrazu linux_sd_card_image.tgz z obrazu flash karty SD Golden System Reference Design (GSRD):
Poznámka:
Ak chcete vytvoriť obrázok z obrázka c5soc, vykonajte všetky príslušné úlohy uvedené v tomto postupe.

Stiahnite si a rozbaľte obrázok flash karty GSRD SD verzie 14.0 z Rocketboards.org.
Namontujte file alokačná tabuľka (fat32) a rozšírená file systémové (ext3) oddiely v tomto obraze ako zariadenia so spätnou slučkou. Ak chcete pripojiť oddiel, vykonajte tieto kroky:
a. Určite bajtový začiatok oddielu v rámci obrazu vyvolaním /sbin/fdisk -lu image_file príkaz.
Napríkladample, oddiel číslo 1 typu W95 FAT má blokový posun 2121728. Pri 512 bajtoch na blok je bajtový posun 512 bajtov x 2121728 = 1086324736 bajtov.
b. Identifikujte zariadenie s voľnou slučkou (naprample, /dev/loop0) zadaním príkazu losetup -f.
c. Za predpokladu, že /dev/loop0 je zariadenie s voľnou slučkou, priraďte obrázok svojej flash karty k zariadeniu s blokom slučky vyvolaním losetup /dev/loop0 image_file -0 1086324736 príkaz.
d. Pripojte zariadenie slučky vyvolaním príkazu mount /dev/loop0 /media/disk1.
V rámci obrázka file, /media/disk1 je teraz pripojený oddiel fat32.
e. Opakujte kroky a až d pre oddiel ext3.

Stiahnite si Cyclone V SoC FPGA verziu balíka Intel FPGA Runtime Environment for OpenCL z Download Center na Altera webstránky.
a. Kliknite na tlačidlo Stiahnuť vedľa vydania softvéru Quartus Prime.
b. Zadajte verziu vydania, operačný systém a spôsob sťahovania.
c. Kliknite na kartu Ďalší softvér a vyberte možnosť stiahnuť Intel FPGA
Runtime prostredie pre OpenCL Linux Cyclone V SoC TGZ.
d. Po stiahnutí súboru aocl-rte- .arm32.tgz file, rozbaľte to
adresár, ktorý vlastníte.
Umiestnite rozbalený aocl-rte- .arm32 do adresára /home/root/opencl_arm32_rte na ext3 partícii obrazu file.
Odstráňte priečinok hardvéru vašej vlastnej platformy a potom umiestnite vlastnú platformu do podadresára dosky /home/root/opencl_arm32_rte.

Vytvorte súbor init_opencl.sh file v adresári /home/root s nasledujúcim obsahom: export ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte export AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ export PATH=$ALTERAOCLSDKROOT/bin:$PATH export LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
Používateľ SDK spustí príkaz source ./init_opencl.sh na načítanie premenných prostredia a ovládača jadra OpenCL Linux.
Ak potrebujete aktualizovať preloader, DTS files alebo linuxové jadro, potrebujete kompilátor arm-linux-gnueabihf-gcc zo SoC EDS. Postupujte podľa pokynov uvedených v používateľskej príručke Intel SoC FPGA Embedded Design Suite, aby ste získali softvér, prekompilovali ho a aktualizovali príslušné files na pripojenom oddiele fat32.
Pozor: Je najpravdepodobnejšie, že budete musieť aktualizovať preloader, ak vaša vlastná platforma používa iné piny ako tie v c5soc.
Zapamätajte si: Ak prekompilujete jadro Linuxu, prekompilujte ovládač jadra Linuxu s rovnakým zdrojom jadra Linuxu files. Ak existuje nesúlad medzi ovládačom jadra Linuxu a jadrom Linuxu, ovládač sa nenačíta. Tiež musíte povoliť CMA.
Ďalšie informácie nájdete v časti Prekompilovanie linuxového jadra.
Zostavte hello_world OpenCL exampnavrhnite pomocou podpory vlastnej platformy. Premenujte súbor .rbf file ktorý Intel FPGA SDK pre OpenCL Offline Compiler vygeneruje ako opencl.rbf a umiestnite ho na partíciu fat32 v rámci obrazu SD flash karty.
Môžete si stiahnuť hello_world example dizajn z OpenCL Design Exampna stránke Altera webstránky.
9. Po uložení všetkého potrebného files na obrázok flash karty, vyvolajte nasledujúce príkazy:
a. synchronizácia
b. odpojiť /media/disk1
c. odpojiť kde je názov adresára, ktorý používate na pripojenie oddielu ext3 v 3 na strane 3 (naprample, /media/disk2).
d. losetup -d /dev/loop0
e. losetup -d /dev/loop1

Komprimujte obraz SD flash karty vyvolaním nasledujúceho príkazu: tar cvfz .tgz linux_sd_card_image
Doručiť .tgz file v koreňovom adresári vašej vlastnej platformy.
Ak chcete otestovať obraz svojej flash karty SD, vykonajte nasledujúce úlohy:
a. Výsledný nekomprimovaný obrázok zapíšte na micro SD flash kartu.
b. Vložte micro SD kartu do dosky SoC FPGA.
c. Zapnite dosku.
d. Vyvolajte príkaz pomocného programu aocl diagnostic.

Súvisiace odkazy

Používateľská príručka Intel SoC FPGA Embedded Design Suite
OpenCL Design naprampna stránke Altera webstránky

Opätovná kompilácia linuxového jadra na strane 16
Ak chcete povoliť CMA, musíte najskôr prekompilovať jadro Linuxu.
Dotaz na názov zariadenia vašej dosky FPGA (diagnostika)

1.6 Kompilácia linuxového jadra pre Cyclone V SoC FPGA
Pred spustením aplikácií OpenCL na doske Cyclone V SoC FPGA musíte skompilovať zdroj jadra Linuxu a skompilovať a nainštalovať ovládač jadra OpenCL Linux.

Opätovná kompilácia linuxového jadra na strane 16
Ak chcete povoliť CMA, musíte najskôr prekompilovať jadro Linuxu.
Kompilácia a inštalácia ovládača jadra OpenCL Linux na strane 17 Kompilujte ovládač jadra OpenCL Linux so zdrojom kompilovaného jadra.

1.6.1 Prekompilovanie linuxového jadra
Ak chcete povoliť CMA, musíte najskôr prekompilovať jadro Linuxu.

Kliknite na odkaz GSRD v14.0 – Compiling Linux na stránke Resources na RocketBoards.org webstránky, kde nájdete pokyny na stiahnutie a prebudovanie zdrojového kódu jadra Linuxu.
Pre použitie s™ Intel FPGA SDK pre OpenCL zadajte socfpga-3.13-rel14.0 ako .
Poznámka: Proces vytvárania vytvorí súbor arch/arm/configs/socfpga_defconfig file. Toto file určuje nastavenia pre predvolenú konfiguráciu socfpga.
Pridajte nasledujúce riadky do spodnej časti súboru arch/arm/configs/socfpga_defconfig file.
CONFIG_MEMORY_ISOLATION=y
CONFIG_CMA=y
CONFIG_DMA_CMA=y
CONFIG_CMA_DEBUG=y
CONFIG_CMA_SIZE_MBYTES=512
CONFIG_CMA_SIZE_SEL_MBYTES=y
CONFIG_CMA_ALIGNMENT=8
CONFIG_CMA_AREAS=7
Konfiguračná hodnota CONFIG_CMA_SIZE_MBYTES nastavuje horný limit celkového počtu dostupnej fyzicky súvislej pamäte. Ak potrebujete viac pamäte, môžete túto hodnotu zvýšiť.
Pozor: Celkové množstvo fyzickej pamäte dostupnej pre procesor ARM na doske SoC FPGA je 1 GB. Spoločnosť Intel neodporúča nastaviť správcu CMA blízko 1 GB.

Ak chcete vyčistiť aktuálnu konfiguráciu, spustite príkaz make mrproper.
Spustite príkaz make ARCH=arm socfpga_deconfig.
ARCH=arm označuje, že chcete nakonfigurovať architektúru ARM.
socfpga_defconfig označuje, že chcete použiť predvolenú konfiguráciu socfpga.
Spustite príkaz export CROSS_COMPILE=arm-linux-gnueabihf.
Tento príkaz nastaví premennú prostredia CROSS_COMPILE na zadanie prefixu požadovaného reťazca nástrojov.

Spustite príkaz make ARCH=arm zImage. Výsledný obrázok je dostupný v súbore arch/arm/boot/zImage file.
Umiestnite zImage file do oddielu fat32 obrazu flash karty. Podrobné pokyny nájdete v používateľskej príručke GSRD špecifického pre FPGA Cyclone V SoC na Rocketboards.org.
Poznámka: Ak chcete správne vložiť ovládač jadra OpenCL Linux, najprv načítajte súbor SDKgenerated.rbf file na FPGA.
Ak chcete vytvoriť súbor .rbf file, zostaviť návrh SDK naprample s referenčnou platformou Cyclone V SoC Development Kit ako cieľovou vlastnou platformou.
9. Umiestnite .rbf file do oddielu fat32 obrazu flash karty.
Pozor: Oddiel fat32 musí obsahovať zImage file a .rbf file. Bez .rbf file, pri vložení ovládača sa vyskytne závažná chyba.

Vložte naprogramovanú micro SD kartu, ktorá obsahuje obrázok SD karty, ktorý ste predtým upravili alebo vytvorili, do Cyclone V SoC Development Kit a potom zapnite dosku SoC FPGA.
Verziu nainštalovaného jadra Linuxu overte spustením príkazu uname -r.
Ak chcete overiť, či ste úspešne povolili CMA v jadre so zapnutou doskou SoC FPGA, spustite príkaz grep init_cma /proc/kallsyms.
CMA je povolené, ak výstup nie je prázdny.

Ak chcete použiť prekompilované jadro systému Linux so súpravou SDK, skompilujte a nainštalujte ovládač jadra systému Linux.

Súvisiace odkazy

Používateľské príručky Golden System Reference Design (GSRD).

Vytvorenie obrázka SD Flash karty na strane 13
Pretože Cyclone V SoC FPGA je úplný systém na čipe, ste zodpovední za dodanie úplnej definície systému.

1.6.2 Kompilácia a inštalácia ovládača OpenCL Linux Kernel Driver
Kompilujte ovládač jadra OpenCL Linux proti kompilovanému zdroju jadra.

Zdroj ovládača je dostupný vo verzii Cyclone V SoC FPGA prostredia Intel FPGA Runtime Environment pre OpenCL. Okrem toho sa uistite, že ste nahrali súpravu Intel FPGA SDK pre súbor .rbf generovaný OpenCL file do FPGA, aby sa zabránilo nesprávnej inštalácii modulu jadra Linuxu.

Stiahnite si Cyclone V SoC FPGA verziu balíka Intel FPGA Runtime Environment for OpenCL z Download Center na Altera webstránky.
a. Kliknite na tlačidlo Stiahnuť vedľa vydania softvéru Quartus Prime.
b. Zadajte verziu vydania, operačný systém a spôsob sťahovania.
c. Kliknite na kartu Ďalší softvér a vyberte možnosť stiahnuť Intel FPGA
Runtime prostredie pre OpenCL Linux Cyclone V SoC TGZ.
d. Po stiahnutí súboru aocl-rte- .arm32.tgz file, rozbaľte to
adresár, ktorý vlastníte.
Zdroj ovládača je v aocl-rte- .arm32/board/c5soc/ adresár ovládača.
Ak chcete prekompilovať ovládač jadra OpenCL Linux, nastavte hodnotu KDIR v Make ovládačifile do adresára obsahujúceho zdrojový kód jadra Linuxu files.
Spustite príkaz export CROSS_COMPILE=arm-linux-gnueabihf- na označenie predpony vášho reťazca nástrojov.

Spustite príkaz make clean.
Spustite príkaz make na vytvorenie súboru aclsoc_drv.ko file.
Preneste adresár opencl_arm32_rte na dosku Cyclone V SoC FPGA.
Spustenie scp -r root@vaša-ipadresa: príkaz umiestni runtime prostredie do/home/root adresára.

Spustite skript init_opencl.sh, ktorý ste vytvorili pri vytváraní obrazu karty SD.
Vyvolajte príkaz pomocného programu aocl diagnostic. Po úspešnom spustení init_opencl.sh sa diagnostický nástroj vráti ako výsledok.

1.7 známych problémov
V súčasnosti existujú určité obmedzenia týkajúce sa používania Intel FPGA SDK pre OpenCL s referenčnou platformou Cyclone V SoC Development Kit.

Nemôžete prepísať názvy dodávateľov a dosiek hlásené reťazcami CL_DEVICE_VENDOR a CL_DEVICE_NAME volania clGetDeviceInfo().
Ak hostiteľ alokuje konštantnú pamäť v zdieľanom systéme DDR (tj HPS DDR) a po spustení jadra upraví konštantnú pamäť, údaje v pamäti môžu byť zastarané. Tento problém vzniká, pretože jadro FPGA nemôže sledovať transakcie DDR medzi CPU a HPS.
Ak chcete zabrániť následnému spusteniu jadra v prístupe k zastaraným údajom, implementujte jedno z nasledujúcich riešení:
• Neupravujte konštantnú pamäť po jej inicializácii.
• Ak požadujete viacero __konštantných množín údajov, vytvorte viacero vyrovnávacích pamätí konštantnej pamäte.
• Ak je to možné, prideľte konštantnú pamäť v FPGA DDR na doske urýchľovača.
Pomôcka SDK na ARM podporuje iba príkazy programu a diagnostickej pomôcky.
Príkazy flash, install a uninstall utility nie sú použiteľné pre Cyclone V SoC Development Kit z nasledujúcich dôvodov:
a. Inštalačný program musí skompilovať ovládač aclsoc_drv Linuxového jadra a povoliť ho na SoC FPGA. Vývojový stroj musí vykonať kompiláciu; už však obsahuje zdroje linuxového jadra pre SoC FPGA. Zdroje jadra Linuxu pre vývojový stroj sa líšia od zdrojov pre SoC FPGA. Umiestnenie zdrojov jadra Linuxu pre SoC FPGA je pravdepodobne neznáme používateľovi SDK. Podobne pomôcka na odinštalovanie nie je dostupná ani pre Cyclone V SoC Development Kit.
Doručenie aclsoc_drv na dosku SoC je tiež náročné, pretože predvolená distribúcia Cyclone V SoC Development Kit neobsahuje jadro Linuxu. files alebo kompilátor GNU Compiler Collection (GCC).
b. Nástroj Flash vyžaduje umiestnenie súboru .rbf file dizajnu OpenCL na FAT32 partíciu micro SD flash karty. V súčasnosti tento oddiel nie je pripojený, keď používateľ SDK zapne dosku. Preto je najlepším spôsobom, ako aktualizovať oddiel, použiť čítačku kariet flash a vývojový stroj.

Pri prepínaní medzi spustiteľným súborom Intel FPGA SDK pre OpenCL Offline Compiler files (.aocx), ktoré zodpovedajú rôznym variantom dosky (t. j. c5soc a c5soc_sharedonly), musíte na načítanie súboru .aocx použiť programový nástroj súpravy SDK file pre nový variant dosky prvýkrát. Ak jednoducho spustíte hostiteľskú aplikáciu pomocou nového variantu dosky, ale FPGA obsahuje obraz z iného variantu dosky, môže sa vyskytnúť fatálna chyba.
Súbor .qxp file nezahŕňa priradenia oddielov rozhrania, pretože softvér Quartus Prime dôsledne spĺňa požiadavky na časovanie tohto oddielu.
Keď zapnete dosku, jej adresa MAC (media access control) sa nastaví na náhodné číslo. Ak vaša politika LAN nepovoľuje toto správanie, nastavte MAC adresu vykonaním nasledujúcich úloh:
a. Počas zapínania U-Boot stlačte ľubovoľný kláves, aby ste vstúpili do príkazového riadka U-Boot.
b. Do príkazového riadka zadajte setenv ethaddr 00:07:ed:00:00:03.
Môžete si vybrať akúkoľvek MAC adresu.
c. Zadajte príkaz saveenv.
d. Reštartujte dosku.

1.8 História revízií dokumentu
Tabuľka 1.
História revízií dokumentu Intel FPGA SDK pre OpenCL Cyclone V SoC
Sprievodca portovaním referenčnej platformy vývojovej súpravy

Dátum	Verzia	Zmeny
Máj-17	2017.05.08	• Uvoľnenie údržby.
október 2016	2016.10.31	• Zmena značky Altera SDK pre OpenCL na Intel FPGA SDK pre OpenCL. • Rebranded Altera Offline Compiler na Intel FPGA SDK pre OpenCL Offline Compiler.
Máj-16	2016.05.02	•Upravené pokyny na zostavenie a úpravu obrázka SD flash karty. •Upravené pokyny na rekompiláciu linuxového jadra a ovládača OpenCL linuxového jadra.
november-15	2015.11.02	• Vydanie údržby a zmena inštancií Quartus II na Quartus Prime.
Máj-15	15.0.0	•Pri rekonfigurácii FPGA bola odstránená inštrukcia na preprogramovanie jadra FPGA s . rbf obrázok vyvolaním mačky filemeno>. rbf > /dev/ príkaz fpga0, pretože táto metóda sa neodporúča.
december-14	14.1.0	•Premenovaný dokument na Altera Cyclone V SoC Development Kit Reference Platform Porting Guide. •Aktualizovaný nástroj na preprogramovanie na program aoclfilenázov>.aocx pomocný príkaz. •Aktualizoval sa diagnostický nástroj na diagnostiku aocl a diagnostiku aocl pomocný príkaz. • Aktualizovaný postup v časti Portovanie referenčnej platformy na vašu dosku SoC, aby obsahoval pokyny na prenesenie a úpravu oddielu dosky c5soc, aby sa vytvoril oddiel s čistým načasovaním pre zaručený tok načasovania. •Vložená téma Aktualizácia portovanej referenčnej platformy s cieľom načrtnúť postupy pre nasledujúce úlohy: 1.S výnimkou bloku systému pevného procesora (HPS) v oblasti dosky 2. Aktualizácia obrazu SD flash karty •Aktualizovaná časť Vytvorenie obrázka SD Flash karty. Odporúča sa použiť ako východiskový bod verziu 14.0 obrázka Golden System Reference Design (GSRD) namiesto obrázka dostupného so súpravou SoC Embedded Design Suite (EDS). •Aktualizované sekcie Prekompilovanie linuxového jadra a OpenCL Linux kernel Driver: 1.Pridaná inštrukcia na nastavenie premennej CROSS COMPILE. 2. Zmenil príkaz, ktorý spustíte, aby ste si overili, že CMA je úspešne aktivované.
Júl-14	14.0.0	•Počiatočné vydanie.