Водич за процену перформанси Ксилинк ДДР2 МИГ 7
Важна напомена: Овај ПДФ запис са одговорима који се може преузети је обезбеђен да би се побољшала његова употребљивост и читљивост. Важно је напоменути да је евиденција одговора Web-садржај који се често ажурира како нове информације постану доступне. Подсећамо вас да посетите Ксилинк техничку подршку Webсајт и реview (Ксилинк Ансвер 63234) за најновију верзију овог одговора.
Увод
Због начина на који су ДДР2 и ДДР3 меморије дизајниране и контролера серије МИГ 7, перформансе нису једноставне.
Захтева разумевање различитих Једец параметара времена и архитектуре контролера, и мораћете да покренете симулације да бисте добили процене.
Општи принцип за одређивање перформанси је исти, али овај документ пружа једноставан начин за постизање ефикасности коришћењем МИГ екampле дизајн уз помоћ испитног стола и стимулуса fileприложен је овде.
Ефективна ширина појаса
ДРАМ магистрала података постиже скоро вршни пропусни опсег само током рафала читања и писања, а њени додатни трошкови смањују ефективну брзину преноса података.
Неколико бившихampРежије су:
- време пренаплате за приступ редовима у истој банци (адреса за приступ није у истом поготку на страници)
- време опоравка од писања да бисте променили приступ за писање у приступ за читање
- време обрта сабирнице за промену са приступа за читање на писање
Ефективни пропусни опсег = Пеак Бандвидтх * Ефикасност
МИГ Десигн Генератион
Погледајте УГ586 Поглавље 1 за детаљне детаље о МИГ ИП-у и нпрampле дизајн генерације.
Пре покретања симулације перформанси серије МИГ 7, урадите следеће да бисте били сигурни да је ваше окружење за симулацију у реду. Отворите МИГ екampдизајнирајте и мапирајте одговарајуће библиотеке, покрените симулацију и осигурајте да видите поруку „тест је прошао“ у транскрипту.
Да бих демонстрирао ток, генерисао сам МИГ ИП за кц7вк690тффг1761-2 и позвао екampдизајн.
Две ствари које треба напоменути су битови меморијске адресе и избор мапирања меморијских адреса.
Фор екampле, одабрао сам МТ41Ј128М8КСКС-125 под опцијама падајућег менија за меморијски део.
За изабрани меморијски део са слике-1, ред = 14, колона = 10 и банка = 3, тако да апп_аддр_видтх = ред + колона + банка + ранг= 28 
Можете да изаберете колону БАНК_РОВ_ЦОЛУМН или РОВ БАНК.
Оставио сам колону РОВ БАНК која је подразумевано мапирање адреса.
Exampле десигн Симулација са клупом за тестирање која се може синтетизовати
У оквиру подешавања симулације изаберите КуестаСим/МоделСим Симулатор и идите до локације компајлираних библиотека.
За детаље о упућивању на путању за инсталацију алата треће стране, избору циљног симулатора и компајлирању и мапирању библиотека, можете погледати (УГ900) Вивадо Десигн Суите кориснички водич Логичка симулација
Покрените симулацију кроз ГУИ (кликните на картицу Рун Симулатион у менаџеру пројекта) и уверите се да видите поруку „тест је прошао“ у транскрипту.
Симулација перформанси РТЛ модификације
- Кликните десним тастером миша на картицу извора, изаберите „додај или креирај изворе симулације“ и идите на миг7_перфсим_траффиц_генератор.св file и кликните на заврши да бисте га додали.
- Кликните десним тастером миша на картицу извори, изаберите „додај или креирај изворе симулације“, идите до перфсим_стимулус.ткт и кликните на заврши да бисте га додали.
- Прокоментаришите бившегampле_топ инстанција у сим_тб_топ.в file.
- Додајте доле РТЛ линије у сим_тб_топ,в
- лоцалпарам АПП_АДДР_ВИДТХ = 28;
- лоцалпарам АПП_ДАТА_ВИДТХ = 64;
- лоцалпарам АПП_МАСК_ВИДТХ = АПП_ДАТА_ВИДТХ / 8;
- лоцалпарам МЕМ_АДДР_ОРДЕР = “БАНК_РОВ_ЦОЛУМН”;
- лоцалпарам БАНК_ВИДТҺ = 3;
- лоцалпарам РАНК_ВИДТХ = 1;
- жица [АПП_АДДР_ВИДТХ-1:0] ц0_ддр3_апп_аддр;
- жица [2:0] ц0_ддр3_апп_цмд;
- жица ц0_ддр3_апп_ен;
- жица [АПП_ДАТА_ВИДТХ-1:0] ц0_ддр3_апп_вдф_дата;
- жица ц0_ддр3_апп_вдф_енд;
- жица [АПП_МАСК_ВИДТХ-1:0] ц0_ддр3_апп_вдф_маск;
- жица ц0_ддр3_апп_вдф_врен;
- жица [АПП_ДАТА_ВИДТХ-1:0] ц0_ддр3_апп_рд_дата;
- жица ц0_ддр3_апп_рд_дата_енд;
- жица ц0_ддр3_апп_рд_дата_валид;
- жица ц0_ддр3_апп_рди;
- жица ц0_ддр3_апп_вдф_рди;
- жица ц0_дата_цомпаре_еррор;
- вире уи_цлк;
- вире уи_цлк_синц_рст;
- жица апп_ср_рек = 0;
- жица апп_реф_рек = 0;
- жица апп_зк_рек =0;
- жица ц0_апп_вдф_маск =0;
Инстанција ФПГА меморијског контролера
миг_7сериес_0_миг у_миг_7сериес_0_миг (
// Портови меморијског интерфејса
- .ддр3_аддр (ддр3_аддр_фпга),
- .ддр3_ба (ддр3_ба_фпга),
- .ддр3_цас_н (ддр3_цас_н_фпга),
- .ддр3_цк_н (ддр3_цк_н_фпга),
- .ддр3_цк_п (ддр3_цк_п_фпга),
- .ддр3_цке (ддр3_цке_фпга),
- .ддр3_рас_н (ддр3_рас_н_фпга),
- .ддр3_ресет_н (ддр3_ресет_н),
- .ддр3_ве_н (ддр3_ве_н_фпга),
- .ддр3_дк (ддр3_дк_фпга),
- .ддр3_дкс_н (ддр3_дкс_н_фпга),
- .ддр3_дкс_п (ддр3_дкс_п_фпга),
- .инит_цалиб_цомплете (инит_цалиб_цомплете),
- .ддр3_цс_н (ддр3_цс_н_фпга),
- .ддр3_дм (ддр3_дм_фпга),
- .ддр3_одт (ддр3_одт_фпга),
// Портови интерфејса апликације
- .апп_аддр (ц0_ддр3_апп_аддр),
- .апп_цмд (ц0_ддр3_апп_цмд),
- .апп_ен (ц0_ддр3_апп_ен),
- .апп_вдф_дата (ц0_ддр3_апп_вдф_дата),
- .апп_вдф_енд (ц0_ддр3_апп_вдф_енд),
- .апп_вдф_врен (ц0_ддр3_апп_вдф_врен),
- .апп_рд_дата (ц0_ддр3_апп_рд_дата),
- .апп_рд_дата_енд (апп_рд_дата_енд),
- .апп_рд_дата_валид (ц0_ддр3_апп_рд_дата_валид),
- .апп_рди (ц0_ддр3_апп_рди),
- .апп_вдф_рди (ц0_ддр3_апп_вдф_рди),
- .апп_ср_рек (апп_ср_рек),
- .апп_реф_рек (апп_реф_рек),
- .апп_зк_рек (апп_зк_рек),
- .апп_ср_ацтиве (апп_ср_ацтиве),
- .апп_реф_ацк (апп_реф_ацк),
- .апп_зк_ацк (апп_зк_ацк),
- .уи_цлк (уи_цлк),
- .уи_цлк_синц_рст (уи_цлк_синц_рст),
- .апп_вдф_маск (ц0_ддр3_апп_вдф_маск),
// Портови системског сата
- .сис_цлк_и (сис_цлк_и),
// Портови референтног такта
- .цлк_реф_и (цлк_реф_и),
- .сис_рст (сис_рст)
- );
Инстанција генератора саобраћаја перформанси
миг7_перфсим_траффиц_генератор#
(
.АПП_ДАТА_ВИДТХ (АПП_ДАТА_ВИДТХ),
.ЦОЛ_ВИДТХ (ЦОЛ_ВИДТХ),
.РОВ_ВИДТХ (РОВ_ВИДТХ),
.РАНК_ВИДТХ (РАНК_ВИДТХ),
.БАНК_ВИДТХ (БАНК_ВИДТХ),
.МЕМ_АДДР_ОРДЕР (МЕМ_АДДР_ОРДЕР),
.тЦК (тЦК ),
.АДДР_ВИДТХ (АПП_АДДР_ВИДТХ)
)
у_траффиц_ген
(
.цлк (уи_цлк),
.рст (уи_цлк_синц_рст),
.инит_цалиб_цомплете (инит_цалиб_цомплете),
.цмп_еррор (ц0_дата_цомпаре_еррор),
.апп_вдф_рди (ц0_ддр3_апп_вдф_рди),
.апп_рд_дата_валид (ц0_ддр3_апп_рд_дата_валид),
.апп_рд_дата (ц0_ддр3_апп_рд_дата),
.апп_рди (ц0_ддр3_апп_рди),
.апп_цмд (ц0_ддр3_апп_цмд),
.апп_аддр (ц0_ддр3_апп_аддр),
.апп_ен (ц0_ддр3_апп_ен),
.апп_вдф_маск (ц0_ддр3_апп_вдф_маск),
.апп_вдф_дата (ц0_ддр3_апп_вдф_дата),
.апп_вдф_енд (ц0_ддр3_апп_вдф_енд),
.апп_вдф_врен (ц0_ддр3_апп_вдф_врен)
);
- 5. Измените АПП_АДДР_ВИДТХ, АПП_ДАТА_ВИДТХ, РАНК_ВИДТХ и БАНК_ВИДТХ према избору меморијског дела.
Вредности се могу добити из _миг.в file. - Жуто истакнуто име инстанцирања миг_7сериес_0_миг може да варира у зависности од имена компоненте током креирања ИП адресе, проверите да ли сте изабрали друго име и промените га у складу са тим.
- Када се ИП генерише, отворите _миг.в file и унакрсно проверите да ли постоје варијације у називима ЛХС сигнала и исправите их.
- апп_ср_рек, апп_реф_рек и апп_зк_рек треба да буду иницијализовани на 0.
- Као нпрampле_топ.в је коментарисан и нов fileсе додају, вероватно ћете видети „?" поред
миг_7сериес_0_миг.в file под симулационим изворима.
Да мапирате исправно file, кликните десним тастером миша на миг_7сериес_0_миг.в, изаберите „Додај изворе“, идите на
/миг_7сериес_0_екample.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl
и додајте миг_7сериес_0_миг_сим.в file. - Ако видиш "?" за основне fileс, додајте све РТЛ fileс у фасцикли цлоцкинг, цонтроллер, ип_топ,пхи и УИ.
- Када се промене РТЛ-а и све што је потребно fileдодају се вашим изворима симулације, хијерархија би требала бити слична слици 5.
Тхе fileозначени црвеном бојом су ново додани, а „?" се очекује на модулима који се односе на ЕЦЦ јер изабрана конфигурација меморије има онемогућену ЕЦЦ опцију.
Стимулус File Опис
Сваки образац стимулуса је 48 бита, а формат је описан на сликама 6-1 до 6-4.
Кодирање адресе (Адреса [35:0])
Адреса је кодирана у стимулусу као на сликама 7-1 до 7-6. Сва поља за адресу треба да буду унета у хексадецималном формату. Сва адресна поља су ширина која је дељива са четири за унос у хексадецималном формату. Тестна јединица шаље само потребне битове адресног поља контролору меморије.
Фор екampУ конфигурацији са осам банака, само битови банке [2:0] се шаљу меморијском контролеру, а преостали битови се занемарују. Додатни битови за поље адресе су обезбеђени да бисте унели адресу у хексадецималном формату.
Морате потврдити да унесена вредност одговара ширини дате конфигурације.
- Адреса колоне (Колона[11:0]) – Адреса колоне у стимулусу је дата до максимално 12 бита, али ово морате да решите на основу параметра ширине колоне постављеног у вашем дизајну.
- Адреса реда (Ред[15:0]) – Адреса реда у стимулусу је дата до максимално 16 бита, али ово морате да решите на основу параметра ширине реда постављеног у вашем дизајну.
- Адреса банке (Банка[3:0]) – Адреса банке у стимулусу је дата у максимално четири бита, али ово морате да решите на основу параметра ширине банке постављеног у вашем дизајну.
- Ранг адреса (ранг[3:0]) – Адреса ранга у стимулусу је обезбеђена на највише четири бита, али ово морате да решите на основу параметра ширине ранга постављеног у вашем дизајну.
Адреса се саставља на основу параметра МЕМ_АДДР_ОРДЕР највишег нивоа и шаље у кориснички интерфејс
Понављање команде (Понављање команде [7:0])
Број понављања команде је број пута када се одговарајућа команда понавља у корисничком интерфејсу. Адреса за свако понављање се повећава за 8. Максималан број понављања је 128.
Испитни сто не проверава границу колоне и премотава се ако се достигне максимално ограничење колоне током инкремената.
128 команди попуњавају страницу. За било коју адресу колоне која није 0, број понављања од 128 на крају прелази границу колоне и премотава се до почетка адресе колоне.
Коришћење аутобуса
Коришћење магистрале се израчунава на корисничком интерфејсу узимајући у обзир укупан број читања и уписивања и користи се следећа једначина:
- БЛ8 траје четири циклуса меморијског сата
- енд_оф_стимулус је време када су све команде обављене.
- цалиб_доне је време када је калибрација обављена.
Exampле Паттернс
Ови бившиampдатотеке су засноване на МЕМ_АДДР_ОРДЕР постављеном на БАНК_РОВ_ЦОЛУМН.
Образац за једно читање
00_0_2_000Ф_00А_1 – Овај образац је једно читање из 10. колоне, 15. реда и друге банке.
Једноструки образац писања
00_0_1_0040_010_0 – Овај образац је једно уписивање у 32. колону, 128. ред и прву банку.
Појединачно писање и читање на истој адреси
00_0_2_000F_00A_0 – Овај образац је једно уписивање у 10. колону, 15. ред и другу банку.
00_0_2_000F_00A_1 – Овај образац је једно читање из 10. колоне, 15. реда и друге банке
Вишеструко писање и читање са истом адресом
0A_0_0_0010_000_0 – Ово одговара 10 уписа са адресом која почиње од 0 до 80 што се може видети у колони.
0A_0_0_0010_000_1 – Ово одговара 10 читања са адресом која почиње од 0 до 80 што се може видети у колони.
Прелом странице током писања
0A_0_2_000F_3F8_0 – Ово одговара 10 уписа са адресом колоне премотаном на почетак странице након једног уписивања.
Симулација генератора саобраћаја перформанси
У овом тренутку сте завршили са МИГ екampле дизајн симулација. Ово имплицира да је ваша симулација спремна, да сте урадили РТЛ модификације симулације перформанси, да је нова хијерархија симулације исправна и да сте разумели обрасце стимулуса. Покрените симулацију још једном са 16 уписивања и читања у перфсим_стимулус.ткт.
Покрените све, сачекајте док се сигнал инит_цалиб_цомплете не потврди и моћи ћете да видите предложени број уписивања и читања. Симулација ће тада престати. 
Када се од вас затражи да напустите симулацију, изаберите Не и идите на прозор транскрипта где ћете моћи да видите статистику учинка. 
Ако изаберете "прекини симулацију" статистика учинка ће бити уписана у а file именовани миг_банд_видтх_оутпут.ткт који се налази у сим_1/бехаве фолдер.
Exampпут до директоријума: -
/миг_7сериес_0_екampле_перф_сим\миг_7сериес_0_екampле.сим/сим_1/бехав
Можда се питате зашто проценатtagКоришћење магистрале је само 29. Поново покрените симулацију са истим ИП подешавањима, али само мењајући стимуланс file до 256 уписа и 256 читања
ff_0_0_0000_000_0
ff_0_0_0000_000_1
Сада ћете видети процентеtagе као 85, што имплицира да ДДР3 нуди боље коришћење магистрале за дуге низове уписивања и рафова читања. 
Општи начини за побољшање перформанси
Фактори који утичу на ефикасност могу се поделити у два дела:
- Мемори Специфиц
- Специфичан контролер
Слика 9 вам даје прегледview термина који су специфични за памћење.
За разлику од СРАМ-а и блок меморија, перформансе ДДР2 или ДДР3 нису само максимална брзина преноса података.
Зависи од многих временских фактора, укључујући:
- тРЦД: Одлагање команде реда (или кашњење рас то цас).
- тЦАС(ЦЛ): Кашњење стробоскопа адресе колоне.
- тРП: Кашњење преднаплате реда.
- тРАС: Ред активно време (активирајте да бисте унапред променили).
- тРЦ: Време циклуса реда. тРЦ = тРАС + тРП
- тРАЦ: Одлагање приступа Радому. тРАЦ = тРЦД + тЦАС
- тЦВЛ: Кашњење писања.
- тЗК: ЗК време калибрације.
- тРФЦ: Време циклуса освежавања реда
- тВТР: Врите то Реад делаи. Последња трансакција писања у време команде Читање.
- тВР: Врите Рецовери тиме. Последња трансакција писања у време пренаплате
Тајминг свих наведених параметара зависи од врсте коришћене меморије и степена брзине дела меморије.
Више детаља о дефиницијама и временским спецификацијама можете пронаћи у ДДР2 ДДР3 ЈЕДЕЦ или у било ком техничком листу меморијског уређаја.
Ефикасност углавном зависи од тога како се приступа меморији. Различити обрасци адреса дају различите резултате ефикасности.
Режијски трошкови меморије
- Време активације и време пренаплате приликом промене на нове банке/редове или промене редова са у истој банци.- Дакле, ако смањите промену редова, ово може уклонити тРЦД и тРП.
- Слање континуираних команди за писање или читање - Одржавање тЦЦД времена.
- Минимизирајте промену команде писања за читање и читања на уписивање – време опоравка писања да бисте променили приступе за читање, време обрта магистрале за промену са читања на писање
- Подесите одговарајући интервал освежавања.
- ДДР3 СДРАМ захтева циклусе освежавања у просечном периодичном интервалу од тРЕФИ.
- Максимално 8 додатних команди за освежавање може се издати унапред („увучено“). Ово не смањује број освежавања, али је максимални интервал између две околне команде за освежавање ограничен на 9 × тРЕФИ
- Искористите све банке - Пожељан је одговарајући механизам адресирања.
- Ред-Банк-колона: За трансакцију која се одвија преко секвенцијалног адресног простора, језгро аутоматски отвара исти ред у следећој банци ДРАМ уређаја да би наставило трансакцију када се достигне крај постојећег реда. Погодан је за апликације које захтевају разбијање великих пакета података на секвенцијалне адресе.
- Банка-ред-колона: Када пређете границу реда, тренутни ред ће бити затворен и други ред ће бити отворен унутар исте банке. МСБ је адреса банке, која се може користити за пребацивање са различитих банака. Погодан је за краће, насумичније трансакције на један блок меморије на одређени временски период, а затим скок на други блок (банку)
- Бурст Ленгтх
- БЛ 8 је подржан за ДДР3 на серији 7. БЦ4 има веома ниску ефикасност која је мања од 50%. То је зато што је време извршења БЦ4 исто као и БЛ8. Подаци су само маскирани унутар компоненте.
- У случајевима када не желите да пишете пуни низ, може се узети у обзир или маска података или писање после читања.
- Подесите одговарајући ЗК интервал (само ДДР3)
Контролер шаље и ЗК Схорт (ЗКЦС) и ЗК Лонг (ЗКЦЛ) команде за калибрацију.- Придржавајте се ДДР3 Једец стандарда
- ЗК калибрација се разматра у одељку 5.5 ЈЕДЕЦ Спец ЈЕСД79-3 ДДР3 СДРАМ стандарда
- ЗК калибрација калибрише Он Дие Терминатион (ОДТ) у редовним интервалима да узме у обзир варијације у ВТ
- Логика је садржана у банк_цоммон.в/вхд
- Параметар Тзкцс одређује брзину којом се команда ЗК калибрације шаље у меморију
- т могуће је онемогућити бројач и ручно послати помоћу апп_зк_рек, слично је ручном слању Рефресх-а.
Погледајте (Ксилинк Ансвер 47924) за детаље.
Режије контролера
- Периодична читања – погледајте (Ксилинк одговор 43344) за детаље.
- Не мењајте период читања
- Прескочите периодична читања током писања и издајте број пропуштених читања пре тачног читања
- Промена редоследа – уп (Ксилинк одговор 34392) за детаље.
За дизајн корисничког и АКСИ интерфејса пожељно је да ово буде омогућено.- Промена редоследа је логика која гледа унапред неколико команди и мења редослед корисничкиһ команди тако да команде које нису меморије не заузимају важећи пропусни опсег. Учинак се такође односи на стварни образац саобраћаја.
- Засновано на обрасцу адресе, промена редоследа помаже да се прескоче наредбе за претходно пуњење и активирају и чини да тРЦД и тРП не заузимају ширину опсега података.
- Покушајте да повећате број банковних машина.
- Већина логике контролера налази се у банковним машинама и оне одговарају ДРАМ банкама
- Дата банковна машина управља једном ДРАМ банком у било ком тренутку.
- Додељивање банкомата је динамично тако да није неопходно имати банкомат за сваку физичку банку.
- Банкарске машине се могу конфигурисати, али то је компромис између области и перформанси.
- Дозвољени број банкомата креће се од 2-8.
- Подразумевано, 4 банковне машине су конфигурисане преко РТЛ параметара.
- Да бисте променили банковне машине, узмите у обзир параметар нБАНК_МАЦХС = 8 који се налази у мемц_уи_топ Екampле за 8 банковних машина – нБАНК_МАЦХС = 8
Сада сте свесни фактора који утичу на перформансе.
Размислите о узводној апликацији која вам даје 512 бајтова података по пакету и морате их сачувати на различитим меморијским локацијама. Пошто је 512 бајтова података једнако 64 ДДР3 рафала података, поново покрените екampле дизајн са стимулусом file који садржи 512 уписивања, 512 читања и пребацивање редова за сваких 64 уписивања или читања:
- 3f_0_0_0000_000_0
- 3f_0_0_0001_000_0
- 3f_0_0_0002_000_0
- 3f_0_0_0003_000_0
- 3f_0_0_0004_000_0
- 3f_0_0_0005_000_0
- 3f_0_0_0006_000_0
- 3f_0_0_0007_000_0
- 3f_0_0_0000_000_1
- 3f_0_0_0001_000_1
- 3f_0_0_0002_000_1
- 3f_0_0_0003_000_1
- 3f_0_0_0004_000_1
- 3f_0_0_0005_000_1
- 3f_0_0_0006_000_1
- 3f_0_0_0007_000_1
На крају симулације видећете да је искоришћеност аутобуса на 77 процената. 
Слика 11: Статистика перформанси за 512 уписивања и 512 читања – Промена редова за 64 уписивања или читања.
Сада можете применити знање научено у претходном одељку да бисте побољшали ефикасност. Са view да бисте користили све банке уместо промене реда, измените образац адресе да промените банку као што је приказано испод.
Ово је еквивалентно постављању РОВ_БАНК_Цолумн у поставци мапирања меморијскиһ адреса у МИГ ГУИ.
- 3f_0_0_0000_000_0
- 3f_0_1_0000_000_0
- 3f_0_2_0000_000_0
- 3f_0_3_0000_000_0
- 3f_0_4_0000_000_0
- 3f_0_5_0000_000_0
- 3f_0_6_0000_000_0
- 3f_0_7_0000_000_0
- 3f_0_0_0000_000_1
- 3f_0_1_0000_000_1
- 3f_0_2_0000_000_1
- 3f_0_3_0000_000_1
- 3f_0_4_0000_000_1
- 3f_0_5_0000_000_1
- 3f_0_6_0000_000_1
- 3f_0_7_0000_000_1
На крају симулације видећете да је ранија искоришћеност аутобуса од 77 процената сада 87! 
Ако вам је и даље потребна већа ефикасност, можете изабрати велике величине пакета од 1024 или 2048 бајтова или размислити о ручном освежавању.
Напомена: Ксилинк не подстиче заобилажење освежавања контролера јер нисмо сигурни да ли ћете моћи да испуните време аутоматског освежавања Једец-а што утиче на поузданост података.
Са стране контролера можете променити нБАНк_МАЦХ и видети побољшање перформанси.
Међутим, ово може утицати на време вашег дизајна, погледајте (Ксилинк одговор 36505) за детаље на нБАНк_МАЦХ
Отворите цоре_наме_миг_сим.в file и промените параметре нБАНК_МАЦХС са 4 на 8 и поново покрените симулацију. Да би вредност параметра ступила на снагу у хардверу, потребно је да ажурирате цоре_наме_миг.в file.
Користио сам исти образац где смо добили 87% искоришћености аутобуса (слика -12).
Са нБАНК_МАЦХС постављеним на 8, ефикасност је сада 90%. 
Такође имајте на уму да ½ и ¼ контролери негативно утичу на ефикасност због својих кашњења.
Фор екampле, пошто можемо да шаљемо команде само свака 4 ЦК циклуса, понекад постоји додатно пуњење када се придржавамо минималних временских спецификација ДРАМ-а, што може смањити ефикасност у односу на теоретску.
Испробајте различите контролере да бисте пронашли онај који одговара вашим захтевима за ефикасност.
Референце
- Зинк-7000 АП СоЦ и ФПГА серије 7 МИС в2.3 [УГ586]
- Ксилинк МИГ Солутион Центер http://www.xilinx.com/support/answers/34243.html
Историја ревизија
13/03/2015 – Прво издање
ПДФ преузимање: Водич за процену перформанси Ксилинк ДДР2 МИГ 7
