Xilinx DDR2 MIG 7 Performance Estimation Guide
Akiyesi pataki: PDF ti o ṣe igbasilẹ ti Igbasilẹ Idahun ti pese lati jẹki lilo rẹ ati kika kika. O ṣe pataki lati ṣe akiyesi pe Awọn igbasilẹ idahun jẹ Web-orisun akoonu ti o ti wa ni nigbagbogbo imudojuiwọn bi alaye titun di wa. O leti lati ṣabẹwo si Atilẹyin Imọ-ẹrọ Xilinx Webojula ati tunview (Idahun Xilinx 63234) fun ẹya tuntun ti Idahun yii.
Ọrọ Iṣaaju
Nitori ọna ti DDR2 ati awọn iranti DDR3 ṣe apẹrẹ ati pe oludari jara MIG 7 jẹ apẹrẹ, iṣẹ ṣiṣe kii ṣe taara siwaju.
O nilo oye ti ọpọlọpọ awọn aye akoko Jedec ati Architecture oludari, ati pe iwọ yoo nilo lati ṣiṣẹ awọn iṣeṣiro lati gba awọn iṣiro naa.
Ilana gbogbogbo fun ṣiṣe ipinnu iṣẹ jẹ kanna ṣugbọn iwe yii pese ọna ti o rọrun lati gba ṣiṣe ni lilo MIG ex.ample oniru pẹlu iranlọwọ ti awọn igbeyewo ibujoko ati yio si files so nibi.
Bandwidth munadoko
Bọọsi data DRAM ṣaṣeyọri bandiwidi ti o ga julọ nikan lakoko awọn kika kika ati kikọ ati oke rẹ dinku oṣuwọn data ti o munadoko.
A diẹ exampAwọn iwọn ti o pọju ni:
- akoko gbigba agbara lati wọle si awọn ori ila ni banki kanna (Adirẹsi iwọle kii ṣe ni oju-iwe ila kanna)
- kọ akoko imularada lati yipada lati kikọ si iwọle ka
- akoko iyipada akero lati yipada lati kika lati kọ wiwọle
Bandiwidi ti o munadoko = Bandwidth ti o ga julọ * ṣiṣe
MIG Design generation
Tọkasi UG586 Abala 1 fun awọn alaye igbese-nipasẹ-igbesẹ lori MIG IP ati example oniru iran.
Ṣaaju ṣiṣe kikopa iṣẹ MIG 7 Series, ṣe atẹle lati rii daju pe agbegbe kikopa rẹ dara. Ṣii MIG example ṣe apẹrẹ ati maapu awọn ile-ikawe ti o yẹ, ṣiṣe kikopa, ati rii daju pe o le rii ifiranṣẹ “idanwo ti o kọja” ninu iwe afọwọkọ naa.
Lati ṣe afihan ṣiṣan naa Mo ti ṣe ipilẹṣẹ MIG IP kan fun xc7vx690tffg1761-2 ati pe tẹlẹample apẹrẹ.
Awọn ohun meji ti o yẹ ki o ṣe akiyesi ni awọn die-die adirẹsi iranti ati yiyan adirẹsi adirẹsi iranti.
Fun example, Mo ti yan MT41J128M8XX-125 labẹ apakan iranti ju silẹ awọn aṣayan.
Fun apakan iranti ti o yan lati Figure-1, kana = 14, iwe = 10 ati banki = 3, nitorina app_addr_width = kana + iwe + banki + ipo = 28 
O le yan boya BANK_ROW_COLUMN tabi ROW BANK Column.
Mo ti kuro ni iwe ROW BANK Column eyiti o jẹ iyaworan adirẹsi aiyipada.
Example design Simulation pẹlu synthesizable igbeyewo ibujoko
Labẹ awọn eto Simulation, yan QuestaSim/ModelSim Simulator ki o lọ kiri si ipo awọn ile-ikawe ti a ṣakojọ.
Fun awọn alaye lori titọka si awọn irinṣẹ ẹnikẹta kan fi sori ẹrọ ọna, yiyan simulator ibi-afẹde, ati ikojọpọ ati awọn ile-ikawe aworan aworan, o le tọka si (UG900) Vivado Design Suite Itọsọna olumulo Logic Simulation
Ṣiṣe kikopa nipasẹ GUI (Tẹ Taabu Ṣiṣe Simulation ni oluṣakoso ise agbese) ati rii daju pe o ri ifiranṣẹ "idanwo ti o ti kọja" ni igbasilẹ naa.
Performance Simulation RTL awọn iyipada
- Tẹ-ọtun taabu awọn orisun, yan “fikun-un tabi ṣẹda awọn orisun kikopa”, ki o lọ kiri si mig7_perfsim_traffic_generator.sv file ki o si tẹ pari lati fi sii.
- Tẹ-ọtun taabu awọn orisun, yan “fikun-un tabi ṣẹda awọn orisun kikopa”, lọ kiri si perfsim_stimulus.txt, ki o tẹ pari lati ṣafikun.
- Ọrọìwòye jade awọn Mofiample_top instantiation ni sim_tb_top.v file.
- Ṣafikun awọn laini RTL ti o wa ni isalẹ si sim_tb_top,v
- localparam APP_ADDR_WIDTH = 28;
- localparam APP_DATA_WIDTH = 64;
- localparam APP_MASK_WIDTH = APP_DATA_WIDTH / 8;
- localparam MEM_ADDR_ORDER = "BANK_ROW_COLUMN";
- localparam BANK_WIDTH = 3;
- localparam RANK_WIDTH = 1;
- waya [APP_ADDR_WIDTH-1:0] c0_ddr3_app_addr;
- waya [2:0] c0_ddr3_app_cmd;
- waya c0_ddr3_app_en;
- waya [APP_DATA_WIDTH-1:0] c0_ddr3_app_wdf_data;
- waya c0_ddr3_app_wdf_end;
- waya [APP_MASK_WIDTH-1:0] c0_ddr3_app_wdf_mask;
- waya c0_ddr3_app_wdf_wren;
- waya [APP_DATA_WIDTH-1:0] c0_ddr3_app_rd_data;
- waya c0_ddr3_app_rd_data_end;
- waya c0_ddr3_app_rd_data_valid;
- waya c0_ddr3_app_rdy;
- waya c0_ddr3_app_wdf_rdy;
- waya c0_data_compare_error;
- waya ui_clk;
- waya ui_clk_sync_rst;
- waya app_sr_req = 0;
- waya app_ref_req = 0;
- ohun elo waya_zq_req = 0;
- waya c0_app_wdf_mask =0;
FPGA Memory Adarí instantiation
mig_7series_0_mig u_mig_7series_0_mig (
// Memory ni wiwo ibudo
- .ddr3_addr (ddr3_addr_fpga),
- .ddr3_ba (ddr3_ba_fpga),
- .ddr3_cas_n (ddr3_cas_n_fpga),
- .ddr3_ck_n (ddr3_ck_n_fpga),
- .ddr3_ck_p (ddr3_ck_p_fpga),
- .ddr3_cke (ddr3_cke_fpga),
- .ddr3_ras_n (ddr3_ras_n_fpga),
- .ddr3_reset_n (ddr3_reset_n),
- .ddr3_we_n (ddr3_we_n_fpga),
- .ddr3_dq (ddr3_dq_fpga),
- .ddr3_dqs_n (ddr3_dqs_n_fpga),
- .ddr3_dqs_p (ddr3_dqs_p_fpga),
- .init_calib_complete (init_calib_complete),
- .ddr3_cs_n (ddr3_cs_n_fpga),
- .ddr3_dm (ddr3_dm_fpga),
- .ddr3_odt (ddr3_odt_fpga),
// Ohun elo ni wiwo ibudo
- .app_addr (c0_ddr3_app_addr),
- .app_cmd (c0_ddr3_app_cmd),
- .app_en (c0_ddr3_app_en),
- .app_wdf_data (c0_ddr3_app_wdf_data),
- .app_wdf_end (c0_ddr3_app_wdf_end),
- .app_wdf_wren (c0_ddr3_app_wdf_wren),
- .app_rd_data (c0_ddr3_app_rd_data),
- .app_rd_data_opin (app_rd_data_end),
- .app_rd_data_valid (c0_ddr3_app_rd_data_valid),
- .app_rdy (c0_ddr3_app_rdy),
- .app_wdf_rdy (c0_ddr3_app_wdf_rdy),
- .app_sr_req (app_sr_req),
- .app_ref_req (app_ref_req),
- .app_zq_req (app_zq_req),
- .app_sr_active (app_sr_active),
- .app_ref_ack (app_ref_ack),
- .app_zq_ack (app_zq_ack),
- .ui_clk (ui_clk),
- .ui_clk_sync_rst (ui_clk_sync_rst),
- .app_wdf_mask (c0_ddr3_app_wdf_mask),
// System Aago Ports
- .sys_clk_i (sys_clk_i),
// Reference aago Ports
- .clk_ref_i (clk_ref_i),
- .sys_rst (sys_rst)
- );
Imudani ijabọ iṣẹ ṣiṣe
mig7_perfsim_traffic_generator#
(
.APP_DATA_WIDTH (APP_DATA_WIDTH),
.COL_WIDTH (COL_WIDTH),
.ROW_WIDTH (ROW_WIDTH),
.RANK_WIDTH (RANK_WIDTH),
.BANK_WIDTH (BANK_WIDTH),
.MEM_ADDR_ORDER (MEM_ADDR_ORDER),
.tCK (tCK),
.ADDR_WIDTH (APP_ADDR_WIDTH)
)
u_traffic_gen
(
.clk (ui_clk),
.akọkọ (ui_clk_sync_rst),
.init_calib_complete (init_calib_complete),
.cmp_error (c0_data_compare_error),
.app_wdf_rdy (c0_ddr3_app_wdf_rdy),
.app_rd_data_valid (c0_ddr3_app_rd_data_valid),
.app_rd_data (c0_ddr3_app_rd_data),
.app_rdy (c0_ddr3_app_rdy),
.app_cmd (c0_ddr3_app_cmd),
.app_addr (c0_ddr3_app_addr),
.app_en (c0_ddr3_app_en),
.app_wdf_mask (c0_ddr3_app_wdf_mask),
.app_wdf_data (c0_ddr3_app_wdf_data),
.app_wdf_end (c0_ddr3_app_wdf_end),
.app_wdf_wren (c0_ddr3_app_wdf_wren)
);
- 5. Ṣatunṣe APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH ati BANK_WIDTH ni ibamu si yiyan apakan iranti rẹ.
Awọn iye le ṣee gba lati awọn _mig.v file. - Orukọ ifasilẹ ifẹsẹmulẹ ofeefee mig_7series_0_mig le yatọ si da lori orukọ paati rẹ lakoko ṣiṣẹda IP, rii daju boya o ti yan orukọ ti o yatọ ki o yipada ni ibamu.
- Ni kete ti awọn IP ti wa ni ti ipilẹṣẹ ṣii awọn _mig.v file ati ṣayẹwo-ṣayẹwo fun eyikeyi awọn iyatọ ninu awọn orukọ ifihan agbara LHS ati ṣatunṣe wọn.
- app_sr_req, app_ref_req ati app_zq_req yẹ ki o wa ni ibẹrẹ si 0.
- Bi example_top.v ti wa ni commented jade ati titun files ti wa ni afikun, o ṣee ṣe iwọ yoo rii “?” lẹgbẹẹ
mig_7series_0_mig.v file labẹ awọn orisun kikopa.
Lati ya aworan ti o tọ file, ọtun tẹ mig_7series_0_mig.v, yan "Fikun awọn orisun", Lọ kiri si
/mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl
ki o si fi mig_7series_0_mig_sim.v file. - Ti o ba ri "?" fun abele files, fi gbogbo RTL kun files ni clocking, adarí, ip_top, phy ati UI awọn folda.
- Ni kete ti awọn ayipada RTL ti ṣe ati gbogbo awọn ti a beere files ti wa ni afikun si Awọn orisun Simulation rẹ, Ilana yẹ ki o jọra si Nọmba 5.
Awọn files afihan ni pupa ti wa ni titun kun, ati "?" o ti ṣe yẹ lori ECC jẹmọ modulu bi awọn ti a ti yan iranti iṣeto ni ni o ni ECC aṣayan alaabo.
Imudara File Apejuwe
Ilana iyanju kọọkan jẹ awọn iwọn 48 ati ọna kika jẹ apejuwe ni Awọn nọmba 6-1 nipasẹ 6-4.
Iyipada adirẹsi (Adirẹsi [35:0])
Adirẹsi naa wa ni koodu ni idasi bi fun Nọmba 7-1 si Nọmba 7-6. Gbogbo awọn aaye adirẹsi nilo lati wa ni titẹ sii ni ọna kika hexadecimal. Gbogbo awọn aaye adirẹsi jẹ iwọn ti o pin nipasẹ mẹrin lati tẹ ni ọna kika hexadecimal. Ibujoko idanwo nikan nfi awọn aaye ti a beere fun aaye adirẹsi ranṣẹ si Alakoso Iranti.
Fun example, ninu ẹya mẹjọ ifowo iṣeto ni, nikan bank Bits [2:0] wa ni rán si awọn Memory Adarí ati awọn ti o ku die-die ti wa ni bikita. Awọn afikun die-die fun aaye adirẹsi ni a pese fun ọ lati tẹ adirẹsi sii ni ọna kika hexadecimal kan.
O gbọdọ jẹrisi iye ti a tẹ ni ibamu si iwọn ti iṣeto ti a fun.
- Àdírẹ́ẹ̀sì Ọ̀wọ̀n (Ọ̀wọ̀n [11:0]) – Adirẹsi ọwọn ninu ayun naa ti pese si iwọn 12 ti o pọju, ṣugbọn o nilo lati koju eyi da lori paramita iwọn ọwọn ti a ṣeto sinu apẹrẹ rẹ.
- Adirẹsi ila (ila[15:0]) - Adirẹsi ila ninu ayun naa ti pese si iwọn 16 ti o pọju, ṣugbọn o nilo lati koju eyi da lori paramita iwọn ila ti a ṣeto sinu apẹrẹ rẹ.
- Adirẹsi banki (Bank[3:0]) – Adirẹsi banki ti o wa ninu ayun naa ni a pese si iwọn awọn iwọn mẹrin mẹrin, ṣugbọn o nilo lati koju eyi da lori paramita iwọn banki ti a ṣeto sinu apẹrẹ rẹ.
- Adirẹsi ipo (Ipo[3:0]) - Adirẹsi ipo ninu ayun naa ni a pese si iwọn awọn iwọn mẹrin mẹrin, ṣugbọn o nilo lati koju eyi da lori paramita iwọn ipo ti a ṣeto sinu apẹrẹ rẹ.
Adirẹsi naa ti ṣajọpọ da lori ipele oke-oke MEM_ADDR_ORDER paramita ati firanṣẹ si wiwo olumulo
Aṣẹ Tun (Aṣẹ Tun [7:0])
Iwọn atunwi pipaṣẹ jẹ nọmba akoko ti aṣẹ oniwun naa tun jẹ ni wiwo olumulo. Adirẹsi fun atunwi kọọkan jẹ afikun nipasẹ 8. Iwọn atunwi ti o pọju jẹ 128.
Ibujoko idanwo ko ṣayẹwo fun aala ọwọn ati pe o yipo ti o ba de opin iwe ti o pọju lakoko awọn ilọsiwaju.
Awọn aṣẹ 128 kun oju-iwe naa. Fun eyikeyi adirẹsi ọwọn miiran ju 0, iye atunwi ti 128 pari soke lila aala ọwọn ati yiyi ni ayika si ibẹrẹ adirẹsi iwe.
akero iṣamulo
Lilo ọkọ akero jẹ iṣiro ni wiwo olumulo mu nọmba lapapọ ti Awọn kika ati Kọ sinu ero ati pe a lo idogba atẹle yii:
- BL8 gba mẹrin iranti aago iyika
- end_of_stimulus jẹ akoko ti gbogbo awọn aṣẹ ti ṣe.
- calib_done ni akoko nigbati isọdọtun ti ṣe.
Example Awọn awoṣe
Awọn wọnyi ni exampAwọn les da lori MEM_ADDR_ORDER ti a ṣeto si BANK_ROW_COLUMN.
Àpẹẹrẹ Ka Nikan
00_0_2_000F_00A_1 – Apẹrẹ yii jẹ kika ẹyọkan lati ori iwe 10th, ila 15th, ati banki keji.
Àpẹẹrẹ Kọ Nikan
00_0_1_0040_010_0 – Apẹrẹ yii jẹ kikọ ẹyọkan si iwe 32nd, ila 128th, ati banki akọkọ.
Kọ Nikan ati Ka si Adirẹsi Kanna
00_0_2_000F_00A_0 – Apẹrẹ yii jẹ kikọ ẹyọkan si iwe 10th, ila 15th, ati banki keji.
00_0_2_000F_00A_1 – Apẹrẹ yii jẹ kika ẹyọkan lati ọwọn 10th, ila 15th, ati banki keji
Awọn kikọ pupọ ati kika pẹlu adirẹsi kanna
0A_0_0_0010_000_0 – Eyi ni ibamu si 10 kọwe pẹlu adirẹsi ti o bẹrẹ lati 0 si 80 eyiti o le rii ninu iwe.
0A_0_0_0010_000_1 – Eyi ni ibamu si awọn kika 10 pẹlu adirẹsi ti o bẹrẹ lati 0 si 80 eyiti o le rii ninu iwe.
Ipari oju-iwe Lakoko Awọn kikọ
0A_0_2_000F_3F8_0 – Eyi ni ibamu si awọn kikọ 10 pẹlu adirẹsi iwe ti a we si ibẹrẹ oju-iwe lẹhin kikọ kan.
Simulating awọn Performance Traffic monomono
Ni aaye yii o ti ṣe pẹlu MIG example oniru kikopa. Eyi tumọ si pe iṣeto kikopa rẹ ti ṣetan, o ti ṣe awọn atunṣe kikopa iṣẹ ṣiṣe RTL, awọn ilana iṣeṣiro tuntun jẹ deede ati pe o ti loye awọn ilana iyanju. Ṣiṣe kikopa lekan si pẹlu awọn kikọ 16 ati kika ni perfsim_stimulus.txt.
Ṣiṣe-gbogbo, duro titi ti ifihan init_calib_complete yoo fi sọ, ati pe iwọ yoo ni anfani lati wo nọmba ti a dabaa ti kikọ ati kika. Simulation yoo ki o si da. 
Nigbati o ba ti ṣetan lati dawọ simulation kuro, yan Bẹẹkọ ki o lọ si window tiransikiripiti nibiti iwọ yoo ni anfani lati wo awọn iṣiro iṣẹ. 
Ti o ba yan "Jawọ simulation" awọn iṣiro iṣẹ yoo kọ si a file ti a npè ni mig_band_width_output.txt be ni sim_1/huwa folda.
Exampọna itọsọna: -
/mig_7series_0_example_perf_sim \ mig_7series_0_example.sim/sim_1/behav
O le Iyanu idi ti awọn ogoruntage akero iṣamulo jẹ ony 29. Tun awọn kikopa pẹlu awọn kanna IP eto sugbon o kan yiyipada yio si file to 256 Levin ati 256 kika
ff_0_0_0000_000_0
ff_0_0_0000_000_1
Iwọ yoo rii ni bayitage bi 85, eyi ti o tumo si wipe DDR3 nfun dara akero iṣamulo fun gun ọkọọkan ti Levin ati ki o ka ti nwaye. 
Awọn ọna gbogbogbo lati Mu Ilọsiwaju
Awọn ifosiwewe ti o ni ipa ṣiṣe ni a le pin si awọn apakan meji:
- Iranti Specific
- Alakoso Specific
Nọmba 9 yoo fun ọ ni ipariview ti awọn ofin ti o jẹ iranti ni pato.
Ko SRAMs ati Àkọsílẹ Memories DDR2 tabi DDR3 išẹ jẹ ko o kan awọn ti o pọju data oṣuwọn.
O da lori ọpọlọpọ awọn okunfa akoko, pẹlu:
- tRCD: Idaduro pipaṣẹ kana (tabi ras si idaduro cas).
- tCAS(CL): Ọwọn adirẹsi strobe lairi.
- tRP: Idaduro precharge kana.
- tRAS: Akoko Nṣiṣẹ Laini (mu ṣiṣẹ lati yipada).
- tRC: Akoko iyipo ila. tRC = tRAS + tRP
- tRAC: Idaduro wiwọle Radom. tRAC = tRCD + tCAS
- tCWL: Cas kọ lairi.
- tZQ: akoko isọdiwọn ZQ.
- tRFC: Aago Sọtun Row
- tWTR: Kọ lati Ka idaduro. Idunadura Kọ kẹhin lati Ka akoko aṣẹ.
- tWR: Kọ Gbigba akoko. Idunadura Kọ kẹhin si Precharge akoko
Akoko gbogbo awọn aye ti a ṣe akojọ da lori iru iranti ti a lo ati iwọn iyara apakan iranti.
Awọn alaye diẹ sii lori awọn asọye ati awọn pato akoko ni a le rii ni DDR2 DDR3 JEDEC tabi ni eyikeyi iwe data ẹrọ iranti.
Ṣiṣe pataki da lori bi iranti ṣe wọle si. Awọn ilana adirẹsi oriṣiriṣi funni ni awọn abajade ṣiṣe ti o yatọ.
Akoko iranti overheads
- Akoko ibere ise ati Precharge akoko nigba iyipada si titun bèbe / kana tabi yiyipada awọn ori ila pẹlu ni kanna ifowo .- Nitorina ti o ba ti o ba din iyipada kana, yi le yọ tRCD ati tRP.
- Firanṣẹ lemọlemọfún kikọ tabi ka awọn pipaṣẹ - Mimu tCCD akoko.
- Din kikọ silẹ lati ka ati ka lati kọ iyipada pipaṣẹ - Kọ akoko imularada lati yipada lati ka awọn iraye si, akoko iyipada ọkọ akero lati yipada lati kika lati kọ
- Ṣeto aarin isọdọtun to dara.
- DDR3 SDRAM nilo awọn iyipo isọdọtun ni aropin igbakọọkan ti tREFI.
- O pọju awọn aṣẹ isọdọtun 8 ni a le ṣe ni ilosiwaju (“fa sinu”). Eyi ko dinku nọmba awọn isọdọtun, ṣugbọn aarin ti o pọ julọ laarin awọn aṣẹ Itura agbegbe meji ni opin si 9 × tREFI
- Lo gbogbo awọn banki - Ilana adirẹsi ti o yẹ jẹ o dara julọ.
- Oju- Banki-Iwe-iwe: Fun idunadura kan ti o waye lori aaye adirẹsi itẹlera, mojuto yoo ṣii ni ọna kanna laifọwọyi ni banki atẹle ti ẹrọ DRAM lati tẹsiwaju idunadura naa nigbati opin ila ti o wa tẹlẹ ba de. O baamu daradara si awọn ohun elo ti o nilo jijade ti awọn apo-iwe data nla si awọn ipo adirẹsi lẹsẹsẹ.
- Oju-iwe Bank-Row-Column: Nigbati o ba n kọja laala ila kan, ila ti o wa lọwọlọwọ yoo wa ni pipade ati pe ila miiran yoo ṣii laarin banki kanna. MSB jẹ adirẹsi banki kan, eyiti o le ṣee lo lati yipada lati oriṣiriṣi awọn banki. O dara fun kukuru, awọn iṣowo laileto diẹ sii si bulọọki iranti fun akoko kan ati lẹhinna fo si bulọọki miiran (bank)
- Burst Gigun
- BL 8 ni atilẹyin fun DDR3 on 7 jara. BC4 ni iṣẹ ṣiṣe ti o kere pupọ ti o kere ju 50%. Eyi jẹ nitori akoko ipaniyan ti BC4 jẹ kanna bi BL8. Awọn data ti wa ni o kan boju-boju inu paati.
- Ni awọn ọran nibiti o ko fẹ lati kọ fifẹ ni kikun, boya iboju-boju data tabi kikọ-lẹhin-ka ni a le gbero.
- Ṣeto aarin aarin ZQ to tọ (DDR3 Nikan)
Alakoso firanṣẹ mejeeji ZQ Kukuru (ZQCS) ati ZQ Long (ZQCL) awọn pipaṣẹ isọdọtun.- Tẹmọ DDR3 Jedec Standard
- Iṣatunṣe ZQ jẹ ijiroro ni apakan 5.5 ti JEDEC Spec JESD79-3 DDR3 SDRAM Standard
- Isọdiwọn ZQ On Die Termination (ODT) ni awọn aaye arin deede lati ṣe akọọlẹ fun awọn iyatọ kọja VT
- Logic wa ninu bank_common.v/vhd
- Parameter Tzqcs pinnu iye oṣuwọn eyiti a fi aṣẹ Calibration ZQ ranṣẹ si iranti
- t ṣee ṣe lati mu counter naa kuro ki o firanṣẹ pẹlu ọwọ nipa lilo app_zq_req, o jẹ Iru si fifiranṣẹ pẹlu ọwọ kan Sọ.
Tọkasi (Idahun Xilinx 47924) fun awọn alaye.
Overheads Adarí
- Awọn kika igbakọọkan – Tọkasi (Idahun Xilinx 43344) fun awọn alaye.
- Maṣe yi akoko kika pada
- Rekọja awọn kika igbakọọkan lakoko kikọ ki o si jade nọmba awọn kika ti o padanu ṣaaju kika tootọ
- Atunse – Tọkasi (Idahun Xilinx 34392) fun awọn alaye.
Fun Olumulo ati awọn apẹrẹ wiwo AXI o dara julọ lati mu eyi ṣiṣẹ.- Atunto jẹ ọgbọn ti o wa niwaju ọpọlọpọ awọn aṣẹ ati iyipada aṣẹ olumulo lati jẹ ki awọn aṣẹ ti kii ṣe iranti ko gba bandiwidi to wulo. Iṣe naa tun ni ibatan si ilana ijabọ gangan.
- Da lori ilana adirẹsi, atunto ṣe iranlọwọ lati fo precharge ati mu awọn aṣẹ ṣiṣẹ ati jẹ ki tRCD ati tRP ko gba iwọn ẹgbẹ data.
- Gbiyanju lati mu awọn nọmba ti Bank Machines.
- Pupọ julọ ọgbọn ti oludari n gbe inu awọn ẹrọ banki ati pe wọn ṣe deede si awọn banki DRAM
- Ẹrọ banki ti a fun ni ṣakoso banki DRAM kan ni eyikeyi akoko ti a fun.
- Iṣẹ iyansilẹ ẹrọ banki jẹ agbara nitorina ko ṣe pataki lati ni ẹrọ banki kan fun banki ti ara kọọkan.
- Awọn ẹrọ banki le tunto, ṣugbọn o jẹ iṣowo laarin agbegbe ati iṣẹ.
- Nọmba iyọọda ti awọn ẹrọ banki wa lati 2-8.
- Nipa aiyipada, Awọn ẹrọ Banki 4 ti wa ni tunto nipasẹ awọn paramita RTL.
- Lati yi Awọn ẹrọ Banki pada, ronu paramita nBANK_MACHS = 8 ti o wa ninu memc_ui_top Example fun 8 Bank Machines – nBANK_MACHS = 8
O ti mọ awọn nkan ti o ni ipa lori iṣẹ ṣiṣe.
Wo ohun elo oke kan ti o fun ọ ni awọn baiti data 512 fun soso ati pe o nilo lati fi wọn pamọ si awọn ipo iranti oriṣiriṣi. Bi 512 data baiti jẹ dogba si 64 DDR3 data bursts, tun-ṣiṣe awọn Mofiample oniru pẹlu kan yio si file ti o ni awọn kikọ 512, 512 kika ati iyipada kana fun gbogbo 64 kọ tabi ka:
- 3f_0_0_0000_000_0
- 3f_0_0_0001_000_0
- 3f_0_0_0002_000_0
- 3f_0_0_0003_000_0
- 3f_0_0_0004_000_0
- 3f_0_0_0005_000_0
- 3f_0_0_0006_000_0
- 3f_0_0_0007_000_0
- 3f_0_0_0000_000_1
- 3f_0_0_0001_000_1
- 3f_0_0_0002_000_1
- 3f_0_0_0003_000_1
- 3f_0_0_0004_000_1
- 3f_0_0_0005_000_1
- 3f_0_0_0006_000_1
- 3f_0_0_0007_000_1
Ni ipari kikopa naa iwọ yoo rii pe lilo ọkọ akero wa ni 77 ogorun. 
Ṣe nọmba 11: Awọn iṣiro iṣẹ ṣiṣe fun 512 kọ ati 512 ka - Yiyi ila fun 64 kọ tabi ka.
O le ni bayi lo imọ ti a kọ ni apakan iṣaaju lati mu ilọsiwaju ṣiṣẹ. Pẹlu a view lati lo gbogbo awọn ile-ifowopamọ dipo yiyipada ila, yi ilana adirẹsi pada lati yi banki pada bi a ṣe han ni isalẹ.
Eyi jẹ deede si eto ROW_BANK_Column ninu eto ṣiṣe aworan adirẹsi adirẹsi ni MIG GUI.
- 3f_0_0_0000_000_0
- 3f_0_1_0000_000_0
- 3f_0_2_0000_000_0
- 3f_0_3_0000_000_0
- 3f_0_4_0000_000_0
- 3f_0_5_0000_000_0
- 3f_0_6_0000_000_0
- 3f_0_7_0000_000_0
- 3f_0_0_0000_000_1
- 3f_0_1_0000_000_1
- 3f_0_2_0000_000_1
- 3f_0_3_0000_000_1
- 3f_0_4_0000_000_1
- 3f_0_5_0000_000_1
- 3f_0_6_0000_000_1
- 3f_0_7_0000_000_1
Ni ipari kikopa iwọ yoo rii pe iṣaju iṣamulo 77 Ogorun Bus jẹ 87 ni bayi! 
Ti o ba tun nilo ṣiṣe ti o ga julọ, o le lọ fun awọn iwọn apo nla ti 1024 tabi 2048 awọn baiti, tabi ronu isọdọtun afọwọṣe kan.
Akiyesi: Xilinx ko ṣe iwuri fun isọdọtun idari idari nitori a ko ni idaniloju boya iwọ yoo ni anfani lati pade akoko isọdọtun adaṣe Jedec eyiti o kan igbẹkẹle data.
Lati ẹgbẹ oludari o le yi nBANk_MACH pada ki o wo ilọsiwaju ninu iṣẹ.
Sibẹsibẹ, eyi le ni ipa lori akoko apẹrẹ rẹ, jọwọ tọka si (Idahun Xilinx 36505) fun alaye lori nBANk_MACH
Ṣii core_name_mig_sim.v file ki o si yi awọn paramita nBANK_MACHS lati 4 to 8 ki o si tun-ṣiṣe awọn kikopa. Lati ni ipa ti iye paramita ninu ohun elo, o nilo lati ṣe imudojuiwọn core_name_mig.v file.
Mo ti lo kanna Àpẹẹrẹ ibi ti a ti gba 87% akero iṣamulo (olusin -12).
Pẹlu nBANK_MACHS ṣeto si 8, ṣiṣe ni bayi 90%. 
Tun ṣe akiyesi pe ½ ati ¼ awọn oludari ni odi ni ipa lori iṣẹ ṣiṣe nitori awọn lairi wọn.
Fun exampLe, niwọn bi a ti le firanṣẹ awọn aṣẹ nikan ni gbogbo awọn iyipo CK 4 nigbakan ni afikun fifẹ nigba ti o tẹle awọn alaye lẹkunrẹrẹ akoko DRAM ti o kere ju, eyiti o le dinku ṣiṣe lati imọ-jinlẹ.
Gbiyanju awọn oludari oriṣiriṣi lati wa eyi ti o baamu ibeere ṣiṣe ṣiṣe rẹ.
Awọn itọkasi
- Zynq-7000 AP SoC ati 7 Series FPGAs MIS v2.3 [UG586]
- Xilinx MIG Solution Center http://www.xilinx.com/support/answers/34243.html
Àtúnyẹwò History
13/03/2015 - Ibẹrẹ akọkọ
Ṣe igbasilẹ PDF: Xilinx DDR2 MIG 7 Performance Estimation Guide
