ʻIkepili huna
1 Xilinx DDR2 MIG 7 Ke alakaʻi hoʻohālikelike hana
2 Hoʻolauna
3 ʻOiʻo ka bandwidth kūpono
4 MIG Design Generation
5 Hoʻololi RTL Simulation Performance
6 Ke hoʻolikelike ʻana i ka hana hoʻohua kaʻa
7 Nā ala maʻamau e hoʻomaikaʻi ai i ka hana
8 Hoʻonui ka manawa hoʻomanaʻo
9 Nā luna hoʻomalu
10 Nā kuhikuhi
11 Nā kuhikuhi
12 Nā leka pili

Xilinx-logo

Xilinx DDR2 MIG 7 Ke alakaʻi hoʻohālikelike hana

Xilinx_DDR2_MIG_7_Performance-Estimation-huahana

Nānā nui: Hāʻawi ʻia kēia PDF hiki ke hoʻoiho ʻia o kahi moʻolelo pane e hoʻomaikaʻi i kona hoʻohana a heluhelu ʻana. He mea nui e hoʻomaopopo i nā moʻolelo pane Web-ka maʻiʻo e hoʻonui pinepine ʻia ke loaʻa ka ʻike hou. Hoʻomanaʻo ʻia ʻoe e kipa i ke kākoʻo ʻenehana Xilinx Webkahua a me review (Xilinx Pane 63234) no ka mana hou loa o keia Pane.

Hoʻolauna

Ma muli o ke ʻano o ka hoʻolālā ʻana o nā hoʻomanaʻo DDR2 a me DDR3 a ua hoʻolālā ʻia ka mea hoʻokele MIG 7, ʻaʻole pololei ka hana.
Pono ia i ka hoʻomaopopo ʻana i nā ʻāpana like ʻole Jedec Timing a me ka mea hoʻokele Architecture, a pono ʻoe e holo i nā simulation e kiʻi i nā koho.
ʻO ke kumu maʻamau no ka hoʻoholo ʻana i ka hana he like ia akā hāʻawi kēia palapala i kahi ala maʻalahi e loaʻa ai ka pono me ka hoʻohana ʻana i ka MIG example hoʻolālā me ke kōkua o ka papa hoʻāʻo a me ka hoʻoulu ʻana files pili ia maanei.

ʻOiʻo ka bandwidth kūpono

Loaʻa i ka pahi ʻikepili DRAM ka bandwidth kokoke i ka piko wale nō i ka wā o ka heluhelu ʻana a me ke kākau ʻana a hoʻohaʻahaʻa kona poʻo i ka helu ʻikepili kūpono.
He mau exampʻO nā liʻiliʻi o ke poʻo:

  • ka manawa hoʻopaʻa mua i ke komo ʻana i nā lālani ma ka panakō hoʻokahi (ʻAʻole i ka helu helu komo i ka lālani-ʻaoʻao like)
  • kākau i ka manawa hoʻihoʻi e hoʻololi mai ke kākau a hiki i ka heluhelu ʻana
  • ʻO ka manawa huli kaʻa kaʻa e hoʻololi mai ka heluhelu a hiki ke kākau

Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-28
ʻO ka Bandwidth kūpono = Peak Bandwidth * Efficiency 

MIG Design Generation

E nānā i ka UG586 Mokuna 1 no nā kikoʻī i kēlā me kēia ʻanuʻu ma MIG IP a me example design generation.
Ma mua o ka holo ʻana i ka simulation performance MIG 7 Series, e hana i kēia e hōʻoia i ka maikaʻi o kāu kaiapuni simulation. E wehe i ka MIG exampe hoʻolālā a palapala ʻāina i nā hale waihona puke kūpono, e holo i ka simulation, a e hōʻoia i hiki iā ʻoe ke ʻike i ka memo "ua hala ka hoʻāʻo" ma ka transcript.
No ka hōʻike ʻana i ke kahe ua hana wau i kahi MIG IP no xc7vx690tffg1761-2 a kāhea aku i ka examphoʻolālā.
ʻElua mau mea e hoʻomanaʻo ʻia, ʻo ia nā bits address memory a me ke koho palapala palapala hoʻomanaʻo.
No exampʻAe, ua koho wau i ka MT41J128M8XX-125 ma lalo o nā koho hoʻomanaʻo.Xilinx DDR2 MIG-7-Hōʻike-Hōʻike-fig-1

No ka ʻāpana hoʻomanaʻo i koho ʻia mai ka Figure-1, lālani = 14, kolamu = 10 a me ka panakō = 3, no laila app_addr_width = lālani + kolamu + panakō + kūlana = 28 Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-2

Hiki iā ʻoe ke koho i ka BANK_ROW_COLUMN a i ʻole ROW BANK Column.
Ua haʻalele wau i ke kolamu ROW BANK ʻo ia ka palapala ʻāina helu paʻamau.

Example design Simulation me ka papa ho'āʻo synthesizable

Ma lalo o nā hoʻonohonoho Simulation, koho iā QuestaSim/ModelSim Simulator a nānā i kahi o nā hale waihona puke i hui ʻia.
No nā kikoʻī e pili ana i ke kuhikuhi ʻana i kahi ala hoʻonohonoho ʻaoʻao ʻekolu, ke koho ʻana i ka simulator target, a me ka hōʻuluʻulu ʻana a me ka palapala ʻana i nā hale waihona puke, hiki iā ʻoe ke nānā iā (UG900) Vivado Design Suite User Guide Logic SimulationXilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-3

E holo i ka simulation ma o ka GUI (E kaomi i ka Run Simulation Tab ma ka luna papahana) a e ʻike pono ʻoe e ʻike i ka memo "hoʻāʻo i hala" i ka transcript.

Hoʻololi RTL Simulation Performance

  1. E kaomi ʻākau i ka ʻaoʻao kumu, koho "hoʻohui a hana i nā kumu simulation", a nānā i ka mig7_perfsim_traffic_generator.sv file a kaomi hoʻopau e hoʻohui.
  2. E kaomi ʻākau i ka ʻaoʻao kumu, koho "hoʻohui a hana i nā kumu simulation", e nānā i perfsim_stimulus.txt, a kaomi i ka pau e hoʻohui.
  3. Manaʻo i ka example_top instantiation ma ka sim_tb_top.v file.
  4. Hoʻohui i nā laina RTL ma lalo i sim_tb_top, v
  • localparam APP_ADDR_WIDTH = 28;
  • localparam APP_DATA_WIDTH = 64;
  • localparam APP_MASK_WIDTH = APP_DATA_WIDTH / 8;
  • localparam MEM_ADDR_ORDER = “BANK_ROW_COLUMN”;
  • localparam BANK_WIDTH = 3;
  • localparam RANK_WIDTH = 1;
  • uea [APP_ADDR_WIDTH-1:0] c0_ddr3_app_addr;
  • uea [2:0] c0_ddr3_app_cmd;
  • uea c0_ddr3_app_en;
  • uea [APP_DATA_WIDTH-1:0] c0_ddr3_app_wdf_data;
  • uea c0_ddr3_app_wdf_end;
  • uea [APP_MASK_WIDTH-1:0] c0_ddr3_app_wdf_mask;
  • uea c0_ddr3_app_wdf_wren;
  • uea [APP_DATA_WIDTH-1:0] c0_ddr3_app_rd_data;
  • uea c0_ddr3_app_rd_data_end;
  • uea c0_ddr3_app_rd_data_valid;
  • uea c0_ddr3_app_rdy;
  • uea c0_ddr3_app_wdf_rdy;
  • uea c0_data_compare_error;
  • wire ui_clk;
  • uea ui_clk_sync_rst;
  • uea app_sr_req = 0;
  • uea app_ref_req = 0;
  • uea app_zq_req =0;
  • uea c0_app_wdf_mask =0;

FPGA Memory Controller instantiation

mig_7series_0_mig u_mig_7series_0_mig (
// Nā awa kikowaena hoʻomanaʻo

  • .ddr3_addr (ddr3_addr_fpga),
  • .ddr3_ba (ddr3_ba_fpga),
  • .ddr3_cas_n (ddr3_cas_n_fpga),
  • .ddr3_ck_n (ddr3_ck_n_fpga),
  • .ddr3_ck_p (ddr3_ck_p_fpga),
  • .ddr3_cke (ddr3_cke_fpga),
  • .ddr3_ras_n (ddr3_ras_n_fpga),
  • .ddr3_reset_n (ddr3_reset_n),
  • .ddr3_we_n (ddr3_we_n_fpga),
  • .ddr3_dq (ddr3_dq_fpga),
  • .ddr3_dqs_n (ddr3_dqs_n_fpga),
  • .ddr3_dqs_p (ddr3_dqs_p_fpga),
  • .init_calib_complete (init_calib_complete),
  • .ddr3_cs_n (ddr3_cs_n_fpga),
  • .ddr3_dm (ddr3_dm_fpga),
  • .ddr3_odt (ddr3_odt_fpga),

// Nā awa kikowaena noi

  • .app_addr (c0_ddr3_app_addr),
  • .app_cmd (c0_ddr3_app_cmd),
  • .app_en (c0_ddr3_app_en),
  • .app_wdf_data (c0_ddr3_app_wdf_data),
  • .app_wdf_end (c0_ddr3_app_wdf_end),
  • .app_wdf_wren (c0_ddr3_app_wdf_wren),
  • .app_rd_data (c0_ddr3_app_rd_data),
  • .app_rd_data_end (app_rd_data_end),
  • .app_rd_data_valid (c0_ddr3_app_rd_data_valid),
  • .app_rdy (c0_ddr3_app_rdy),
  • .app_wdf_rdy (c0_ddr3_app_wdf_rdy),
  • .app_sr_req (app_sr_req),
  • .app_ref_req (app_ref_req),
  • .app_zq_req (app_zq_req),
  • .app_sr_active (app_sr_active),
  • .app_ref_ack (app_ref_ack),
  • .app_zq_ack (app_zq_ack),
  • .ui_clk (ui_clk),
  • .ui_clk_sync_rst (ui_clk_sync_rst),
  • .app_wdf_mask (c0_ddr3_app_wdf_mask),

// Pūnaehana Uaki awa

  • .sys_clk_i (sys_clk_i),

// Nā Awa Uaki Kuhikuhi

  • .clk_ref_i (clk_ref_i),
  • .sys_rst (sys_rst)
  • );

ʻO ka hoʻokō ʻana i ka mīkini hana hoʻokō

mig7_perfsim_traffic_generator#
(
.APP_DATA_WIDTH (APP_DATA_WIDTH),
.COL_WIDTH (COL_WIDTH),
.ROW_WIDTH (ROW_WIDTH),
.RANK_WIDTH (RANK_WIDTH),
.BANK_WIDTH (BANK_WIDTH),
.MEM_ADDR_ORDER (MEM_ADDR_ORDER),
.tCK (tCK ),
.ADDR_WIDTH (APP_ADDR_WIDTH)
)

u_traffic_gen
(
.clk (ui_clk ),
.mua (ui_clk_sync_rst ),
.init_calib_complete (init_calib_complete),
.cmp_error (c0_data_compare_error),
.app_wdf_rdy (c0_ddr3_app_wdf_rdy ),
.app_rd_data_valid (c0_ddr3_app_rd_data_valid),
.app_rd_data (c0_ddr3_app_rd_data ),
.app_rdy (c0_ddr3_app_rdy),
.app_cmd (c0_ddr3_app_cmd ),
.app_addr (c0_ddr3_app_addr ),
.app_en (c0_ddr3_app_en ),
.app_wdf_mask (c0_ddr3_app_wdf_mask),
.app_wdf_data (c0_ddr3_app_wdf_data),
.app_wdf_end (c0_ddr3_app_wdf_end ),
.app_wdf_wren (c0_ddr3_app_wdf_wren)
);

  • 5. Hoʻololi i ka APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH a me BANK_WIDTH e like me kāu koho ʻāpana hoʻomanaʻo.
    Hiki ke loaʻa nā waiwai mai ka _mig.v file.
  • Hiki ke ho'ololi 'ia ka inoa instantiation melemele mig_7series_0_mig ma muli o kou inoa mea i ka wā o ka hana IP, e hō'oia inā ua koho 'oe i kekahi inoa 'ē a'e a ho'ololi e like me ia.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-4
  • Ke hana ʻia ka IP e wehe i ka _mig.v file a e nānā i nā ʻano like ʻole o nā inoa hōʻailona LHS a hoʻoponopono iā lākou.
  • app_sr_req, app_ref_req a me app_zq_req pono e hoʻomaka i ka 0.
  • E like me example_top.v ua ʻōlelo ʻia a he mea hou fileHoʻohui ʻia nā s, e ʻike paha ʻoe iā "?" ma ka aoao o ka
    mig_7series_0_mig.v file ma lalo o nā kumu hoʻohālike.
    E palapala i ka pololei file, kaomi 'ākau mig_7series_0_mig.v, koho "Add Sources", E nānā i
    /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl
    a hoʻohui i ka mig_7series_0_mig_sim.v file.
  • Inā ʻike ʻoe iā "?" no ke kumu files, hoʻohui i nā RTL āpau files i ka wati, ka mana, ip_top, phy a me UI waihona.
  • Ke pau ka hoʻololi ʻana o ka RTL a me nā mea e pono ai fileHoʻohui ʻia nā s i kāu kumu simulation, pono e like ka hierarchy me ke kiʻi 5.
    ʻO ka files i kaha ʻia i ka ʻulaʻula ua hoʻohui hou ʻia, a "?" manaʻo ʻia ma nā modula pili ECC no ka mea ua pio ka koho ECC i ka hoʻonohonoho hoʻomanaʻo i koho ʻia.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-5

Hoʻoulu File wehewehe
ʻO kēlā me kēia kumu hoʻoulu he 48 bits a ua wehewehe ʻia ke ʻano ma nā Kiʻi 6-1 a hiki i 6-4.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-6

Hoʻopili ʻana i ka helu wahi (Address [35:0])

Hoʻopili ʻia ka helu wahi ma ka hoʻoulu ʻana e like me ka Figure 7-1 a i ka Figure 7-6. Pono e hoʻokomo ʻia nā kahua helu wahi a pau ma ke ʻano hexadecimal. ʻO nā māhele helu āpau he laula i hiki ke puunaue ʻia e ʻehā no ke komo ʻana i ke ʻano hexadecimal. Hoʻouna wale ka papa hoʻāʻo i nā ʻāpana i koi ʻia o kahi kahua helu i ka Mea Mana Manaʻo.
No exampʻO ia, ma kahi hoʻonohonoho panakō ʻewalu, ʻo Bank Bits [2:0] wale nō i hoʻouna ʻia i ka Memory Controller a mālama ʻole ʻia nā bits i koe. Hāʻawi ʻia nā ʻāpana ʻokoʻa no kahi kahua helu wahi no ʻoe e hoʻokomo i ka helu wahi ma kahi ʻano hexadecimal.
Pono ʻoe e hōʻoia i ka waiwai i hoʻokomo ʻia e like me ka laulā o kahi hoʻonohonoho i hāʻawi ʻia.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-7

  • Helu helu (Column[11:0]) – Hāʻawi ʻia ka Column Address ma ka hoʻoulu ʻana i ka nui o 12 bits, akā pono ʻoe e hoʻoponopono i kēia ma muli o ke ʻano o ka laulā kolamu i hoʻonohonoho ʻia i kāu hoʻolālā.
  • Wahi Lālani (Lalani[15:0]) – Hāʻawi ʻia ka helu lālani ma ka hoʻoulu ʻana i ka nui o 16 mau bits, akā pono ʻoe e hoʻoponopono i kēia ma muli o ka palena ākea o ka lālani i hoʻonohonoho ʻia i kāu hoʻolālā.
  • Wahi Panakō (Bank[3:0]) – Hāʻawi ʻia ka helu Bank ma ka hoʻoulu ʻana i ka nui o ʻehā mau bits, akā pono ʻoe e hoʻoponopono i kēia ma muli o ka ʻāpana ākea panakō i hoʻonohonoho ʻia i kāu hoʻolālā.
  • Helu kūlana (Laki[3:0]) – Hāʻawi ʻia ka helu kūlana ma ka stimulus i ka nui o ʻehā mau bits, akā pono ʻoe e hoʻoponopono i kēia ma muli o ka pae ākea ākea i hoʻonohonoho ʻia i kāu hoʻolālā.
    Hoʻohui ʻia ka helu wahi e pili ana i ka pae kiʻekiʻe MEM_ADDR_ORDER a hoʻouna ʻia i ka mea hoʻohana

Kauoha hou (Kauoha Repeat [7:0])
ʻO ka helu hoʻopiʻi kauoha ʻo ia ka helu o ka manawa e hana hou ʻia ai kēlā kauoha ma ka User Interface. Hoʻonui ʻia ka helu wahi no kēlā me kēia haʻi hou ʻana i ka 8. ʻO ka helu ʻoi loa o ka hana hou ʻana he 128.
ʻAʻole nānā ka papa hoʻāʻo i ka palena o ke kolamu a puni ia inā hiki i ka palena kolamu kiʻekiʻe i ka wā o ka hoʻonui.
Hoʻopiha nā kauoha 128 i ka ʻaoʻao. No kēlā me kēia kolamu helu wahi ʻē aʻe ma mua o 0, ʻo ka helu hou ʻana o 128 e pau ana i ka hele ʻana i ka palena o ke kolamu a hoʻopuni a puni i ka hoʻomaka o ka helu kolamu.

Hoʻohana kaʻa kaʻa
Hoʻohana ʻia ka hoʻohana kaʻa ma ka User Interface e noʻonoʻo ana i ka helu helu o nā Heluhelu a kākau ʻia a hoʻohana ʻia ka hoohalike aʻe:

Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-8

  • Lawe ʻo BL8 i ʻehā mau pōʻaiapuni hoʻomanaʻo
  • ʻO ka end_of_stimulus ka manawa e pau ai nā kauoha.
  • ʻO calib_done ka manawa i pau ai ka calibration.

Example Nā Kūlana
ʻO kēia mau exampHoʻokumu ʻia nā helu ma ka MEM_ADDR_ORDER i hoʻonohonoho ʻia iā BANK_ROW_COLUMN.

Heluhelu hookahi
00_0_2_000F_00A_1 – He heluhelu hoʻokahi kēia kumu mai ke kolamu 10, lālani 15, a me ka panakō lua.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-9Hoʻohālike Kākau Hoʻokahi
00_0_1_0040_010_0 – He palapala hoʻokahi kēia kumu i ke kolamu 32, lālani 128, a me ka panakō mua.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-10Hoʻokahi Kākau a heluhelu i ka helu hoʻokahi
00_0_2_000F_00A_0 – He palapala hoʻokahi kēia kumu i ke kolamu 10, lālani 15, a me ka panakō lua.
00_0_2_000F_00A_1 – He heluhelu hoʻokahi kēia kumu mai ke kolamu 10, lālani 15, a me ka panakō ʻeluaXilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-11

Heluhelu a he nui me ka helu wahi hoʻokahi
0A_0_0_0010_000_0 – Pili kēia me 10 kākau me ka helu wahi e hoʻomaka ana mai ka 0 a hiki i ka 80 hiki ke ʻike ʻia ma ke kolamu.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-12

0A_0_0_0010_000_1 – Pili kēia me 10 heluhelu me ka helu wahi e hoʻomaka ana mai 0 a 80 hiki ke ʻike ʻia ma ke kolamu.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-13

ʻAoʻao Wrap i ka wā kākau
0A_0_2_000F_3F8_0 – Pili kēia me 10 kākau me ka helu kolamu i wahī ʻia i ka hoʻomaka o ka ʻaoʻao ma hope o ke kākau ʻana.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-14

Ke hoʻolikelike ʻana i ka hana hoʻohua kaʻa

I kēia manawa ua pau ʻoe me MIG example hoʻohālike hoʻolālā. Hōʻike kēia ua mākaukau kāu hoʻonohonoho simulation, ua hana ʻoe i nā hoʻololi RTL simulation hana, pololei ka hierarchy simulation hou a ua maopopo ʻoe i nā kumu hoʻoulu. E holo hou i ka simulation me 16 kākau a heluhelu ma perfsim_stimulus.txt.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-15

E holo-a pau, e kali a hiki i ka hōʻailona init_calib_complete, a hiki iā ʻoe ke ʻike i ka helu i kākau ʻia a heluhelu. A laila e pau ka simulation. Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-16

Ke koi ʻia ʻoe e haʻalele i ka simulation, koho ʻAʻole a hele i ka puka transcript kahi e ʻike ai ʻoe i nā helu hana. Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-17

Inā koho ʻoe "haʻalele i ka simulation" e kākau ʻia nā helu hana i a file inoa ʻia mig_band_width_output.txt aia ma ka sim_1/behave waihona.

Exampke ala papa kuhikuhi:-
/mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behavXilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-18

Hiki paha iā ʻoe ke noʻonoʻo i ke kumu o ka pākēnekatagʻO ka hoʻohana kaʻa kaʻa he 29. Hoʻomaka hou i ka simulation me nā hoʻonohonoho IP like akā hoʻololi wale i ka hoʻoulu. file i 256 kakau a 256 heluhelu

ff_0_0_0000_000_0
ff_0_0_0000_000_1

E ʻike ʻoe i ka pākēnekatage like me 85, ʻo ia ka manaʻo e hāʻawi ʻo DDR3 i ka hoʻohana kaʻa ʻoi aku ka maikaʻi no ka lōʻihi o ke kākau ʻana a me ka heluhelu ʻana. Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-19

Nā ala maʻamau e hoʻomaikaʻi ai i ka hana

Hiki ke hoʻokaʻawale ʻia nā mea e hoʻoikaika i ka pono i ʻelua mau ʻāpana:

  1. Mea Hoʻomanaʻo
  2. Mea hooponoponoXilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-20

Hāʻawi ka Figure 9 iā ʻoe i kahi ʻoi akuview o nā huaʻōlelo i hoʻomanaʻo ʻia.
ʻAʻole like me nā SRAMs a me Block Memories DDR2 a i ʻole ka hana DDR3 ʻaʻole wale ka helu ʻikepili kiʻekiʻe.

Pili ia i nā kumu manawa he nui, e like me:

  • tRCD: Hoʻopaneʻe ke kauoha o ka lālani (a i ʻole ka hoʻopaneʻe o ka cas).
  • tCAS(CL): Latensi strobe helu wahi.
  • tRP: Hoʻopaneʻe mua ka lālani.
  • tRAS: Row Active Time (ho'ā e hoʻololi).
  • tRC: Ka wā pōʻaiapuni lālani. tRC = tRAS + tRP
  • tRAC: Hoʻopaneʻe ke komo ʻana o Radom. tRAC = tRCD + tCAS
  • tCWL: Kakau kākau ʻo Cas.
  • tZQ: ZQ calibration manawa.
  • tRFC: Ka Lālani Hoʻohou Manawa
  • tWTR: Kākau e heluhelu lohi. Kākau kākau hope e heluhelu i ka manawa kauoha.
  • tWR: Kākau i ka manawa hoʻihoʻi. Kākau kākau hope i ka manawa Precharge

ʻO ka manawa o nā ʻāpana āpau i helu ʻia ma muli o ke ʻano o ka hoʻomanaʻo i hoʻohana ʻia a me ka pae wikiwiki o ka hapa hoʻomanaʻo.
Hiki ke loaʻa nā kikoʻī hou aʻe e pili ana i nā wehewehe a me nā kikoʻī o ka manawa ma DDR2 DDR3 JEDEC a i ʻole ma kekahi ʻikepili mea hoʻomanaʻo.

ʻO ka maikaʻi e hilinaʻi nui ʻia i ke ʻano o ke komo ʻana o ka hoʻomanaʻo. Hāʻawi nā ʻano kikoʻī ʻokoʻa i nā hopena kūpono.

Hoʻonui ka manawa hoʻomanaʻo

  1. ʻO ka manawa hoʻāla a me ka manawa Precharge ke hoʻololi i nā panakō hou / lālani a i ʻole e hoʻololi i nā lālani me ka panakō hoʻokahi.- No laila inā e hoʻemi ʻoe i ka hoʻololi lālani, hiki i kēia ke wehe i ka tRCD a me ka tRP.
  2. Hoʻouna mau i ke kākau a heluhelu ʻana i nā kauoha -Maitaining tCCD manawa.
  3. E hōʻemi i ke kākau e heluhelu a heluhelu e kākau i ka hoʻololi kauoha - Kākau i ka manawa hoʻihoʻi e hoʻololi i ka heluhelu ʻana i nā komo, ka manawa huli kaʻa e hoʻololi mai ka heluhelu a kākau.
  4. E hoʻonoho i kahi manawa hoʻomaha kūpono.
    • Pono ʻo DDR3 SDRAM i nā pōʻai hoʻohou i ka manawa awelika o tREFI.
    • Hiki ke hoʻopuka mua ʻia he 8 mau kauoha Refresh hou (“huki i loko”). ʻAʻole kēia e hōʻemi i ka helu o nā hōʻoluʻolu, akā ʻo ka palena kiʻekiʻe ma waena o ʻelua mau kauoha Refresh a puni ka palena i 9 × tREFIXilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-21
  • E hoʻohana i nā panakō a pau - ʻOi aku ka maikaʻi o kahi mīkini hoʻoponopono kūpono.
    • Lālani-Bank-Column: No ka hana ʻana ma luna o kahi wahi kikoʻī kikoʻī, wehe koke ke kumu i ka lālani like ma ka panakō aʻe o ka hāmeʻa DRAM e hoʻomau i ke kālepa ke hiki i ka hopena o kahi lālani e kū nei. He kūpono ia i nā noi e koi ana i ka hoʻopau ʻana i nā ʻeke ʻikepili nui i nā wahi kikoʻī.
    • Bank-Lalani-Column: Ke hele i ka palena o ka lālani, e pani ʻia ka lālani o kēia manawa a e wehe ʻia kekahi lālani i loko o ka panakō hoʻokahi. He helu panakō ʻo MSB, hiki ke hoʻohana ʻia e hoʻololi mai nā panakō like ʻole. He kūpono ia no nā hana pōkole, ʻoi aku ka maʻamau i hoʻokahi poloka o ka hoʻomanaʻo no kahi manawa a laila lele i kahi poloka ʻē aʻe (bank)
  • Puka Length
    • Kākoʻo ʻia ʻo BL 8 no DDR3 ma 7 series. He haʻahaʻa haʻahaʻa loa ko BC4 ma lalo o 50%. No ka mea, ua like ka manawa hoʻokō o BC4 me BL8. Hoʻopili wale ʻia ka ʻikepili i loko o ka ʻāpana.
    • Inā makemake ʻole ʻoe e kākau i ka pahu piha, hiki ke noʻonoʻo ʻia ka mask data a i ʻole kākau-ma hope o ka heluhelu ʻana.
  • E hoʻonoho i kahi kikowaena ZQ kūpono (DDR3 wale nō)
    Hoʻouna ka mea hoʻoponopono i nā kauoha Calibration ZQ Short (ZQCS) a me ZQ Long (ZQCL).
    • Hoʻopili i ka DDR3 Jedec Standard
    • Kūkākūkā ʻia ʻo ZQ Calibration ma ka ʻāpana 5.5 o ka JEDEC Spec JESD79-3 DDR3 SDRAM Standard
    • Hoʻopili ʻo ZQ Calibration i ka On Die Termination (ODT) i nā manawa maʻamau e helu i nā ʻano like ʻole ma waena o VT
    • Aia ka loiloi ma bank_common.v/vhd
    • Hoʻoholo ka Parameter Tzqcs i ka helu i hoʻouna ʻia kahi kauoha ZQ Calibration i ka hoʻomanaʻo
    • Hiki ke hoʻopau i ka counter a hoʻouna lima me ka hoʻohana ʻana i app_zq_req, ua like ia me ka hoʻouna lima ʻana i kahi Refresh.
      E nānā iā (Xilinx Pane 47924) no nā kikoʻī.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-22

Nā luna hoʻomalu

  1. Heluhelu Manawa – E nana i (Haina Xilinx 43344) no nā kikoʻī.
    • Mai hoʻololi i ka manawa o ka heluhelu
    • E hoʻokuʻu i nā heluhelu i ka wā kākau a hoʻopuka i ka helu o nā heluhelu i hala ma mua o ka heluhelu ʻana
  2. Hoʻonohonoho hou - Refer (Haina Xilinx 34392) no nā kikoʻī.
    No ka mea hoʻohana a me ka AXI Interface hoʻolālā ʻoi aku ka maikaʻi o ka hoʻohana ʻana i kēia.
    • ʻO ka hoʻonohonoho hou ka loiloi e nānā i mua o kekahi mau kauoha a hoʻololi i ke kauoha kauoha o ka mea hoʻohana e hana i nā kauoha hoʻomanaʻo ʻole e noho i ka bandwidth kūpono. Ua pili pū ka hana i ke ʻano kaʻa maoli.
    • Ma muli o ke ʻano o ka helu wahi, kōkua ka hoʻonohonoho hou ʻana i ka hoʻokuʻu ʻana i ka precharge a hoʻōla i nā kauoha a hana i ka tRCD a me ka tRP ʻaʻole e noho i ka laulā o ka ʻikepili.Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-23
  3. E ho'āʻo e hoʻonui i ka helu o nā Mīkini Bank.
    • Noho ka hapa nui o ka manaʻo o ka mea hoʻoponopono i nā mīkini panakō a pili lākou i nā waihona DRAM
    • Mālama kekahi mīkini panakō i hoʻokahi panakō DRAM i kēlā me kēia manawa.
    • ʻO ka hoʻonohonoho ʻana i ka mīkini panakō ʻaʻole pono e loaʻa kahi mīkini panakō no kēlā me kēia panakō kino.
    • Hiki ke hoʻonohonoho ʻia nā mīkini panakō, akā he mea kūʻai aku ma waena o ka wahi a me ka hana.
    • ʻO ka helu i ʻae ʻia o nā mīkini panakō mai 2-8.
    • Ma ka maʻamau, ua hoʻonohonoho ʻia nā Mīkini Bank 4 ma o nā ʻāpana RTL.
    • No ka hoʻololi ʻana i nā Mīkini Bank, e noʻonoʻo i ka ʻāpana nBANK_MACHS = 8 i loko o memc_ui_top Example no 8 Mīkini Bank – nBANK_MACHS = 8

Ua ʻike ʻoe i kēia manawa i nā mea e pili ana i ka hana.
E noʻonoʻo i kahi noi upstream e hāʻawi iā ʻoe i 512 data bytes i kēlā me kēia ʻeke a pono ʻoe e mālama iā lākou i nā wahi hoʻomanaʻo like ʻole. E like me ka 512 data bytes e like me 64 DDR3 data bursts, e holo hou i ka example hoʻolālā me ka hoʻoulu file he 512 kākau, 512 heluhelu a me ka hoʻololi lālani no kēlā me kēia 64 kākau a heluhelu paha:

  • 3f_0_0_0000_000_0
  • 3f_0_0_0001_000_0
  • 3f_0_0_0002_000_0
  • 3f_0_0_0003_000_0
  • 3f_0_0_0004_000_0
  • 3f_0_0_0005_000_0
  • 3f_0_0_0006_000_0
  • 3f_0_0_0007_000_0
  • 3f_0_0_0000_000_1
  • 3f_0_0_0001_000_1
  • 3f_0_0_0002_000_1
  • 3f_0_0_0003_000_1
  • 3f_0_0_0004_000_1
  • 3f_0_0_0005_000_1
  • 3f_0_0_0006_000_1
  • 3f_0_0_0007_000_1

Ma ka hopena o ka simulation e ʻike ʻoe i ka hoʻohana ʻana i ka pahi ma 77 pakeneka. Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-24

Kiʻi 11: Heluhelu Hana no 512 kākau a me 512 heluhelu – Ke hoʻololi lālani no 64 kākau a heluhelu paha. 

Hiki iā ʻoe ke hoʻohana i ka ʻike i aʻo ʻia ma ka pauku mua e hoʻomaikaʻi i ka pono. Me a view i ka hoʻohana ʻana i nā panakō a pau ma mua o ka hoʻololi ʻana i ka lālani, e hoʻololi i ke ʻano helu helu e hoʻololi i ka panakō e like me ka hōʻike ʻana ma lalo nei.
Ua like kēia me ka hoʻonohonoho ʻana iā ROW_BANK_Column i ka hoʻonohonoho palapala palapala hoʻomanaʻo ma ka MIG GUI.

  • 3f_0_0_0000_000_0
  • 3f_0_1_0000_000_0
  • 3f_0_2_0000_000_0
  • 3f_0_3_0000_000_0
  • 3f_0_4_0000_000_0
  • 3f_0_5_0000_000_0
  • 3f_0_6_0000_000_0
  • 3f_0_7_0000_000_0
  • 3f_0_0_0000_000_1
  • 3f_0_1_0000_000_1
  • 3f_0_2_0000_000_1
  • 3f_0_3_0000_000_1
  • 3f_0_4_0000_000_1
  • 3f_0_5_0000_000_1
  • 3f_0_6_0000_000_1
  • 3f_0_7_0000_000_1

I ka hopena o ka simulation e ʻike ʻoe i ka 77 Percent Bus Utilization i kēia manawa he 87! Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-25

Inā makemake ʻoe i ka ʻoi aku ka maikaʻi, hiki iā ʻoe ke hele no nā ʻeke nui o 1024 a i ʻole 2048 bytes, a i ʻole e noʻonoʻo i kahi hōʻoluʻolu manual.

Nānā: ʻAʻole paipai ʻo Xilinx i ka haʻalele ʻana i ka mea hoʻoponopono no ka mea ʻaʻole maopopo mākou inā hiki iā ʻoe ke hālāwai me Jedec auto refresh manawa e pili ana i ka hilinaʻi ʻikepili.
Mai ka ʻaoʻao hoʻokele hiki iā ʻoe ke hoʻololi i ka nBANk_MACH a ʻike i ka holomua o ka hana.
Eia naʻe, pili paha kēia i kāu manawa hoʻolālā, e ʻoluʻolu e nānā (Haina Xilinx 36505) no nā kikoʻī ma nBANk_MACHXilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-26

E wehe i ka core_name_mig_sim.v file a hoʻololi i nā palena nBANK_MACHS mai 4 a 8 a hoʻomaka hou i ka simulation. No ka loaʻa ʻana o ka waiwai hoʻohālikelike i ka ʻenehana, pono ʻoe e hōʻano hou i ka core_name_mig.v file.
Ua hoʻohana au i ke ʻano like kahi i loaʻa ai iā mākou ka 87% hoʻohana kaʻa (helu -12).
Me nBANK_MACHS i hoʻonohonoho ʻia i 8, ʻo 90% ka maikaʻi. Xilinx DDR2 MIG 7 Hoʻohālikelike Hana-fig-27

E hoʻomaopopo pū i ka hopena maikaʻi ʻole o nā mea hoʻoponopono ½ a me ¼ i ka maikaʻi ma muli o kā lākou latencies.
No exampʻAe, no ka mea hiki iā mākou ke hoʻouna i nā kauoha i kēlā me kēia 4 CK cycles i kekahi manawa he padding keu i ka wā e pili ana i nā kikoʻī manawa DRAM liʻiliʻi, hiki ke hoʻemi i ka pono mai ka theoretical.
E ho'āʻo i nā mea hoʻoponopono like ʻole e ʻimi i ka mea i kūpono i kāu koi pono.

Nā kuhikuhi

  1. Zynq-7000 AP SoC a me 7 Series FPGAs MIS v2.3 [UG586]
  2. Xilinx MIG Solution Center http://www.xilinx.com/support/answers/34243.html

Moolelo Hooponopono
13/03/2015 - Hoʻokuʻu mua

Hoʻoiho iā PDF: Xilinx DDR2 MIG 7 Ke alakaʻi hoʻohālikelike hana

Nā kuhikuhi

Nā leka pili

Waiho i kahi manaʻo

ʻAʻole e paʻi ʻia kāu leka uila. Hōʻailona ʻia nā kahua i makemake ʻia *