Xilinx DDR2 MIG 7 Torolàlana fanombanana ny fampisehoana

Fanamarihana manan-danja: Ity PDF azo alaina amin'ny rakitsoratra valiny ity dia nomena mba hanamafisana ny fampiasana azy sy ny famakian-teny. Zava-dehibe ny manamarika fa ny Record Records dia Web- votoaty mifototra izay havaozina matetika rehefa misy vaovao vaovao. Ampahatsiahivina ianao hitsidika ny Fanohanana Teknika Xilinx Website sy review (Xilinx Valiny 63234) ho an'ny dikan-teny farany amin'ity Valiny ity.

Sava lalana

Noho ny fomba nandrafetana ny fahatsiarovana DDR2 sy DDR3 ary ny fandrafetana ny mpifehy andiany MIG 7, dia tsy mivantana ny fampisehoana.
Mitaky fahatakarana ireo masontsivana Jedec Timing isan-karazany sy ny Architecture Controller, ary mila manao simulation ianao mba hahazoana ny tombana.
Ny fitsipika ankapobeny amin'ny famaritana ny zava-bita dia mitovy fa ity antontan-taratasy ity dia manome fomba mora hahazoana fahombiazana amin'ny fampiasana ny MIG example famolavolana miaraka amin'ny fanampian'ny dabilio fitsapana sy ny stimulus files miraikitra eto.

Bandwidth mahomby

Ny fiara fitateram-baovaon'ny DRAM dia tsy mahatratra ny haavon'ny bandwidth raha tsy mandritra ny famakiana sy fanoratana ary ny ambony dia mampihena ny tahan'ny data mahomby.
Ex vitsivitsyampNy ambony ambony dia:

• fotoana mialoha ny fidirana amin'ny laharana ao amin'ny banky iray ihany (Adresse fidirana tsy ao amin'ny pejy andalana mitovy)
• manorata fotoana fanarenana hanovana ny fanoratana ho amin'ny fidirana mamaky
• ny fotoana fihodinan'ny fiara fitateram-bahoaka hiova avy amin'ny fidirana mamaky ho manoratra

Bandwidth mahomby = Peak Bandwidth * Fahombiazana 

MIG Design Generation

Jereo ny UG586 Toko 1 ho an'ny antsipiriany momba ny MIG IP sy ny example design generation.
Alohan'ny hanaovana simulation fampisehoana MIG 7 Series dia ataovy izao manaraka izao mba hahazoana antoka fa tsara ny tontolo iainanao. Sokafy ny MIG exampAtaovy sarintany ny tranomboky mifanaraka amin'izany, tanteraho ny simulation, ary ataovy izay hahazoanao antoka fa hitanao ao amin'ny transcript ilay hafatra hoe "fitsapana nandalo".
Mba hampisehoana ny fikorianana dia namorona IP MIG ho an'ny xc7vx690tffg1761-2 aho ary niantso ny exampfamolavolana.
Ny zavatra roa tokony homarihina dia ny bitika adiresy fitadidiana sy ny fifantenana ny sarintany adiresy.
Ho an'ny exampAry, nisafidy MT41J128M8XX-125 aho eo ambanin'ny safidin'ny fitadidiana.

Ho an'ny ampahany fahatsiarovana voafantina avy amin'ny sary-1, andalana = 14, tsanganana = 10 ary banky = 3, ka app_addr_width = row + tsanganana + banky + laharana = 28

Azonao atao ny misafidy na BANK_ROW_COLUMN na tsanganana ROW BANK.
Navelako ny Tsanganana ROW BANK izay ny sarintany adiresy default.

Example design Simulation miaraka amin'ny dabilio fitsapana synthesizable

Eo ambanin'ny fikandrana Simulation, safidio ny QuestaSim/ModelSim Simulator ary jereo ny toerana misy ny tranomboky natambatra.
Ho an'ny antsipiriany momba ny fanondroana ny lalana fametrahana fitaovana an'ny antoko fahatelo, ny fisafidianana ny simulator kendrena, ary ny fanangonana sy fanaovana sarintany tranomboky dia azonao atao ny mijery ny (UG900) Vivado Design Suite User Guide Logic Simulation

Alefaso ny simulation amin'ny alàlan'ny GUI (Tsindrio ny Run Simulation Tab ao amin'ny mpitantana ny tetikasa) ary ataovy azo antoka fa hitanao ny hafatra "lany ny fitsapana" ao amin'ny transcript.

Performance Simulation RTL fanovana

1. Tsindrio havanana amin'ny tabilao loharano, safidio ny "ampio na mamorona loharano simulation", ary jereo ny mig7_perfsim_traffic_generator.sv file ary tsindrio ny vita raha te hanampy azy.
2. Tsindrio havanana amin'ny tabilao loharano, safidio ny "ampio na mamorona loharano simulation", jereo ny perfsim_stimulus.txt, ary tsindrio ny farany mba hanampiana azy.
3. Commenter ny example_top instantiation ao amin'ny sim_tb_top.v file.
4. Ampio ny tsipika RTL etsy ambany amin'ny sim_tb_top,v

• localparam APP_ADDR_WIDTH = 28;
• localparam APP_DATA_WIDTH = 64;
• localparam APP_MASK_WIDTH = APP_DATA_WIDTH / 8;
• localparam MEM_ADDR_ORDER = “BANK_ROW_COLUMN”;
• localparam BANK_WIDTH = 3;
• localparam RANK_WIDTH = 1;
• tariby [APP_ADDR_WIDTH-1:0] c0_ddr3_app_addr;
• tariby [2:0] c0_ddr3_app_cmd;
• tariby c0_ddr3_app_en;
• tariby [APP_DATA_WIDTH-1:0] c0_ddr3_app_wdf_data;
• tariby c0_ddr3_app_wdf_end;
• tariby [APP_MASK_WIDTH-1:0] c0_ddr3_app_wdf_mask;
• tariby c0_ddr3_app_wdf_wren;
• tariby [APP_DATA_WIDTH-1:0] c0_ddr3_app_rd_data;
• tariby c0_ddr3_app_rd_data_end;
• tariby c0_ddr3_app_rd_data_valid;
• tariby c0_ddr3_app_rdy;
• tariby c0_ddr3_app_wdf_rdy;
• tariby c0_data_compare_error;
• tariby ui_clk;
• tariby ui_clk_sync_rst;
• tariby app_sr_req = 0;
• tariby app_ref_req = 0;
• tariby app_zq_req =0;
• tariby c0_app_wdf_mask =0;

FPGA Memory Controller instantiation

mig_7series_0_mig u_mig_7series_0_mig (
// Ports interface tsara

• .ddr3_addr (ddr3_addr_fpga),
• .ddr3_ba (ddr3_ba_fpga),
• .ddr3_cas_n (ddr3_cas_n_fpga),
• .ddr3_ck_n (ddr3_ck_n_fpga),
• .ddr3_ck_p (ddr3_ck_p_fpga),
• .ddr3_cke (ddr3_cke_fpga),
• .ddr3_ras_n (ddr3_ras_n_fpga),
• .ddr3_reset_n (ddr3_reset_n),
• .ddr3_we_n (ddr3_we_n_fpga),
• .ddr3_dq (ddr3_dq_fpga),
• .ddr3_dqs_n (ddr3_dqs_n_fpga),
• .ddr3_dqs_p (ddr3_dqs_p_fpga),
• .init_calib_complete (init_calib_complete),
• .ddr3_cs_n (ddr3_cs_n_fpga),
• .ddr3_dm (ddr3_dm_fpga),
• .ddr3_odt (ddr3_odt_fpga),

// Ports interface tsara

• .app_addr (c0_ddr3_app_addr),
• .app_cmd (c0_ddr3_app_cmd),
• .app_en (c0_ddr3_app_en),
• .app_wdf_data (c0_ddr3_app_wdf_data),
• .app_wdf_end (c0_ddr3_app_wdf_end),
• .app_wdf_wren (c0_ddr3_app_wdf_wren),
• .app_rd_data (c0_ddr3_app_rd_data),
• .app_rd_data_end (app_rd_data_end),
• .app_rd_data_valid (c0_ddr3_app_rd_data_valid),
• .app_rdy (c0_ddr3_app_rdy),
• .app_wdf_rdy (c0_ddr3_app_wdf_rdy),
• .app_sr_req (app_sr_req),
• .app_ref_req (app_ref_req),
• .app_zq_req (app_zq_req),
• .app_sr_active (app_sr_active),
• .app_ref_ack (app_ref_ack),
• .app_zq_ack (app_zq_ack),
• .ui_clk (ui_clk),
• .ui_clk_sync_rst (ui_clk_sync_rst),
• .app_wdf_mask (c0_ddr3_app_wdf_mask),

// System Clock Ports

• .sys_clk_i (sys_clk_i),

// Reference Clock Ports

• .clk_ref_i (clk_ref_i),
• .sys_rst (sys_rst)
• );

Famoronana fifamoivoizana amin'ny fampisehoana instantiation

mig7_perfsim_traffic_generator#
(
.APP_DATA_WIDTH (APP_DATA_WIDTH),
.COL_WIDTH (COL_WIDTH),
.ROW_WIDTH (ROW_WIDTH),
.RANK_WIDTH (RANK_WIDTH),
.BANK_WIDTH (BANK_WIDTH),
.MEM_ADDR_ORDER (MEM_ADDR_ORDER),
.tCK (tCK ),
.ADDR_WIDTH (APP_ADDR_WIDTH)
)

u_traffic_gen
(
.clk (ui_clk ),
.rst (ui_clk_sync_rst ),
.init_calib_complete (init_calib_complete),
.cmp_error (c0_data_compare_error),
.app_wdf_rdy (c0_ddr3_app_wdf_rdy ),
.app_rd_data_valid (c0_ddr3_app_rd_data_valid),
.app_rd_data (c0_ddr3_app_rd_data ),
.app_rdy (c0_ddr3_app_rdy),
.app_cmd (c0_ddr3_app_cmd ),
.app_addr (c0_ddr3_app_addr ),
.app_en (c0_ddr3_app_en ),
.app_wdf_mask (c0_ddr3_app_wdf_mask),
.app_wdf_data (c0_ddr3_app_wdf_data),
.app_wdf_end (c0_ddr3_app_wdf_end ),
.app_wdf_wren (c0_ddr3_app_wdf_wren)
);

• 5. Ovao APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH ary BANK_WIDTH araka ny safidinao ampahany amin'ny fitadidianao.
  Ny soatoavina dia azo avy amin'ny _mig.v file.
• Ny anarana mig_7series_0_mig mig_XNUMXseries_XNUMX_mig misongadina mavo dia mety miovaova arakaraka ny anaran'ny singanao mandritra ny famoronana IP, hamarino raha nisafidy anarana hafa ianao ary ovay mifanaraka amin'izany.
• Rehefa vita ny IP dia sokafy ny _mig.v file ary jereo raha misy fiovana amin'ny anaran'ny famantarana LHS ary ahitsio.
• app_sr_req, app_ref_req ary app_zq_req dia tokony ho 0.
• Toy ny example_top.v dia naneho hevitra ary vaovao files dia ampiana, mety ho hitanao ny "?" anilan'ny
  mig_7series_0_mig.v file eo ambanin'ny loharano simulation.
  Mba hanaovana sarintany ny marina file, tsindrio havanana mig_7series_0_mig.v, safidio ny "Add Sources", navigateur
  /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl
  ary ampio ny mig_7series_0_mig_sim.v file.
• Raha hitanao “?” ho an'ny fototra files, ampio ny RTL rehetra fileao amin'ny lahatahiry famantaranandro, mpanara-maso, ip_top, phy ary UI.
• Rehefa vita ny fanovana RTL sy ny zavatra ilaina rehetra files dia ampiana amin'ny loharano Simulation anao, tokony hitovy amin'ny Figure 5 ny Hierarchy.
  ny files asongadina amin'ny mena dia vao ampiana, ary "?" dia andrasana amin'ny maody mifandraika amin'ny ECC satria ny fandrindrana fahatsiarovana voafantina dia manana safidy ECC tsy voafehy.

handrisika File Description
Ny lamina fanentanana tsirairay dia 48 bit ary ny endrika dia voalaza ao amin'ny sary 6-1 hatramin'ny 6-4.

Fanodinana adiresy (Adiresy [35:0])

Ny adiresy dia voarakitra ao amin'ny fanentanana araka ny sary 7-1 ka hatramin'ny sary 7-6. Mila ampidirina amin'ny endrika hexadecimal avokoa ny saha adiresy rehetra. Ny saha adiresy rehetra dia sakany izay azo zaraina efatra mba hidirana amin'ny endrika hexadecimal. Ny dabilio fitsapana dia mandefa ny bitika ilaina amin'ny saha adiresy amin'ny Memory Controller.
Ho an'ny exampAmin'ny rafitra banky valo, ny Banky Bits [2:0] ihany no alefa any amin'ny Memory Controller ary ny sisa tavela dia tsy raharahaina. Ny bits fanampiny ho an'ny saha adiresy dia omena anao hampidirana ny adiresy amin'ny endrika hexadecimal.
Tsy maintsy manamarina ianao fa mifanaraka amin'ny sakan'ny tefy nomena ny sanda nampidirina.

• Adiresy tsanganana (Tsanganana[11:0]) - Ny adiresin'ny tsanganana ao amin'ny stimulus dia omena hatramin'ny 12 bit faratampony, saingy mila miatrika izany ianao mifototra amin'ny sakan'ny tsanganana napetraka ao amin'ny famolavolanao.
• Adiresy andalana (Lalana[15:0]) - Ny adiresin'ny andalana ao amin'ny stimulus dia omena hatramin'ny 16 bits fara-fahakeliny, saingy mila mamaly izany ianao mifototra amin'ny mari-pamantarana sakan'ny andalana napetraka ao amin'ny famolavolanao.
• Adiresy banky (Bank[3:0]) - Ny adiresin'ny banky ao amin'ny stimulus dia omena amin'ny bits efatra fara-fahakeliny, saingy mila miatrika izany ianao mifototra amin'ny sakan'ny banky napetraka ao amin'ny famolavolanao.
• Adiresy laharana (Laharana[3:0]) - Ny adiresin'ny laharana ao amin'ny stimulus dia omena amin'ny bits efatra fara-fahakeliny, saingy mila miatrika izany ianao mifototra amin'ny mari-pamantarana sakan'ny laharana napetraka ao amin'ny famolavolanao.
  Ny adiresy dia miangona mifototra amin'ny parameter MEM_ADDR_ORDER ambony indrindra ary alefa any amin'ny mpampiasa interface

Avereno baiko (Avereno baiko [7:0])
Ny isa famerimberenan'ny baiko dia ny isan'ny fotoana namerina ny baiko tsirairay ao amin'ny User Interface. Ny adiresin'ny famerimberenana tsirairay dia ampitomboina 8. Ny isa ambony indrindra dia 128.
Ny dabilio fitsapana dia tsy manamarina ny sisin'ny tsanganana ary mihodidina izy io raha tratra ny fetra farany ambony indrindra mandritra ny fisondrotana.
Ny baiko 128 dia mameno ny pejy. Ho an'ny adiresin'ny tsanganana hafa ankoatry ny 0, ny fanisan'ny famerimberenana 128 dia miafara amin'ny fiampitana ny sisintanin'ny tsanganana ary mihodidina hatrany amin'ny fiandohan'ny adiresin'ny tsanganana.

Fampiasana bus
Ny fampiasana fiara fitateram-bahoaka dia kajy ao amin'ny User Interface amin'ny fitambaran'ny isan'ny Mamaky sy Manoratra ho fiheverana ary izao no ampiasaina:

• BL8 dia mila tsingerina famantaranandro efatra
• end_of_stimulus dia ny fotoana hahavitana ny baiko rehetra.
• calib_done no fotoana hanaovana ny calibration.

Example Patterns
Ireo exampireo dia mifototra amin'ny MEM_ADDR_ORDER napetraka ho BANK_ROW_COLUMN.

Fomba famakiana tokana
00_0_2_000F_00A_1 - Ity lamina ity dia vakina tokana avy amin'ny tsanganana faha-10, laharana faha-15 ary banky faharoa.Fomba fanoratana tokana
00_0_1_0040_010_0 – Ity lamina ity dia soratana tokana amin'ny tsanganana faha-32, laharana faha-128 ary banky voalohany.Manorata sy mamaky amin'ny adiresy mitovy
00_0_2_000F_00A_0 – Ity lamina ity dia fanoratana tokana mankany amin'ny tsanganana faha-10, laharana faha-15 ary banky faharoa.
00_0_2_000F_00A_1 – Ity lamina ity dia vakina tokana avy amin'ny tsanganana faha-10, laharana faha-15 ary banky faharoa

Manoratra sy mamaky maromaro miaraka amin'ny adiresy mitovy
0A_0_0_0010_000_0 – Izany dia mifanitsy amin'ny fanoratana 10 miaraka amin'ny adiresy manomboka amin'ny 0 ka hatramin'ny 80 izay hita eo amin'ny tsanganana.

0A_0_0_0010_000_1 – Izany dia mifanaraka amin'ny vakiana 10 miaraka amin'ny adiresy manomboka amin'ny 0 ka hatramin'ny 80 izay hita ao amin'ny tsanganana.

Famonoana Pejy mandritra ny fanoratana
0A_0_2_000F_3F8_0 – Izany dia mifanandrify amin'ny fanoratana 10 miaraka amin'ny adiresin'ny tsanganana mifono ny fiandohan'ny pejy aorian'ny fanoratana iray.

Manao simulation ny Performance Traffic Generator

Amin'izao fotoana izao dia vita amin'ny MIG ex ianaoample design simulation. Midika izany fa vonona ny fananganana simulation anao, nanao fanovana RTL simulation fampisehoana ianao, marina ny ambaratongan'ny simulation vaovao ary azonao ny lamina fanentanana. Avereno indray ny simulation miaraka amin'ny 16 manoratra sy mamaky amin'ny perfsim_stimulus.txt.

Manaova run-all, andraso mandra-pahatongan'ny mari-pamantarana init_calib_complete, ary ho hitanao ny isan'ny fanoratana sy famakiana. Hiato ny simulation avy eo.

Rehefa asaina miala amin'ny simulation ianao dia mifidiana Tsia ary mankanesa any amin'ny varavarankely transcript izay ahafahanao mahita ny antontan'isa momba ny zava-bita.

Raha misafidy ianao "Atsaharo ny simulation" hosoratana amin'ny a file atao hoe mig_band_width_output.txt hita ao amin'ny sim_1/behave lahatahiry.

Exampny lalan'ny directory:-
/mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behav

Mety hanontany tena ianao hoe nahoana ny isan-jatotagNy fampiasana bus dia ony 29. Avereno ny simulation miaraka amin'ny fikandrana IP mitovy fa manova ny stimulus fotsiny file hatramin'ny 256 no manoratra ary 256 no mamaky

ff_0_0_0000_000_0
ff_0_0_0000_000_1

Ho hitanao izao ny isan-jatotage toy ny 85, izay midika fa ny DDR3 dia manome fampiasana fiara fitateram-bahoaka tsara kokoa ho an'ny filaharan'ny fanoratana sy famakiana famakiana.

Fomba ankapobeny hanatsarana ny fahombiazana

Ny lafin-javatra izay misy fiantraikany amin'ny fahombiazana dia azo zaraina ho fizarana roa:

1. Memory Specific
2. Controller Specific

Ny sary 9 dia manome anao mihoatraview amin'ireo teny izay voafaritra amin'ny fitadidiana.
Tsy toy ny SRAMs sy Block Memories DDR2 na DDR3 fa tsy ny tahan'ny data ambony indrindra.

Izany dia miankina amin'ny anton-javatra maro ny fotoana, ao anatin'izany:

• tRCD: Fanemorana ny baiko andalana (na fanemorana ras to cas).
• tCAS(CL): Adiresin'ny tsanganana strobe latency.
• tRP: Fahatarana mialoha ny laharana.
• tRAS: Row Active Time (activité ho prechange).
• tRC: Fotoana tsingerin'ny andalana. tRC = tRAS + tRP
• tRAC: Fahatarana ny fidirana Radom. tRAC = tRCD + tCAS
• tCWL: Cas write latency.
• tZQ: ZQ calibration fotoana.
• tRFC: Fotoan'ny tsingerina fanavaozana andalana
• tWTR: Manorata mba hamakiana fahatarana. Soraty farany ny fifanakalozana amin'ny fotoana famakiana baiko.
• tWR: Soraty ny fotoana fanarenana. Soraty farany ny fifampiraharahana amin'ny fotoana mialoha

Miankina amin'ny karazana fitadidiana ampiasaina sy ny haavon'ny hafainganam-pandehan'ny ampahan'ny fahatsiarovana.
Ny antsipiriany bebe kokoa momba ny famaritana sy ny famaritana ny fotoana dia azo jerena ao amin'ny DDR2 DDR3 JEDEC na amin'ny angona fitaovana fitadidiana.

Ny fahombiazana dia miankina indrindra amin'ny fomba idirana ny fahatsiarovana. Ny lamina adiresy samihafa dia manome valiny mahomby.

Famerenana ny fotoana fitadidiana

1. Fotoana fampahavitrihana sy fotoana alohan'ny famandrihana rehefa miova amin'ny banky / laharana vaovao na manova andalana miaraka amin'ny banky iray ihany.- Ka raha ahena ny fiovan'ny laharana dia afaka manala tRCD sy tRP izany.
2. Mandefa baiko soratana na vakio tsy tapaka -Fihazonana ny fotoana tCCD.
3. Ampidino ny fanoratana hamaky sy hamaky hanoratana fanovana baiko - Soraty ny fotoana fanarenana hanovana ny fidirana amin'ny famakiana, ny fotoana fihodinan'ny fiara fitaterana hiova avy amin'ny famakiana ho fanoratana
4. Mametraha elanelam-potoana famelombelomana.
   • Ny DDR3 SDRAM dia mitaky tsingerina Refresh amin'ny elanelan'ny tREFI.
   • Ny baiko Refresh fanampiny 8 ambony indrindra dia azo avoaka mialoha ("nisintona"). Tsy mampihena ny isan'ny famelombelomana izany, fa voafetra ho 9 × tREFI ny elanelana ambony indrindra eo amin'ny baiko Refresh roa manodidina.

• Ampiasao ny banky rehetra - Ny mekanika adiresy mety dia aleo kokoa.
  • Andalana-Bank-Bank: Ho an'ny fifampiraharahana mitranga eo amin'ny habaka adiresy misesy, ny fototra dia manokatra ho azy andalana mitovy amin'ny banky manaraka amin'ny fitaovana DRAM hanohizana ny fifampiraharahana rehefa tonga ny faran'ny andalana efa misy. Izy io dia mifanentana tsara amin'ny fampiharana izay mitaky fanapoahana fonosana data lehibe mankany amin'ny toerana misy adiresy.
  • Bank-Row-Tsanganana: Rehefa miampita sisintany iray dia hikatona ny andalana ankehitriny ary hisokatra ao anatin'io banky io ihany koa ny laharana hafa. MSB dia adiresin'ny banky, izay azo ampiasaina hifindra avy amin'ny banky samihafa. Izy io dia mety amin'ny fifampiraharahana fohy kokoa sy kisendrasendra amin'ny sakana iray fahatsiarovana mandritra ny fe-potoana ary avy eo mitsambikina mankany amin'ny sakana hafa (banky)
• Halavan'ny fipoahana
  • BL 8 dia tohanan'ny DDR3 amin'ny andiany 7. BC4 dia manana fahaiza-manao tena ambany izay latsaky ny 50%. Izany dia satria ny fotoana famonoana ny BC4 dia mitovy amin'ny BL8. Ny angon-drakitra dia voasarona fotsiny ao anatin'ilay singa.
  • Amin'ny toe-javatra izay tsy tianao ny hanoratra feno fipoahana, na saron-tava na manoratra aorian'ny famakiana dia azo raisina.
• Mametraha elanelana ZQ mety (DDR3 Ihany)
  Ny mpanara-maso dia mandefa baiko ZQ Short (ZQCS) sy ZQ Long (ZQCL).
  • Araho ny DDR3 Jedec Standard
  • ZQ Calibration dia resahina ao amin'ny fizarana 5.5 amin'ny JEDEC Spec JESD79-3 DDR3 SDRAM Standard
  • Ny ZQ Calibration dia manitsy ny On Die Termination (ODT) amin'ny fotoana tsy tapaka mba hahitana ny fiovaovana manerana ny VT
  • Ny lojika dia voarakitra ao amin'ny bank_common.v/vhd
  • Parameter Tzqcs dia mamaritra ny tahan'ny fandefasana baiko ZQ Calibration amin'ny fitadidiana
  • T dia azo atao ny manafoana ny kaontera ary mandefa amin'ny tanana mampiasa app_zq_req, mitovy amin'ny fandefasana Refresh amin'ny tanana izany.
    Jereo ny (Valin'ny Xilinx 47924) raha mila fanazavana fanampiny.

Overhead Controller

1. Vakiteny ara-potoana - Jereo ny (Valin'ny Xilinx 43344) ho an'ny antsipiriany.
   • Aza ovaina ny fe-potoana famakiana
   • Alefaso ny famakiana tsindraindray mandritra ny fanoratana ary avoaka ny isan'ny vakiteny tsy hita alohan'ny tena famakiana
2. Fandaminana indray - Refer (Valin'ny Xilinx 34392) ho an'ny antsipiriany.
   Ho an'ny famolavolana User sy AXI Interface dia tsara kokoa ny mamela izany.
   • Ny fandrindrana indray dia ny lojika izay mijery mialoha ny baiko maromaro ary manova ny baikon'ny baikon'ny mpampiasa mba hahatonga ny baiko tsy misy fitadidiana tsy hibodo ny bandwidth manankery. Mifandray amin'ny lamin'ny fifamoivoizana tena izy koa ny fampisehoana.
   • Mifototra amin'ny lamin'ny adiresy, manampy amin'ny fandalovana ny famandrihana mialoha sy ny fampahavitrihana ny baiko ary mahatonga ny tRCD sy tRP tsy hibodo ny sakan'ny tarika data.
3. Miezaha hampitombo ny isan'ny Bank Machines.
   • Ny ankamaroan'ny lojikan'ny mpanara-maso dia mipetraka ao amin'ny milina banky ary mifanaraka amin'ny banky DRAM
   • Ny milina banky iray dia mitantana banky DRAM tokana amin'ny fotoana rehetra.
   • Ny fampandehanana milina banky dia mavitrika ka tsy ilaina ny manana milina banky ho an'ny banky ara-batana tsirairay.
   • Ny milina banky dia azo amboarina, saingy fifampiraharahana eo amin'ny faritra sy ny fampisehoana izany.
   • Ny isan'ny milina banky azo ekena dia 2-8.
   • Amin'ny alàlan'ny default, 4 Bank Machines dia amboarina amin'ny alàlan'ny mari-pamantarana RTL.
   • Raha hanova ny Bank Machines dia diniho ny parameter nBANK_MACHS = 8 voarakitra ao amin'ny memc_ui_top Example ho an'ny milina Banky 8 - nBANK_MACHS = 8

Fantatrao izao ireo lafin-javatra izay misy fiantraikany amin'ny fahombiazana.
Eritrereto ny fampiharana ambony iray izay manome anao 512 data bytes isaky ny fonosana ary mila mitahiry azy ireo any amin'ny toerana fitadidiana samihafa ianao. Satria 512 data bytes dia mitovy amin'ny 64 DDR3 data mipoitra, avereno indray ny example design misy stimulus file misy 512 manoratra, 512 mamaky ary mifamadika laharana isaky ny 64 manoratra na mamaky:

• 3f_0_0_0000_000_0
• 3f_0_0_0001_000_0
• 3f_0_0_0002_000_0
• 3f_0_0_0003_000_0
• 3f_0_0_0004_000_0
• 3f_0_0_0005_000_0
• 3f_0_0_0006_000_0
• 3f_0_0_0007_000_0
• 3f_0_0_0000_000_1
• 3f_0_0_0001_000_1
• 3f_0_0_0002_000_1
• 3f_0_0_0003_000_1
• 3f_0_0_0004_000_1
• 3f_0_0_0005_000_1
• 3f_0_0_0006_000_1
• 3f_0_0_0007_000_1

Amin'ny faran'ny simulation dia ho hitanao fa 77 isan-jato ny fampiasana bus.

Sary 11: Statistikan'ny zava-bita ho an'ny 512 manoratra ary 512 mamaky - Fiovan'ny laharana ho an'ny 64 manoratra na mamaky. 

Azonao atao izao ny mampihatra ny fahalalana nianarana tao amin'ny fizarana teo aloha mba hanatsarana ny fahombiazany. Miaraka amin'ny a view amin'ny fampiasana ny banky rehetra fa tsy manova ny laharana, dia ovao ny lamina adiresy hanovana ny banky araka ny aseho eto ambany.
Izany dia mitovy amin'ny fametrahana ROW_BANK_Column ao amin'ny fametahana adiresy fahatsiarovana ao amin'ny MIG GUI.

• 3f_0_0_0000_000_0
• 3f_0_1_0000_000_0
• 3f_0_2_0000_000_0
• 3f_0_3_0000_000_0
• 3f_0_4_0000_000_0
• 3f_0_5_0000_000_0
• 3f_0_6_0000_000_0
• 3f_0_7_0000_000_0
• 3f_0_0_0000_000_1
• 3f_0_1_0000_000_1
• 3f_0_2_0000_000_1
• 3f_0_3_0000_000_1
• 3f_0_4_0000_000_1
• 3f_0_5_0000_000_1
• 3f_0_6_0000_000_1
• 3f_0_7_0000_000_1

Amin'ny fiafaran'ny simulation dia ho hitanao fa 77 ny fampiasana bus 87 isan-jato teo aloha!

Raha mbola mila fahombiazana ambony kokoa ianao dia afaka mandeha amin'ny haben'ny fonosana lehibe amin'ny 1024 na 2048 bytes, na diniho ny fanavaozana manual.

Fanamarihana: Xilinx dia tsy mamporisika ny fialana amin'ny famerenam-panavaozana satria tsy azonay antoka raha ho afaka hihaona amin'ny Jedec auto refresh fotoana izay misy fiantraikany amin'ny fahatokisana ny angona ianao.
Avy amin'ny lafiny fanaraha-maso dia azonao atao ny manova ny nBANk_MACH ary mahita ny fanatsarana ny fampisehoana.
Na izany aza, mety hisy fiantraikany amin'ny fotoana famolavolanao izany, azafady jereo (Valin'ny Xilinx 36505) ho an'ny antsipiriany momba ny nBANk_MACH

Sokafy ny core_name_mig_sim.v file ary ovay ny masontsivana nBANK_MACHS amin'ny 4 ka hatramin'ny 8 ary avereno indray ny simulation. Mba hampiharana ny sandan'ny parameter amin'ny fitaovana dia mila manavao ny core_name_mig.v ianao file.
Nampiasa lamina mitovy amin'izany izay nahazoanay ny fampiasana bus 87% (sary -12).
Miaraka amin'ny nBANK_MACHS napetraka ho 8, ny fahombiazana dia 90%.

Mariho ihany koa fa ny ½ sy ¼ controllers dia misy fiantraikany ratsy amin'ny fahombiazany noho ny fahataranany.
Ho an'ny example, satria afaka mandefa baiko isaky ny tsingerina 4 CK ihany isika dia misy padding fanampiny indraindray rehefa manaraka ny fepetra ara-potoana DRAM kely indrindra, izay mety hampihena ny fahombiazan'ny teorika.
Andramo ny fanaraha-maso samihafa mba hahitana izay mifanaraka amin'ny fepetra takian'ny fahombiazanao.

References

1. Zynq-7000 AP SoC sy 7 Series FPGAs MIS v2.3 [UG586]
2. Xilinx MIG Solution Center http://www.xilinx.com/support/answers/34243.html

Tantara fanavaozana
13/03/2015 – Famoahana voalohany

Download PDF: Xilinx DDR2 MIG 7 Torolàlana fanombanana ny fampisehoana

References

• User Manual