പോളാർ ഫയർ FPGA ഉപയോക്തൃ ഗൈഡിനുള്ള മൈക്രോചിപ്പ് UG0877 SLVS-EC റിസീവർ

റിവിഷൻ ചരിത്രം

റിവിഷൻ ഹിസ്റ്ററി പ്രമാണത്തിൽ നടപ്പിലാക്കിയ മാറ്റങ്ങളെ വിവരിക്കുന്നു. നിലവിലെ പ്രസിദ്ധീകരണം മുതൽ പുനരവലോകനം വഴി മാറ്റങ്ങൾ ലിസ്‌റ്റ് ചെയ്‌തിരിക്കുന്നു.

പുനരവലോകനം 4.0
ഈ ഡോക്യുമെന്റിന്റെ റിവിഷൻ 4.0-ൽ വരുത്തിയ മാറ്റങ്ങളുടെ സംഗ്രഹമാണ് താഴെ കൊടുത്തിരിക്കുന്നത്.

• ചിത്രം 2, പേജ് 2, ചിത്രം 3, പേജ് 3, ചിത്രം 8, പേജ് 6, ചിത്രം 9, പേജ് 7 എന്നിവ മാറ്റിസ്ഥാപിച്ചു.
• നീക്കം ചെയ്ത വിഭാഗം ട്രാൻസ്മിറ്റ് പിഎൽഎൽ, പേജ് 4.
• പുതുക്കിയ പട്ടിക 1, പേജ് 3, പട്ടിക 3, പേജ് 7, പട്ടിക 4, പേജ് 7, പട്ടിക 5, പേജ് 8.
• പിക്സൽ ക്ലോക്ക് ജനറേഷനായി അപ്ഡേറ്റ് ചെയ്ത വിഭാഗം PLL, പേജ് 4.
• പരിഷ്കരിച്ച വിഭാഗം കോൺഫിഗറേഷൻ പാരാമീറ്ററുകൾ, പേജ് 7.

പുനരവലോകനം 3.0
ഈ ഡോക്യുമെന്റിന്റെ റിവിഷൻ 3.0-ൽ വരുത്തിയ മാറ്റങ്ങളുടെ സംഗ്രഹമാണ് താഴെ കൊടുത്തിരിക്കുന്നത്.

• SLVS-EC IP, പേജ് 2
• പേജ് 3 ലെ പട്ടിക 7

പുനരവലോകനം 2.0
ഈ ഡോക്യുമെന്റിന്റെ റിവിഷൻ 2.0-ൽ വരുത്തിയ മാറ്റങ്ങളുടെ സംഗ്രഹമാണ് താഴെ കൊടുത്തിരിക്കുന്നത്.

• SLVS-EC IP, പേജ് 2
• ട്രാൻസ്‌സിവർ കോൺഫിഗറേഷൻ, പേജ് 3
• പേജ് 3 ലെ പട്ടിക 7

പുനരവലോകനം 1.0
റിവിഷൻ 1.0 ആയിരുന്നു ഈ പ്രമാണത്തിന്റെ ആദ്യ പ്രസിദ്ധീകരണം

SLVS-EC IP

അടുത്ത തലമുറയിലെ ഉയർന്ന റെസല്യൂഷൻ CMOS ഇമേജ് സെൻസറുകൾക്കായുള്ള സോണിയുടെ അതിവേഗ ഇന്റർഫേസാണ് SLVS-EC. ഉൾച്ചേർത്ത ക്ലോക്ക് സാങ്കേതികവിദ്യ കാരണം ഈ നിലവാരം ലെയ്ൻ-ടു-ലെയ്ൻ സ്ക്യൂവിനെ സഹിക്കുന്നു. ഉയർന്ന വേഗതയിലും ദീർഘദൂര ട്രാൻസ്മിഷനിലും ഇത് ബോർഡ് ലെവൽ ഡിസൈൻ എളുപ്പമാക്കുന്നു. SLVS-EC Rx IP കോർ, PolarFire FPGA-യ്‌ക്ക് ഇമേജ് സെൻസർ ഡാറ്റ സ്വീകരിക്കുന്നതിന് SLVS-EC ഇന്റർഫേസ് നൽകുന്നു. IP 4.752 Gbps വരെ വേഗത പിന്തുണയ്ക്കുന്നു. RAW 8, RAW 10, RAW 12 കോൺഫിഗറേഷനുകൾക്കായി IP കോർ രണ്ട്, നാല്, എട്ട് പാതകളെ പിന്തുണയ്ക്കുന്നു. SLVS-EC ക്യാമറ പരിഹാരത്തിനായുള്ള സിസ്റ്റം ഡയഗ്രം ഇനിപ്പറയുന്ന ചിത്രം കാണിക്കുന്നു.

ചിത്രം 1 • SLVS-EC IP ബ്ലോക്ക് ഡയഗ്രം

SLVS-EC ഇന്റർഫേസ് ഉൾച്ചേർത്ത ക്ലോക്ക് സാങ്കേതികവിദ്യ ഉപയോഗിക്കുന്നതിനാൽ SLVS-EC സെൻസറിനുള്ള PHY ഇന്റർഫേസായി Polar Fire® transceiver ഉപയോഗിക്കുന്നു. ഇത് 8b10b എൻകോഡിംഗും ഉപയോഗിക്കുന്നു, ഇത് PolarFire ട്രാൻസ്‌സിവർ ഉപയോഗിച്ച് വീണ്ടെടുക്കാനാകും. PolarFire FPGA-യിൽ 24 ലോ-പവർ 12.7 Gbps ട്രാൻസ്‌സിവർ പാതകളുണ്ട്. ഈ ട്രാൻസ്‌സിവർ പാതകൾ SLVS-EC PHY റിസീവർ പാതകളായി ക്രമീകരിക്കാം. മുമ്പത്തെ ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ, ട്രാൻസ്‌സിവർ ഔട്ട്‌പുട്ടുകൾ SLVS-EC Rx IP കോറുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു.

SLVS-EC റിസീവർ പരിഹാരം
ഇനിപ്പറയുന്ന ചിത്രം SLVS-EC IP-യുടെ Libero SoC സോഫ്‌റ്റ്‌വെയർ ടോപ്പ് ലെവൽ ഡിസൈൻ നിർവ്വഹണവും SLVS-EC റിസീവർ സൊല്യൂഷനുള്ള ആവശ്യമായ ഘടകങ്ങളും കാണിക്കുന്നു.

ചിത്രം 2 • SLVS-EC IP SmartDesign

ട്രാൻസ്‌സിവർ കോൺഫിഗറേഷൻ
ഇനിപ്പറയുന്ന ചിത്രം ട്രാൻസ്‌സിവർ ഇന്റർഫേസ് കോൺഫിഗറേഷൻ കാണിക്കുന്നു.

ചിത്രം 3 • ട്രാൻസ്‌സിവർ ഇന്റർഫേസ് കോൺഫിഗറേറ്റർ

ട്രാൻസ്‌സിവർ രണ്ടോ നാലോ പാതകളായി ക്രമീകരിക്കാം. കൂടാതെ, ട്രാൻസ്‌സീവറിന്റെ വേഗത "ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്കിൽ" സജ്ജീകരിക്കാം. SLVS-EC ഇന്റർഫേസ് ഇനിപ്പറയുന്ന പട്ടികയിൽ ലിസ്‌റ്റ് ചെയ്‌തിരിക്കുന്ന രണ്ട് ബോഡ് നിരക്കുകളെ പിന്തുണയ്‌ക്കുന്നു.

പട്ടിക 1 • SLVS-EC Baud നിരക്ക്

ബൗഡ് ഗ്രേഡ്	Mbps-ൽ Baud നിരക്ക്
1	1188
2	2376
3	4752

പിക്സൽ ക്ലോക്ക് ജനറേഷനുള്ള പിഎൽഎൽ
ട്രാൻസ്‌സിവർ ജനറേറ്റഡ് ഫാബ്രിക് ക്ലോക്കിൽ നിന്ന് പിക്‌സൽ ക്ലോക്ക് സൃഷ്‌ടിക്കാൻ ഒരു PLL ആവശ്യമാണ്, അതായത് LANE0_RX_CLOCK. പിക്സൽ ക്ലോക്ക് സൃഷ്ടിക്കുന്നതിനുള്ള ഫോർമുല താഴെ കൊടുക്കുന്നു.
പിക്സൽ ക്ലോക്ക് = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ RAW 8-നായി PF_CCC കോൺഫിഗർ ചെയ്യുക.

ചിത്രം 4 • ക്ലോക്ക് കണ്ടീഷനിംഗ് സർക്യൂട്ട്

ഡിസൈൻ വിവരണം
ഇനിപ്പറയുന്ന ചിത്രം SLVS-EC ഫ്രെയിം ഫോർമാറ്റ് ഘടന കാണിക്കുന്നു.

ചിത്രം 5 • SLVS-EC ഫ്രെയിം ഫോർമാറ്റ് ഘടന

സാധുവായ ലൈനുകൾക്കൊപ്പം ഫ്രെയിം സ്റ്റാർട്ട്, എൻഡ് സിഗ്നലുകളെക്കുറിച്ചുള്ള വിവരങ്ങൾ പാക്കറ്റ് ഹെഡറിൽ അടങ്ങിയിരിക്കുന്നു. SLVS-EC പാക്കറ്റ് രൂപപ്പെടുത്തുന്നതിന് പാക്കറ്റ് ഹെഡറിന് മുകളിൽ PHY നിയന്ത്രണ കോഡുകൾ ചേർത്തിരിക്കുന്നു. SLVS-EC പ്രോട്ടോക്കോളിൽ ഉപയോഗിക്കുന്ന വ്യത്യസ്ത PHY കൺട്രോൾ കോഡുകൾ ഇനിപ്പറയുന്ന പട്ടിക പട്ടികപ്പെടുത്തുന്നു.

പട്ടിക 2 • PHY നിയന്ത്രണ കോഡ്

PHY നിയന്ത്രണ കോഡ് 8b10b ചിഹ്ന സംയോജനം
കോഡ് ആരംഭിക്കുക കെ.28.5 - കെ.27.7 - കെ.28.2 - കെ.27.7
അവസാന കോഡ് കെ.28.5 - കെ.29.7 - കെ.30.7 - കെ.29.7
പാഡ് കോഡ് കെ.23.7 - കെ.28.4 - കെ.28.6 - കെ.28.3
സമന്വയ കോഡ് കെ.28.5 - ഡി.10.5 - ഡി.10.5 - ഡി.10.5
നിഷ്ക്രിയ കോഡ് D.00.0 – D.00.0 – D.00.0 – D.00.0

SLVS-EC RX IP കോർ
SLVS-EC റിസീവർ IP-യുടെ ഹാർഡ്‌വെയർ നടപ്പിലാക്കൽ വിശദാംശങ്ങൾ ഈ വിഭാഗം വിവരിക്കുന്നു. പോളാർ ഫയർ SLVS-EC RX IP അടങ്ങിയിരിക്കുന്ന സോണി SLVS-EC റിസീവർ സൊല്യൂഷൻ താഴെയുള്ള ചിത്രം കാണിക്കുന്നു. പോളാർ ഫയർ ട്രാൻസ്‌സിവർ ഇന്റർഫേസ് ബ്ലോക്കുമായി ചേർന്നാണ് ഈ ഐപി ഉപയോഗിക്കുന്നത്. ഇനിപ്പറയുന്ന ചിത്രം SLVS-EC Rx IP-യുടെ ആന്തരിക ബ്ലോക്കുകൾ കാണിക്കുന്നു.

ചിത്രം 6 • SLVS-EC RX IP-യുടെ ആന്തരിക ബ്ലോക്കുകൾ

അലൈനർ
ഈ മൊഡ്യൂളിന് PolarFire ട്രാൻസ്‌സിവർ ബ്ലോക്കുകളിൽ നിന്ന് ഡാറ്റ ലഭിക്കുകയും സമന്വയ കോഡിലേക്ക് വിന്യസിക്കുകയും ചെയ്യുന്നു. ഈ മൊഡ്യൂൾ ട്രാൻസ്‌സീവറിൽ നിന്ന് ലഭിച്ച ബൈറ്റുകളിലെ സമന്വയ കോഡിനായി തിരയുകയും ബൈറ്റ് അതിർത്തിയിലേക്ക് ലോക്ക് ചെയ്യുകയും ചെയ്യുന്നു.

slvsec_phy_rx
ഈ മൊഡ്യൂൾ അലൈനറിൽ നിന്ന് ഡാറ്റ സ്വീകരിക്കുകയും ഇൻകമിംഗ് SLVS PHY പാക്കറ്റുകളെ ഡീകോഡ് ചെയ്യുകയും ചെയ്യുന്നു. ഈ മൊഡ്യൂൾ സിൻക്രൊണൈസേഷൻ സീക്വൻസിലൂടെ കടന്നുപോകുകയും തുടർന്ന്, സ്റ്റാർട്ട് കോഡിൽ നിന്ന് ആരംഭിച്ച് അവസാന കോഡിൽ അവസാനിക്കുകയും ചെയ്യുന്ന pkt_en സിഗ്നൽ സൃഷ്ടിക്കുന്നു. ഇത് ഡാറ്റാ പാക്കറ്റുകളിൽ നിന്ന് PAD കോഡ് നീക്കം ചെയ്യുകയും slvsrx_decoder എന്ന അടുത്ത മൊഡ്യൂളിലേക്ക് ഡാറ്റ അയയ്ക്കുകയും ചെയ്യുന്നു.

slvsrx_ഡീകോഡർ
ഈ മൊഡ്യൂൾ slvsec_phy_rx മൊഡ്യൂളിൽ നിന്ന് ഡാറ്റ സ്വീകരിക്കുകയും പേലോഡിൽ നിന്ന് പിക്സൽ ഡാറ്റ എക്സ്ട്രാക്റ്റ് ചെയ്യുകയും ചെയ്യുന്നു. ഈ മൊഡ്യൂൾ ഓരോ ഘടികാരത്തിലും നാല് പിക്സലുകൾ എക്സ്ട്രാക്റ്റ് ചെയ്ത് ഔട്ട്പുട്ടിലേക്ക് അയയ്ക്കുന്നു. സജീവമായ വീഡിയോ ഡാറ്റ സാധൂകരിക്കുന്ന സജീവ ലൈനുകൾക്കായി ഇത് ലൈൻ സാധുവായ സിഗ്നൽ സൃഷ്ടിക്കുന്നു. SLVS-EC പാക്കറ്റുകളുടെ പാക്കറ്റ് ഹെഡറിലെ ഫ്രെയിം സ്റ്റാർട്ട്, ഫ്രെയിം എൻഡ് ബിറ്റുകൾ എന്നിവ നോക്കി ഫ്രെയിം സാധുതയുള്ള സിഗ്നൽ സൃഷ്ടിക്കുന്നു.

ഡാറ്റ ഡീകോഡിംഗ് സ്റ്റേറ്റുകളുള്ള FSM
ഇനിപ്പറയുന്ന ചിത്രം SLVS-EC RX IP-യുടെ FSM കാണിക്കുന്നു.

ചിത്രം 7 • SLVS-EC RX IP-നുള്ള FSM

SLVS-EC റിസീവർ IP കോൺഫിഗറേഷൻ
ഇനിപ്പറയുന്ന ചിത്രം SLVS-EC റിസീവർ IP കോൺഫിഗറേറ്റർ കാണിക്കുന്നു.

ചിത്രം 8 • SLVS-EC റിസീവർ IP കോൺഫിഗറേറ്റർ

കോൺഫിഗറേഷൻ പാരാമീറ്ററുകൾ
എസ്എൽവിഎസ്-ഇസി റിസീവർ ഐപി ബ്ലോക്കിന്റെ ഹാർഡ്‌വെയർ നടപ്പാക്കലിൽ ഉപയോഗിക്കുന്ന കോൺഫിഗറേഷൻ പാരാമീറ്ററുകളുടെ വിവരണം ഇനിപ്പറയുന്ന പട്ടിക പട്ടികപ്പെടുത്തുന്നു. ഇവ പൊതുവായ പാരാമീറ്ററുകളാണ് കൂടാതെ ആപ്ലിക്കേഷൻ ആവശ്യകതകളെ അടിസ്ഥാനമാക്കി വ്യത്യാസപ്പെടാം.

പട്ടിക 3 • കോൺഫിഗറേഷൻ പാരാമീറ്ററുകൾ

പേര് വിവരണം
DATA_WIDTH ഇൻപുട്ട് പിക്സൽ ഡാറ്റ വീതി. RAW 8, RAW 10, RAW 12 എന്നിവയെ പിന്തുണയ്ക്കുന്നു.
LANE_WIDTH നമ്പർ SLVS-EC പാതകളുടെ. രണ്ട്, നാല്, എട്ട് പാതകളെ പിന്തുണയ്ക്കുന്നു.
BUFF_DEPTH ബഫറിന്റെ ആഴം. സജീവ വീഡിയോ ലൈനിലെ സജീവ പിക്സലുകളുടെ എണ്ണം.

ഇനിപ്പറയുന്ന സമവാക്യം ഉപയോഗിച്ച് ബഫർ ഡെപ്ത് കണക്കാക്കാം:
BUFF_DEPTH = സീൽ ((തിരശ്ചീനമായ റെസല്യൂഷൻ * റോ വീതി) / (32 * ലെയ്ൻ വീതി))
Example: RAW വീതി = 8, ലെയ്ൻ വീതി = 4, തിരശ്ചീന റെസല്യൂഷൻ = 1920 പിക്സലുകൾ
BUFF_DEPTH = സീൽ ((1920 * 8)/ (32* 4)) = 120

ഇൻപുട്ടുകളും ഔട്ട്പുട്ടുകളും
ഇനിപ്പറയുന്ന പട്ടിക SLVS-EC RX IP കോൺഫിഗറേഷൻ പാരാമീറ്ററുകളുടെ ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ടുകൾ പട്ടികപ്പെടുത്തുന്നു

പട്ടിക 4 • ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ടുകൾ

സിഗ്നൽ നാമം	ദിശ	വീതി	വിവരണം
LANE#_RX_CLK	ഇൻപുട്ട്	1	ആ പ്രത്യേക പാതയ്ക്കായി ട്രാൻസ്‌സീവറിൽ നിന്ന് വീണ്ടെടുത്ത ക്ലോക്ക്
പാത#_RX_റെഡി	ഇൻപുട്ട്	1	ലെയ്‌നുള്ള ഡാറ്റ റെഡി സിഗ്നൽ
പാത#_RX_VALID	ഇൻപുട്ട്	1	ലെയ്‌നുള്ള ഡാറ്റ സാധുവായ സിഗ്നൽ
LANE#_RX_DATA	ഇൻപുട്ട്	32	ട്രാൻസ്‌സീവറിൽ നിന്ന് ലെയ്ൻ ഡാറ്റ വീണ്ടെടുത്തു
LINE_VALID_O	ഔട്ട്പുട്ട്	1	ഒരു വരിയിലെ സജീവ പിക്സലുകൾക്കുള്ള ഡാറ്റ സാധുതയുള്ള സിഗ്നൽ
FRAME_VALID_O	ഔട്ട്പുട്ട്	1	ഒരു ഫ്രെയിമിലെ സജീവ ലൈനുകൾക്കുള്ള സാധുവായ സിഗ്നൽ
DATA_OUT_O	ഔട്ട്പുട്ട്	DATA_WIDTH*LANE_WIDTH*4	പിക്സൽ ഡാറ്റ ഔട്ട്പുട്ട്

ടൈമിംഗ് ഡയഗ്രം
ഇനിപ്പറയുന്ന ചിത്രം SLVS-EC IP ടൈമിംഗ് ഡയഗ്രം കാണിക്കുന്നു.

ചിത്രം 9 • SLVS-EC IP ടൈമിംഗ് ഡയഗ്രം

വിഭവ വിനിയോഗം
ഇനിപ്പറയുന്ന പട്ടികയിൽ വിഭവ വിനിയോഗം കാണിക്കുന്നുample SLVS-EC റിസീവർ കോർ ഒരു PolarFire FPGA (MPF300TS-1FCG1152I പാക്കേജ്), RAW 8, നാല് പാതകൾ, 1920 തിരശ്ചീന റെസലൂഷൻ കോൺഫിഗറേഷൻ എന്നിവയിൽ നടപ്പിലാക്കി.

പട്ടിക 5 • വിഭവ വിനിയോഗം

ഘടകം	ഉപയോഗം
ഡിഎഫ്എഫുകൾ	3001
4-ഇൻപുട്ട് LUT-കൾ	1826
LSRAM-കൾ	16

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

PolarFire FPGA- നായുള്ള മൈക്രോചിപ്പ് UG0877 SLVS-EC റിസീവർ [pdf] ഉപയോക്തൃ ഗൈഡ് UG0877, UG0877 PolarFire FPGA-നുള്ള SLVS-EC റിസീവർ, PolarFire FPGA-യ്ക്കുള്ള SLVS-EC റിസീവർ, PolarFire FPGA-യ്ക്കുള്ള റിസീവർ, PolarFire FPGA

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ