MICROCHIP UG0877 SLVS-EC Receiver for Polar Fire FPGA User Guide
Storia di rivisione
A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione attuale.
Revisione 4.0
Eccu un riassuntu di i cambiamenti fatti in a rivisione 4.0 di stu documentu.
- Sostituitu Figura 2, pagina 2, Figura 3, pagina 3, Figura 8, pagina 6, è Figura 9, pagina 7.
- Eliminata a sezione Trasmette PLL, pagina 4.
- Tabella aghjurnata 1, pagina 3, Tabella 3, pagina 7, Tabella 4, pagina 7, è Tabella 5, pagina 8.
- Sezione aghjurnata PLL per Pixel Clock Generation, pagina 4.
- Sezione aghjurnata Parametri di cunfigurazione, pagina 7.
Revisione 3.0
Eccu un riassuntu di i cambiamenti fatti in a rivisione 3.0 di stu documentu.
- SLVS-EC IP, pagina 2
- Tabella 3 à pagina 7
Revisione 2.0
Eccu un riassuntu di i cambiamenti fatti in a rivisione 2.0 di stu documentu.
- SLVS-EC IP, pagina 2
- Configurazione Transceiver, pagina 3
- Tabella 3 à pagina 7
Revisione 1.0
A rivisione 1.0 hè a prima publicazione di stu documentu
SLVS-EC IP
SLVS-EC hè l'interfaccia d'alta velocità di Sony per i sensori d'imaghjini CMOS d'alta risoluzione di a prossima generazione. Stu standard hè tollerante di l'inclinazione di corsia à corsia per via di a tecnulugia di clock integrata. Face un disignu à livellu di bordu faciule in termini di trasmissione à alta velocità è longa distanza. SLVS-EC Rx IP core furnisce l'interfaccia SLVS-EC per PolarFire FPGA per riceve dati di sensori d'imaghjini. L'IP supporta a velocità finu à 4.752 Gbps. U core IP supporta dui, quattru è ottu corsi per e cunfigurazioni RAW 8, RAW 10 è RAW 12. A figura seguente mostra u diagramma di u sistema per a suluzione di càmera SLVS-EC.
Figura 1 • SLVS-EC IP Block Diagram
U transceiver Polar Fire® hè utilizzatu cum'è l'interfaccia PHY per u sensor SLVS-EC postu chì l'interfaccia SLVS-EC usa tecnulugia di clock integrata. Utilizeghja ancu a codificazione 8b10b, chì pò esse recuperata cù u transceiver PolarFire. PolarFire FPGA hà finu à 24 corsie di transceiver 12.7 Gbps di bassa putenza. Queste corsie di transceiver ponu esse cunfigurate cum'è e corsi di ricevitore SLVS-EC PHY. Cum'è mostra in a figura precedente, i outputs transceiver sò cunnessi à u core IP SLVS-EC Rx.
Soluzione di ricevitore SLVS-EC
A figura seguente mostra l'implementazione di cuncepimentu di livellu superiore di u software Libero SoC di SLVS-EC IP è i cumpunenti necessarii per a suluzione di ricevitore SLVS-EC.
Figura 2 • SLVS-EC IP SmartDesign
Configurazione Transceiver
A figura seguente mostra a cunfigurazione di l'interfaccia di transceiver.
Figura 3 • Transceiver Interface Configurator
U Transceiver pò esse cunfiguratu à dui o quattru corsi. Inoltre, a vitezza di u transceiver pò esse stabilitu à u "Transceiver data rate". L'interfaccia SLVS-EC supporta dui baud rates cum'è elencu in a tabella seguente.
Table 1 • SLVS-EC Baud Rate
| Grade Baud | Baud Rate in Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL per Pixel Clock Generation
Un PLL hè necessariu per generà pixel clock da u Transceiver generatu Fabric clock chì hè, LANE0_RX_CLOCK. A seguita hè a formula per generà clock pixel.
Clock pixel = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Configurate u PF_CCC per RAW 8 cum'è mostra in a figura seguente.
Figura 4 • Clock Conditioning Circuitry
Descrizione di u Disegnu
A figura seguente mostra a struttura SLVS-EC Frame Format.
Figura 5 • SLVS-EC Frame Format Structure
L'intestazione Packet cuntene infurmazioni nantu à i segnali di partenza è di fine di u quadru cù e linee valide. I codici di cuntrollu PHY sò aghjuntu sopra l'intestazione di u pacchettu per furmà u pacchettu SLVS-EC. A tavula seguente lista i diversi codici di cuntrollu PHY utilizati in u protocolu SLVS-EC.
Table 2 • Codice di cuntrollu PHY
Codice di cuntrollu PHY 8b10b Cumminazione di simboli
Start Code K.28.5 - K.27.7 - K.28.2 - K.27.7
Fine codice K.28.5 - K.29.7 - K.30.7 - K.29.7
Codice Pad K.23.7 - K.28.4 - K.28.6 - K.28.3
Sincronizza codice K.28.5 - D.10.5 - D.10.5 - D.10.5
Codice Idle D.00.0 – D.00.0 – D.00.0 – D.00.0
SLVS-EC RX IP Core
Questa sezione descrive i dettagli di implementazione hardware di SLVS-EC Receiver IP. A figura seguente mostra a suluzione di ricevitore Sony SLVS-EC chì cuntene l'IP Polar Fire SLVS-EC RX. Questa IP hè aduprata in cunghjunzione cù u bloccu di l'interfaccia di transceiver Polar Fire. A figura seguente mostra i blocchi interni di u SLVS-EC Rx IP.
Figura 6 • Blocchi interni di u SLVS-EC RX IP
aligner
Stu modulu riceve e dati da i blocchi di transceiver PolarFire è allinea à u codice di sincronia. Stu modulu cerca u codice di sincronia in i byte ricevuti da u transceiver è chjusi à u cunfini di byte.
slvsec_phy_rx
Stu modulu riceve i dati da l'aligner è decode i pacchetti SLVS PHY entranti. Stu modulu passa per a sequenza di sincronizazione è poi genera u signale pkt_en partendu da u codice Start è finisce à u codice finale. Elimina ancu u codice PAD da i pacchetti di dati è manda a dati à u modulu prossimu chì hè slvsrx_decoder.
slvsrx_decoder
Stu modulu riceve i dati da u modulu slvsec_phy_rx è estrae i dati di pixel da u payload. Stu modulu estrae quattru pixel per clock per lane è manda à l'output. Genera u signale validu di linea per e linee attive chì validanu i dati video attivi. Genera ancu u signale validu di Frame fighjendu i bit di inizio è di fine di u quadru in l'intestazione di u pacchettu di i pacchetti SLVS-EC.
FSM cù Stati di decodificazione di dati
A figura seguente mostra u FSM per SLVS-EC RX IP.
Figura 7 • FSM per SLVS-EC RX IP
Configurazione IP di u ricevitore SLVS-EC
A figura seguente mostra u configuratore IP di u ricevitore SLVS-EC.
Figura 8 • SLVS-EC Receiver IP Configurator
Parametri di cunfigurazione
A tavula seguente lista a descrizzione di i paràmetri di cunfigurazione utilizati in l'implementazione hardware di u bloccu IP di u receptore SLVS-EC. Quessi sò parametri generici è ponu varià secondu e esigenze di l'applicazione.
Table 3 • Parametri di cunfigurazione
Nome Descrizione
DATA_WIDTH Input a larghezza di dati di pixel. Supporta RAW 8, RAW 10 è RAW 12.
LANE_WIDTH Numeru di corsie SLVS-EC. Supporta dui, quattru è ottu corsi.
BUFF_DEPTH Prufundità di u buffer. Numero di pixel attivi in linea di video attiva.
A prufundità di u buffer pò esse calculata cù l'equazioni seguenti:
BUFF_DEPTH = Ceil ((Risoluzione Orizontale * Larghezza RAW) / (32 * Larghezza Lane))
Example: Larghezza RAW = 8, Larghezza di corsia = 4, è Risoluzione Orizzontale = 1920 pixel
BUFF_DEPTH = Ceil ((1920 * 8)/ (32* 4)) = 120
Ingressi è Outputs
A tavula seguente lista i porti di input è output di i paràmetri di cunfigurazione SLVS-EC RX IP
Table 4 • Ports d'Input è Output
| Signal Name | Direzzione | Larghezza | Descrizzione |
| LANE#_RX_CLK | Input | 1 | Clock recuperatu da u transceiver per quella Lane particulare |
| LANE#_RX_READY | Input | 1 | Segnale di dati pronti per Lane |
| LANE#_RX_VALID | Input | 1 | Dati Segnu validu per Lane |
| LANE#_RX_DATA | Input | 32 | Lane hà recuperatu i dati da u transceiver |
| LINE_VALID_O | Output | 1 | Segnale validu di dati per i pixel attivi in una linea |
| FRAME_VALID_O | Output | 1 | Segnale validu per e linee attive in un quadru |
| DATA_OUT_O | Output | DATA_WIDTH*LANE_WIDTH*4 | Pruduzzione di dati di pixel |
Diagramma di u tempu
A figura seguente mostra u diagramma di timing IP SLVS-EC.
Figura 9 • SLVS-EC IP Timing Diagram
Utilizazione di risorse
A tavula seguente mostra l'utilizazione di risorse di asample SLVS-EC Receiver Core implementatu in un PolarFire FPGA (pacchettu MPF300TS-1FCG1152I), per RAW 8 è quattru corsie è cunfigurazione di risoluzione orizzontale 1920.
Table 5 • Utilizazione di risorse
| Elementu | Usu |
| DFF | 3001 |
| LUT a 4 ingressi | 1826 |
| LSRAM | 16 |
Documenti / Risorse
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