MICROCHIP UG0877 SLVS-EC د پولر فائر FPGA کارونکي لارښود لپاره رسیدونکی

د بیاکتنې تاریخ

د بیاکتنې تاریخ هغه بدلونونه بیانوي چې په سند کې پلي شوي. بدلونونه د بیاکتنې لخوا لیست شوي، د اوسني خپرونې سره پیل کیږي.

بیاکتنه 4.0
لاندې د دې سند په 4.0 بیاکتنه کې د بدلونونو لنډیز دی.

• بدل شوی شکل 2، مخ 2، شکل 3، مخ 3، شکل 8، مخ 6، او شکل 9، مخ 7.
• لرې شوې برخه PLL لیږدوي، مخ 4.
• تازه شوی جدول 1، پاڼه 3، جدول 3، مخ 7، جدول 4، پاڼه 7، او جدول 5، مخ 8.
• د Pixel Clock Generation لپاره PLL برخه تازه شوې، مخ 4.
• تازه شوې برخه د ترتیب کولو پیرامیټونه، 7 پاڼه.

بیاکتنه 3.0
لاندې د دې سند په 3.0 بیاکتنه کې د بدلونونو لنډیز دی.

• SLVS-EC IP، پاڼه 2
• جدول 3 په 7 پا onه کې

بیاکتنه 2.0
لاندې د دې سند په 2.0 بیاکتنه کې د بدلونونو لنډیز دی.

• SLVS-EC IP، پاڼه 2
• د لیږدونکي ترتیب، پاڼه 3
• جدول 3 په 7 پا onه کې

بیاکتنه 1.0
بیاکتنه 1.0 د دې سند لومړۍ خپرونه وه

SLVS-EC IP

SLVS-EC د راتلونکي نسل لوړ ریزولوشن CMOS عکس سینسرونو لپاره د سوني لوړ سرعت انٹرفیس دی. دا معیار د سرایت شوي ساعت ټیکنالوژۍ له امله د لین څخه تر لین سکیو زغم دی. دا د لوړ سرعت او اوږد واټن لیږد شرایطو کې د بورډ کچې ډیزاین اسانه کوي. SLVS-EC Rx IP کور د پولر فایر FPGA لپاره د عکس سینسر ډیټا ترلاسه کولو لپاره SLVS-EC انٹرفیس چمتو کوي. IP د 4.752 Gbps سرعت ملاتړ کوي. د IP کور د RAW 8، RAW 10، او RAW 12 ترتیبونو لپاره دوه، څلور، او اته لینونه ملاتړ کوي. لاندې انځور د SLVS-EC کیمرې حل لپاره د سیسټم ډیاګرام ښیي.

شکل 1 • SLVS-EC IP بلاک ډیاګرام

پولر فائر® ټرانسیور د SLVS-EC سینسر لپاره د PHY انٹرفیس په توګه کارول کیږي ځکه چې د SLVS-EC انٹرفیس د ایمبیډ شوي ساعت ټیکنالوژي کاروي. دا د 8b10b کوډ کول هم کاروي، کوم چې د پولر فایر ټرانسیور په کارولو سره بیرته ترلاسه کیدی شي. PolarFire FPGA تر 24 ټیټ بریښنا 12.7 Gbps ټرانسسیور لینونه لري. دا ټرانسیور لینونه د SLVS-EC PHY ریسیور لینونو په توګه تنظیم کیدی شي. لکه څنګه چې په مخکینۍ شکل کې ښودل شوي، د لیږدونکي محصولات د SLVS-EC Rx IP کور سره وصل دي.

د SLVS-EC رسیدونکي حل
لاندې شمیره د Libero SoC سافټویر د SLVS-EC IP د لوړې کچې ډیزاین پلي کول او د SLVS-EC ریسیور حل لپاره اړین برخې ښیې.

شکل 2 • SLVS-EC IP سمارټ ډیزاین

د لیږدونکي ترتیب
لاندې انځور د ټرانسیور انٹرفیس ترتیب ښیي.

شکل 3 • د لیږدونکي انٹرفیس ترتیب کوونکی

ټرانسسیور دوه یا څلور لینونو ته تنظیم کیدی شي. همچنان ، د ټرانسیور سرعت د "ټرانسسیور ډیټا نرخ" کې تنظیم کیدی شي. SLVS-EC انٹرفیس د دوه باډ نرخونو ملاتړ کوي لکه څنګه چې په لاندې جدول کې لیست شوي.

جدول 1 • د SLVS-EC Baud نرخ

د Baud درجه	د Baud نرخ په Mbps کې
1	1188
2	2376
3	4752

PLL د پکسل ساعت تولید لپاره
PLL ته اړتیا ده چې د ټرانسیور تولید شوي فیبرک ساعت څخه د پکسل ساعت تولید کړي چې LANE0_RX_CLOCK دی. د پکسل ساعت تولید لپاره لاندې فورمول دی.
د پکسل ساعت = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
د RAW 8 لپاره PF_CCC تنظیم کړئ لکه څنګه چې په لاندې شکل کې ښودل شوي.

شکل 4 • د ساعت کنډیشن سرکټري

ډیزاین توضیحات
لاندې انځور د SLVS-EC چوکاټ جوړښت ښیي.

شکل 5 • د SLVS-EC چوکاټ جوړښت جوړښت

د پاکټ سرلیک د باوري لینونو سره د چوکاټ پیل او پای سیګنالونو په اړه معلومات لري. د PHY کنټرول کوډونه د SLVS-EC پاکټ جوړولو لپاره د پاکټ سرلیک پورته اضافه شوي. لاندې جدول د PHY کنټرول مختلف کوډونه لیست کوي چې په SLVS-EC پروتوکول کې کارول کیږي.

جدول 2 • د PHY کنټرول کوډ

د PHY کنټرول کوډ 8b10b سمبول ترکیب
د پیل کوډ K.28.5 – K.27.7 – K.28.2 – K.27.7
د پای کوډ K.28.5 – K.29.7 – K.30.7 – K.29.7
د پیډ کوډ K.23.7 – K.28.4 – K.28.6 – K.28.3
د ترکیب کوډ K.28.5 – D.10.5 – D.10.5 – D.10.5
بې کاره کوډ D.00.0 - D.00.0 - D.00.0 - D.00.0

SLVS-EC RX IP کور
دا برخه د SLVS-EC رسیدونکي IP د هارډویر پلي کولو توضیحات بیانوي. لاندې ارقام د سوني SLVS-EC ریسیور حل ښیي چې د پولر فائر SLVS-EC RX IP لري. دا IP د پولر فائر ټرانسیور انٹرفیس بلاک سره په ګډه کارول کیږي. لاندې انځور د SLVS-EC Rx IP داخلي بلاکونه ښیي.

شکل 6 • د SLVS-EC RX IP داخلي بلاکونه

ترتیب کوونکی
دا ماډل د پولر فایر ټرانسیور بلاکونو څخه ډاټا ترلاسه کوي او د ترکیب کوډ سره سمون لري. دا ماډل د ټرانسیور څخه ترلاسه شوي بایټونو کې د همغږي کوډ ګوري او د بایټ حد ته لاک کوي.

slvsec_phy_rx
دا ماډل د الینر څخه ډاټا ترلاسه کوي او راتلونکی SLVS PHY کڅوړې ډیکوډ کوي. دا ماډل د همغږي کولو ترتیب څخه تیریږي او بیا د pkt_en سیګنال رامینځته کوي چې د سټارټ کوډ څخه پیل کیږي او د پای کوډ پای ته رسیږي. دا د ډیټا پیکټو څخه د PAD کوډ هم لرې کوي او ډیټا راتلونکي ماډل ته لیږي چې slvsrx_decoder دی.

slvsrx_decoder
دا ماډل د slvsec_phy_rx ماډل څخه ډاټا ترلاسه کوي او د پیکسل ډاټا د تادیاتو څخه استخراجوي. دا ماډل په هر لین کې په هر ساعت کې څلور پکسلونه استخراجوي او محصول ته لیږي. دا د فعالو لینونو لپاره د لاین معتبر سیګنال رامینځته کوي چې د فعال ویډیو ډیټا تاییدوي. دا د SLVS-EC پاکټونو د پاکټ سرلیک کې د چوکاټ پیل او چوکاټ پای بټونو ته په کتلو سره د فریم معتبر سیګنال هم رامینځته کوي

FSM د ډیټا کوډ کولو ریاستونو سره
لاندې ارقام د SLVS-EC RX IP لپاره FSM ښیي.

شکل 7 • FSM د SLVS-EC RX IP لپاره

د SLVS-EC رسیدونکي IP ترتیب
لاندې ارقام د SLVS-EC رسیدونکي IP ترتیب کوونکی ښیې.

شکل 8 • SLVS-EC ترلاسه کونکی IP ترتیب کوونکی

د ترتیب پارامترونه
لاندې جدول د ترتیب کولو پیرامیټونو توضیحات لیست کوي چې د SLVS-EC رسیدونکي IP بلاک هارډویر پلي کولو کې کارول کیږي. دا عمومي پیرامیټونه دي او د غوښتنلیک اړتیاو پراساس توپیر کولی شي.

جدول 3 • د ترتیب پارامترونه

د نوم تشریح
DATA_WIDTH د پکسل ډیټا عرض داخل کړئ. د RAW 8، RAW 10، او RAW 12 ملاتړ کوي.
LANE_WIDTH شمیره د SLVS-EC لینونو. دوه، څلور، او اته لینونه ملاتړ کوي.
BUFF_DEPTH د بفر ژوروالی. د فعال ویډیو لاین کې د فعال پکسلونو شمیر.

د بفر ژوروالی د لاندې معادلو په کارولو سره محاسبه کیدی شي:
BUFF_DEPTH = Ceil ((افقی ریزولوشن * RAW پلنوالی) / (32 * د لین پلنوالی))
Example: RAW width = 8، د لین عرض = 4، او افقی ریزولوشن = 1920 پکسلز
BUFF_DEPTH = سیل ((1920*8)/ (32*4)) = 120

داخلې او محصولات
لاندې جدول د SLVS-EC RX IP ترتیب کولو پیرامیټونو داخل او محصول بندرونه لیست کوي

4 جدول • د ننوتو او تولید بندرونه

د سیګنال نوم	هدایت	عرض	تفصیل
لین # _RX_CLK	داخلول	1	د دې ځانګړي لین لپاره د ټرانسیور څخه ترلاسه شوی ساعت
لین # _RX_READY	داخلول	1	د لین لپاره ډیټا چمتو سیګنال
لین # _RX_VALID	داخلول	1	د لین لپاره ډیټا معتبر سیګنال
لین # _RX_DATA	داخلول	32	لین د ټرانسسیور څخه ډاټا ترلاسه کړه
LINE_VALID_O	محصول	1	په یوه لیکه کې د فعال پکسلونو لپاره د ډیټا معتبر سیګنال
FRAME_VALID_O	محصول	1	په چوکاټ کې د فعالو لینونو لپاره معتبر سیګنال
DATA_OUT_O	محصول	DATA_WIDTH*LANE_WIDTH*4	د پکسل ډیټا تولید

د وخت ډیاګرام
لاندې انځور د SLVS-EC IP وخت ډیاګرام ښیي.

شکل 9 • SLVS-EC IP د وخت ډیاګرام

د سرچینو کارول
لاندې جدول د سرچینې کارول ښیې لکه څنګه چېample SLVS-EC ریسیور کور په پولر فایر FPGA (MPF300TS-1FCG1152I بسته) کې پلي شوی ، د RAW 8 او څلور لینونو او 1920 افقی ریزولوشن ترتیب لپاره.

جدول 5 • د سرچینو کارول

عنصر	کارول
DFFs	3001
4-انپټ LUTs	1826
LSRAMs	16

اسناد / سرچینې

MICROCHIP UG0877 SLVS-EC د پولر فایر FPGA لپاره رسیدونکی [pdf] د کارونکي لارښود UG0877، UG0877 د پولر فایر FPGA لپاره SLVS-EC ریسیور، د پولر فایر FPGA لپاره SLVS-EC ریسیور، د پولر فایر FPGA لپاره ریسیور، پولر فایر FPGA

حوالې

• د کارن لارښود