MICROCHIP UG0877 SLVS-EC Riċevitur għal Polar Fire FPGA Gwida għall-Utent
Storja tar-Reviżjoni
L-istorja tar-reviżjoni tiddeskrivi l-bidliet li ġew implimentati fid-dokument. Il-bidliet huma elenkati b'reviżjoni, li tibda bil-pubblikazzjoni attwali.
Reviżjoni 4.0
Dan li ġej huwa sommarju tal-bidliet li saru fir-reviżjoni 4.0 ta' dan id-dokument.
- Mibdul Figura 2, paġna 2, Figura 3, paġna 3, Figura 8, paġna 6, u Figura 9, paġna 7.
- Sezzjoni Imneħħija Transmit PLL, paġna 4.
- Aġġornata Tabella 1, paġna 3, Tabella 3, paġna 7, Tabella 4, paġna 7, u Tabella 5, paġna 8.
- Sezzjoni aġġornata PLL għal Pixel Clock Generation, paġna 4.
- Sezzjoni aġġornata Parametri tal-Konfigurazzjoni, paġna 7.
Reviżjoni 3.0
Dan li ġej huwa sommarju tal-bidliet li saru fir-reviżjoni 3.0 ta' dan id-dokument.
- SLVS-EC IP, paġna 2
- Tabella 3 f’paġna 7
Reviżjoni 2.0
Dan li ġej huwa sommarju tal-bidliet li saru fir-reviżjoni 2.0 ta' dan id-dokument.
- SLVS-EC IP, paġna 2
- Konfigurazzjoni tat-Transceiver, paġna 3
- Tabella 3 f’paġna 7
Reviżjoni 1.0
Ir-Reviżjoni 1.0 kienet l-ewwel pubblikazzjoni ta’ dan id-dokument
SLVS-EC IP
SLVS-EC huwa l-interface ta 'veloċità għolja ta' Sony għal sensuri tal-immaġni CMOS b'riżoluzzjoni għolja tal-ġenerazzjoni li jmiss. Dan l-istandard huwa tolleranti għat-tfixkil minn korsija għal korsija minħabba t-teknoloġija ta 'l-arloġġ inkorporata. Jagħmel disinn ta 'livell ta' bord faċli f'termini ta 'trasmissjoni b'veloċità għolja u fuq distanza twila. Il-qalba SLVS-EC Rx IP tipprovdi interface SLVS-EC għal PolarFire FPGA biex tirċievi data tas-sensorju tal-immaġni. L-IP jappoġġja veloċità sa 4.752 Gbps. Il-qalba tal-IP tappoġġja żewġ, erba 'u tmien korsiji għal konfigurazzjonijiet RAW 8, RAW 10, u RAW 12. Il-figura li ġejja turi d-dijagramma tas-sistema għas-soluzzjoni tal-kamera SLVS-EC.
Figura 1 • SLVS-EC IP Block Diagram
It-transceiver Polar Fire® jintuża bħala l-interface PHY għas-sensor SLVS-EC peress li l-interface SLVS-EC juża teknoloġija tal-arloġġ inkorporata. Juża wkoll kodifikazzjoni 8b10b, li tista 'tiġi rkuprata bl-użu tat-transceiver PolarFire. PolarFire FPGA għandu sa 24 korsiji ta 'transceiver ta' enerġija baxxa ta '12.7 Gbps. Dawn il-korsiji tat-transceiver jistgħu jiġu kkonfigurati bħala l-korsiji tar-riċevituri SLVS-EC PHY. Kif muri fil-figura preċedenti, l-outputs tat-transceiver huma konnessi mal-qalba SLVS-EC Rx IP.
Soluzzjoni ta' Riċevitur SLVS-EC
Il-figura li ġejja turi l-implimentazzjoni tad-disinn tal-ogħla livell tas-softwer Libero SoC ta 'SLVS-EC IP u l-komponenti meħtieġa għas-soluzzjoni ta' riċevitur SLVS-EC.
Figura 2 • SLVS-EC IP SmartDesign
Konfigurazzjoni tat-Transceiver
Il-figura li ġejja turi l-konfigurazzjoni tal-interface tat-transceiver.
Figura 3 • Konfiguratur tal-Interface tat-Transceiver
It-Transceiver jista' jiġi kkonfigurat għal żewġ jew erba' korsiji. Ukoll, il-veloċità tat-transceiver tista 'tiġi ssettjata bir-"Rata tad-dejta tat-Transceiver". L-interface SLVS-EC jappoġġja żewġ baud rates kif elenkat fit-tabella li ġejja.
Tabella 1 • SLVS-EC Baud Rate
| Grad Baud | Baud Rate f'Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL għal Pixel Clock Generation
Huwa meħtieġ PLL biex jiġġenera arloġġ tal-pixel mill-arloġġ tad-drapp iġġenerat minn Transceiver jiġifieri, LANE0_RX_CLOCK. Li ġejja hija l-formula biex tiġġenera l-arloġġ tal-pixel.
Arloġġ tal-pixel = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Ikkonfigura l-PF_CCC għal RAW 8 kif muri fil-figura li ġejja.
Figura 4 • Ċirkwiti ta' Kundizzjonament ta' Arloġġ
Deskrizzjoni tad-Disinn
Il-figura li ġejja turi l-istruttura SLVS-EC Frame Format.
Figura 5 • Struttura tal-Format tal-Qafas SLVS-EC
L-intestatura tal-Pakkett fiha informazzjoni dwar is-sinjali tal-bidu u t-tmiem tal-qafas flimkien mal-linji Validi. Il-kodiċi tal-kontroll PHY huma miżjuda fuq l-intestatura tal-pakkett biex jiffurmaw il-pakkett SLVS-EC. It-tabella li ġejja telenka l-kodiċijiet ta’ kontroll PHY differenti użati fil-protokoll SLVS-EC.
Tabella 2 • Kodiċi ta' Kontroll PHY
Kodiċi ta' Kontroll PHY 8b10b Kombinazzjoni tas-Simbolu
Bidu Kodiċi K.28.5 – K.27.7 – K.28.2 – K.27.7
Kodiċi Tmiem K.28.5 – K.29.7 – K.30.7 – K.29.7
Kodiċi Pad K.23.7 – K.28.4 – K.28.6 – K.28.3
Kodiċi tas-sinkronizzazzjoni K.28.5 – D.10.5 – D.10.5 – D.10.5
Kodiċi Idle D.00.0 – D.00.0 – D.00.0 – D.00.0
SLVS-EC RX IP Core
Din it-taqsima tiddeskrivi d-dettalji tal-implimentazzjoni tal-hardware tal-SLVS-EC Receiver IP. Il-figura li ġejja turi s-soluzzjoni tar-riċevitur Sony SLVS-EC li fiha l-IP Polar Fire SLVS-EC RX. Dan l-IP jintuża flimkien mal-blokk tal-interface tat-transceiver Polar Fire. Il-figura li ġejja turi l-blokki interni tal-SLVS-EC Rx IP.
Figura 6 • Blokki Interni tal-SLVS-EC RX IP
aligner
Dan il-modulu jirċievi d-dejta mill-blokki tat-transceiver PolarFire u jallinja mal-kodiċi tas-sinkronizzazzjoni. Dan il-modulu jfittex il-kodiċi tas-sinkronizzazzjoni fil-bytes riċevuti mit-transceiver u jillokkja mal-konfini tal-byte.
slvsec_phy_rx
Dan il-modulu jirċievi d-dejta mill-aligner u jiddekodifika l-pakketti SLVS PHY deħlin. Dan il-modulu jgħaddi mis-sekwenza tas-sinkronizzazzjoni u mbagħad, jiġġenera s-sinjal pkt_en li jibda mill-Kodiċi tal-Bidu u jispiċċa fil-kodiċi tat-tmiem. Tneħħi wkoll il-kodiċi PAD mill-pakketti tad-dejta u tibgħat id-dejta lill-modulu li jmiss li huwa slvsrx_decoder.
slvsrx_decoder
Dan il-modulu jirċievi d-dejta mill-modulu slvsec_phy_rx u jiġbed id-dejta tal-pixel mill-payload. Dan il-modulu estratti erba 'pixels għal kull arloġġ għal kull korsija u jibgħat lill-output. Jiġġenera s-sinjal validu tal-linja għal-linji attivi li jivvalidaw id-dejta tal-vidjo attiva. Jiġġenera wkoll is-sinjal validu tal-Frame billi tħares lejn il-bits tal-bidu tal-qafas u tat-tmiem tal-qafas fl-header tal-pakkett tal-pakketti SLVS-EC
FSM bi Stati ta' Dekodifikazzjoni tad-Data
Il-figura li ġejja turi l-FSM għal SLVS-EC RX IP.
Figura 7 • FSM għal SLVS-EC RX IP
Konfigurazzjoni tal-IP tar-riċevitur SLVS-EC
Il-figura li ġejja turi l-konfiguratur tal-IP tar-riċevitur SLVS-EC.
Figura 8 • Konfiguratur tal-IP tar-Riċevitur SLVS-EC
Parametri tal-Konfigurazzjoni
It-tabella li ġejja telenka d-deskrizzjoni tal-parametri tal-konfigurazzjoni użati fl-implimentazzjoni tal-ħardwer tal-blokk IP tar-riċevitur SLVS-EC. Dawn huma parametri ġeneriċi u jistgħu jvarjaw skont ir-rekwiżiti tal-applikazzjoni.
Tabella 3 • Parametri ta' Konfigurazzjoni
Isem Deskrizzjoni
DATA_WIDTH Input wisa' tad-data tal-pixel. Jappoġġja RAW 8, RAW 10, u RAW 12.
LANE_WIDTH Numru ta’ korsiji SLVS-EC. Jappoġġja żewġ, erba ', u tmien korsiji.
BUFF_DEPTH Fond tal-buffer. Numru ta 'pixels attivi fil-linja tal-vidjo attiva.
Il-fond tal-buffer jista’ jiġi kkalkulat bl-użu tal-ekwazzjoni li ġejja:
BUFF_DEPTH = Limitu ((Riżoluzzjoni Orizzontali * wisa' RAW) / (32 * Wisa' tal-karreġġjata))
Example: Wisa' RAW = 8, Wisa' tal-karreġġjata = 4, u Riżoluzzjoni Orizzontali = 1920 pixel
BUFF_DEPTH = Limitu ((1920 * 8)/ (32* 4)) = 120
Inputs u Outputs
It-tabella li ġejja telenka l-portijiet tad-dħul u tal-ħruġ tal-parametri tal-konfigurazzjoni SLVS-EC RX IP
Tabella 4 • Portijiet ta' Input u Output
| Isem tas-Sinjal | Direzzjoni | Wisa' | Deskrizzjoni |
| LANE#_RX_CLK | Input | 1 | Arloġġ irkuprat mit-transceiver għal dik Lane partikolari |
| LANE#_RX_READY | Input | 1 | Sinjal ta' data lesta għal Lane |
| LANE#_RX_VALID | Input | 1 | Dejta Sinjal Valid għal Lane |
| LANE#_RX_DATA | Input | 32 | Lane irkuprat data minn transceiver |
| LINE_VALID_O | Output | 1 | Sinjal validu tad-dejta għal pixels attivi f'linja |
| FRAME_VALID_O | Output | 1 | Sinjal validu għal linji Attivi f'qafas |
| DATA_OUT_O | Output | DATA_WIDTH*LANE_WIDTH*4 | Output tad-dejta tal-pixel |
Dijagramma taż-żmien
Il-figura li ġejja turi d-dijagramma tal-ħin SLVS-EC IP.
Figura 9 • SLVS-EC IP Timing Diagram
Użu tar-Riżorsi
It-tabella li ġejja turi l-użu tar-riżorsi ta 'asample SLVS-EC Receiver Core implimentati fi PolarFire FPGA (pakkett MPF300TS-1FCG1152I), għal RAW 8 u erba 'korsiji u konfigurazzjoni ta' riżoluzzjoni orizzontali 1920.
Tabella 5 • Użu tar-Riżorsi
| Element | Użu |
| DFFs | 3001 |
| LUTs b'4 input | 1826 |
| LSRAMs | 16 |
Dokumenti / Riżorsi
 |
MICROCHIP UG0877 SLVS-EC Riċevitur għal PolarFire FPGA [pdfGwida għall-Utent UG0877, UG0877 SLVS-EC Riċevitur għal PolarFire FPGA, SLVS-EC Riċevitur għal PolarFire FPGA, Riċevitur għal PolarFire FPGA, PolarFire FPGA |
