MICROCHIP UG0877 SLVS-EC وصول ڪندڙ پولر فائر FPGA يوزر گائيڊ لاءِ

نظرثاني جي تاريخ

نظرثاني جي تاريخ بيان ڪري ٿي تبديلين کي جيڪي دستاويز ۾ لاڳو ڪيا ويا. تبديلين کي نظر ثاني سان درج ڪيو ويو آهي، موجوده اشاعت سان شروع ٿيندي.

نظرثاني 4.0
هن دستاويز جي نظرثاني 4.0 ۾ ڪيل تبديلين جو هيٺيون خلاصو آهي.

• تبديل ٿيل تصوير 2، صفحو 2، تصوير 3، صفحو 3، تصوير 8، صفحو 6، ۽ تصوير 9، صفحو 7.
• هٽايو ويو سيڪشن ٽرانسمٽ پي ايل ايل، صفحو 4.
• اپڊيٽ ڪيل جدول 1، صفحو 3، جدول 3، صفحو 7، جدول 4، صفحو 7، ۽ جدول 5، صفحو 8.
• تازه ٿيل سيڪشن PLL Pixel Clock Generation لاءِ، صفحو 4.
• اپڊيٽ ٿيل سيڪشن ڪنفيگريشن پيرا ميٽرز، صفحو 7.

نظرثاني 3.0
هن دستاويز جي نظرثاني 3.0 ۾ ڪيل تبديلين جو هيٺيون خلاصو آهي.

• SLVS-EC IP، صفحو 2
• صفحو 3 تي جدول 7

نظرثاني 2.0
هن دستاويز جي نظرثاني 2.0 ۾ ڪيل تبديلين جو هيٺيون خلاصو آهي.

• SLVS-EC IP، صفحو 2
• ٽرانسيور ترتيب، صفحو 3
• صفحو 3 تي جدول 7

نظرثاني 1.0
نظرثاني 1.0 هن دستاويز جي پهرين اشاعت هئي

SLVS-EC IP

SLVS-EC سوني جو تيز رفتار انٽرفيس آهي جيڪو ايندڙ نسل جي اعليٰ ريزوليوشن CMOS تصويري سينسر لاءِ آهي. هي معيار لين کان لين اسڪيو کي برداشت ڪري ٿو ڇاڪاڻ ته ايمبيڊ ٿيل ڪلاڪ ٽيڪنالاجي جي ڪري. اهو تيز رفتار ۽ ڊگھي فاصلي جي ٽرانسميشن جي لحاظ کان بورڊ جي سطح جي ڊيزائن کي آسان بڻائي ٿو. SLVS-EC Rx IP core SLVS-EC انٽرفيس مهيا ڪري ٿو پولار فائر FPGA لاءِ تصوير سينسر ڊيٽا حاصل ڪرڻ لاءِ. IP 4.752 Gbps جي رفتار کي سپورٽ ڪري ٿو. IP ڪور RAW 8، RAW 10، ۽ RAW 12 ترتيبن لاءِ ٻه، چار، ۽ اٺ لين کي سپورٽ ڪري ٿو. هيٺ ڏنل انگ اکر ڏيکاري ٿو سسٽم ڊاگرام لاء SLVS-EC ڪئميرا حل.

شڪل 1 • SLVS-EC IP بلاڪ ڊاگرام

پولر فائر® ٽرانسيور SLVS-EC سينسر لاءِ PHY انٽرفيس طور استعمال ڪيو ويندو آهي ڇاڪاڻ ته SLVS-EC انٽرفيس ايمبيڊڊ ڪلاڪ ٽيڪنالاجي استعمال ڪندو آهي. اهو پڻ 8b10b انڪوڊنگ استعمال ڪري ٿو، جيڪو پولار فائر ٽرانسيور استعمال ڪندي بحال ڪري سگهجي ٿو. PolarFire FPGA وٽ 24 گھٽ پاور 12.7 Gbps ٽرانسيور لين تائين آھي. اهي ٽرانسيور لين SLVS-EC PHY رسيور لين جي طور تي ترتيب ڏئي سگهجن ٿيون. جيئن اڳئين شڪل ۾ ڏيکاريل آهي، ٽرانسيور آئوٽ SLVS-EC Rx IP ڪور سان ڳنڍيل آهن.

SLVS-EC وصول ڪندڙ حل
هيٺ ڏنل انگ اکر ڏيکاري ٿو Libero SoC سافٽ ويئر اعليٰ سطحي ڊيزائن تي عمل درآمد SLVS-EC IP ۽ SLVS-EC رسيور حل لاءِ گهربل اجزاء.

شڪل 2 • SLVS-EC IP SmartDesign

ٽرانسيور جي ترتيب
هيٺ ڏنل انگ اکر ڏيکاري ٿو ٽرانسيور انٽرفيس جي ترتيب.

شڪل 3 • ٽرانسيور انٽرفيس ڪنفيگريٽر

Transceiver يا ته ٻن يا چار لين تي ترتيب ڏئي سگهجي ٿو. انهي سان گڏ، ٽرانسيور جي رفتار کي "ٽرانسسيور ڊيٽا جي شرح" تي مقرر ڪري سگهجي ٿو. SLVS-EC انٽرفيس ٻن باڊ جي شرحن کي سپورٽ ڪري ٿو جيئن ھيٺ ڏنل جدول ۾ ڏنل آھي.

ٽيبل 1 • SLVS-EC Baud شرح

بيڊ گريڊ	Mbps ۾ Baud جي شرح
1	1188
2	2376
3	4752

Pixel گھڙي جي نسل لاء PLL
هڪ پي ايل ايل جي ضرورت هوندي آهي پکسل ڪلاڪ پيدا ڪرڻ لاءِ Transceiver مان ٺهيل فيبرڪ ڪلاڪ يعني LANE0_RX_CLOCK. ھيٺ ڏنل فارمولا آھي پکسل گھڙي ٺاھيو.
پکسل ڪلاڪ = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
RAW 8 لاءِ PF_CCC ترتيب ڏيو جيئن ھيٺ ڏنل شڪل ۾ ڏيکاريل آھي.

شڪل 4 • ڪلاڪ ڪنڊيشننگ سرڪيٽري

خاڪي جي وضاحت
هيٺ ڏنل انگ اکر ڏيکاري ٿو SLVS-EC فريم فارميٽ جي جوڙجڪ.

شڪل 5 • SLVS-EC فريم فارميٽ جي جوڙجڪ

Packet header ۾ صحيح لائينن سان گڏ فريم جي شروعات ۽ آخر سگنلن بابت معلومات شامل آھي. PHY ڪنٽرول ڪوڊ SLVS-EC پيڪيٽ ٺاهڻ لاءِ پيڪٽ هيڊر جي مٿان شامل ڪيا ويا آهن. هيٺ ڏنل جدول SLVS-EC پروٽوڪول ۾ استعمال ٿيل مختلف PHY ڪنٽرول ڪوڊن جي فهرست ڏيکاري ٿو.

ٽيبل 2 • PHY ڪنٽرول ڪوڊ

PHY ڪنٽرول ڪوڊ 8b10b علامتي ميلاپ
شروع ڪوڊ K.28.5 - K.27.7 - K.28.2 - K.27.7
ختم ڪوڊ K.28.5 - K.29.7 - K.30.7 - K.29.7
پيڊ ڪوڊ K.23.7 - K.28.4 - K.28.6 - K.28.3
هم وقت سازي ڪوڊ K.28.5 - D.10.5 - D.10.5 - D.10.5
بيڪار ڪوڊ D.00.0 - D.00.0 - D.00.0 - D.00.0

SLVS-EC RX IP ڪور
هي سيڪشن SLVS-EC وصول ڪندڙ IP جي هارڊويئر تي عمل درآمد جي تفصيل بيان ڪري ٿو. هيٺ ڏنل انگ اکر ڏيکاري ٿو سوني SLVS-EC رسيور حل جنهن ۾ پولر فائر SLVS-EC RX IP شامل آهي. هي IP پولر فائر ٽرانسيور انٽرفيس بلاڪ سان گڏ استعمال ڪيو ويندو آهي. هيٺ ڏنل انگ اکر ڏيکاري ٿو اندروني بلاڪ SLVS-EC Rx IP.

شڪل 6 • SLVS-EC RX IP جا اندروني بلاڪ

ترتيب ڏيڻ وارو
هي ماڊل پولار فائر ٽرانسيور بلاڪ مان ڊيٽا وصول ڪري ٿو ۽ هم وقت سازي ڪوڊ کي ترتيب ڏئي ٿو. هي ماڊل ٽرانسيور کان وصول ڪيل بائيٽ ۾ هم وقت سازي ڪوڊ ڳولي ٿو ۽ بائيٽ جي حد تائين بند ڪري ٿو.

slvsec_phy_rx
هي ماڊل الائنر کان ڊيٽا وصول ڪري ٿو ۽ ايندڙ SLVS PHY پيڪٽس کي ڊيڪوڊ ڪري ٿو. هي ماڊل هم وقت سازي جي ترتيب مان گذري ٿو ۽ پوءِ، ٺاهي ٿو pkt_en سگنل شروعاتي ڪوڊ کان شروع ٿئي ٿو ۽ آخر ڪوڊ تي ختم ٿئي ٿو. اهو پڻ ڊيٽا پيڪٽس مان PAD ڪوڊ ڪڍي ٿو ۽ ڊيٽا کي ايندڙ ماڊل ڏانهن موڪلي ٿو جيڪو slvsrx_decoder آهي.

slvsrx_decoder
هي ماڊل slvsec_phy_rx ماڊل مان ڊيٽا حاصل ڪري ٿو ۽ پيلي لوڊ مان پکسل ڊيٽا ڪڍي ٿو. هي ماڊل چار پکسلز في ڪلاڪ في لين ڪڍي ٿو ۽ ٻاھرين ڏانھن موڪلي ٿو. اهو فعال وڊيو ڊيٽا جي تصديق ڪندڙ فعال لائينن لاءِ لائن صحيح سگنل ٺاهي ٿو. اهو SLVS-EC پيڪٽس جي پيڪٽ هيڊر ۾ فريم شروع ۽ فريم جي آخر بِٽ کي ڏسڻ سان فريم صحيح سگنل پڻ ٺاهي ٿو.

FSM ڊيٽا ڊيڪوڊنگ رياستن سان
هيٺ ڏنل انگ اکر ڏيکاري ٿو FSM لاءِ SLVS-EC RX IP.

شڪل 7 • SLVS-EC RX IP لاءِ FSM

SLVS-EC وصول ڪندڙ IP ترتيب
هيٺ ڏنل انگ اکر ڏيکاري ٿو SLVS-EC وصول ڪندڙ IP ترتيب ڏيڻ وارو.

شڪل 8 • SLVS-EC وصول ڪندڙ IP ڪنفيگريٽر

تشڪيل جي پيراگراف
هيٺ ڏنل جدول SLVS-EC رسيور IP بلاڪ جي هارڊويئر تي عمل درآمد ۾ استعمال ٿيل ترتيبن جي ماپن جي وضاحت کي لسٽ ڪري ٿو. اهي عام پيٽرولر آهن ۽ ايپليڪيشن گهرجن جي بنياد تي مختلف ٿي سگهن ٿا.

جدول 3 • ٺاھ جوڙ جا پيرا ميٽر

نالي جي وضاحت
DATA_WIDTH ان پٽ پکسل ڊيٽا جي چوٽي. RAW 8، RAW 10، ۽ RAW 12 کي سپورٽ ڪري ٿو.
LANE_WIDTH نمبر SLVS-EC لين جو. ٻن، چار، ۽ اٺ لين کي سپورٽ ڪري ٿو.
BUFF_DEPTH بفر جي کوٽائي. فعال وڊيو لائن ۾ فعال پکسلز جو تعداد.

هيٺ ڏنل مساوات کي استعمال ڪندي بفر جي کوٽائي جو اندازو لڳائي سگهجي ٿو:
BUFF_DEPTH = ڇت (افقي قرارداد * RAW ويڪر) / (32 * لين ويڪر)
Example: RAW width = 8، لين جي ويڪر = 4، ۽ Horizontal Resolution = 1920 پکسلز
BUFF_DEPTH = ڇت (1920 * 8)/ (32*4)) = 120

ان پٽ ۽ آئوٽ پُٽ
ھيٺ ڏنل جدول SLVS-EC RX IP ترتيبن جي پيٽرولن جي ان پٽ ۽ ٻاھرين بندرگاھن کي لسٽ ڪري ٿو

ٽيبل 4 • ان پٽ ۽ آئوٽ پٽ پورٽس

سگنل جو نالو	ھدايت	ويڪر	وصف
لين#_RX_CLK	ان پٽ	1	ان مخصوص لين لاءِ ٽرانسيور مان حاصل ڪيل ڪلاڪ
لين#_RX_READY	ان پٽ	1	لين لاءِ ڊيٽا تيار سگنل
لين#_RX_VALID	ان پٽ	1	لين لاءِ ڊيٽا صحيح سگنل
لين#_RX_DATA	ان پٽ	32	لين ٽرانسيور کان ڊيٽا حاصل ڪئي
LINE_VALID_O	ٻاھر	1	هڪ لائن ۾ فعال پکسلز لاءِ ڊيٽا صحيح سگنل
FRAME_VALID_O	ٻاھر	1	هڪ فريم ۾ فعال لائنن لاء صحيح سگنل
DATA_OUT_O	ٻاھر	DATA_WIDTH*LANE_WIDTH*4	پکسل ڊيٽا آئوٽ

ٽائمنگ ڊراگرام
هيٺ ڏنل انگ اکر ڏيکاري ٿو SLVS-EC IP ٽائمنگ ڊراگرام.

شڪل 9 • SLVS-EC IP ٽائمنگ ڊراگرام

وسيلن جي استعمال
هيٺ ڏنل جدول ڏيکاري ٿو وسيلن جي استعمال جي طور تيample SLVS-EC وصول ڪندڙ ڪور هڪ PolarFire FPGA (MPF300TS-1FCG1152I پيڪيج) ۾ لاڳو ڪيو ويو آهي، RAW 8 ۽ چار لين ۽ 1920 افقي قرارداد جي ترتيب لاءِ.

جدول 5 • وسيلن جو استعمال

عنصر	استعمال
ڊي ايف ايفز	3001
4-ان پٽ LUTs	1826
LSRAMs	16

دستاويز / وسيلا

MICROCHIP UG0877 SLVS-EC وصول ڪندڙ پولر فائر FPGA لاءِ [pdf] استعمال ڪندڙ ھدايت UG0877، UG0877 SLVS-EC رسيور پولر فائر FPGA لاءِ، SLVS-EC رسيور پولر فائر FPGA لاءِ، وصول ڪندڙ PolarFire FPGA لاءِ، PolarFire FPGA

حوالو

• استعمال ڪندڙ دستي