ਪੋਲਰ ਫਾਇਰ FPGA ਯੂਜ਼ਰ ਗਾਈਡ ਲਈ ਮਾਈਕ੍ਰੋਚਿੱਪ UG0877 SLVS-EC ਰਿਸੀਵਰ
ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ
ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ ਉਹਨਾਂ ਤਬਦੀਲੀਆਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ ਜੋ ਦਸਤਾਵੇਜ਼ ਵਿੱਚ ਲਾਗੂ ਕੀਤੇ ਗਏ ਸਨ। ਪਰਿਵਰਤਨ ਮੌਜੂਦਾ ਪ੍ਰਕਾਸ਼ਨ ਤੋਂ ਸ਼ੁਰੂ ਕਰਦੇ ਹੋਏ, ਸੰਸ਼ੋਧਨ ਦੁਆਰਾ ਸੂਚੀਬੱਧ ਕੀਤੇ ਗਏ ਹਨ।
ਸੰਸ਼ੋਧਨ 4.0
ਹੇਠਾਂ ਇਸ ਦਸਤਾਵੇਜ਼ ਦੇ ਸੰਸ਼ੋਧਨ 4.0 ਵਿੱਚ ਕੀਤੀਆਂ ਤਬਦੀਲੀਆਂ ਦਾ ਸਾਰ ਹੈ।
- ਚਿੱਤਰ 2, ਪੰਨਾ 2, ਚਿੱਤਰ 3, ਪੰਨਾ 3, ਚਿੱਤਰ 8, ਪੰਨਾ 6, ਅਤੇ ਚਿੱਤਰ 9, ਪੰਨਾ 7 ਨੂੰ ਬਦਲਿਆ ਗਿਆ।
- ਹਟਾਇਆ ਸੈਕਸ਼ਨ ਟ੍ਰਾਂਸਮਿਟ PLL, ਪੰਨਾ 4।
- ਸਾਰਣੀ 1, ਪੰਨਾ 3, ਸਾਰਣੀ 3, ਪੰਨਾ 7, ਸਾਰਣੀ 4, ਪੰਨਾ 7, ਅਤੇ ਸਾਰਣੀ 5, ਪੰਨਾ 8 ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ।
- ਪਿਕਸਲ ਕਲਾਕ ਜਨਰੇਸ਼ਨ, ਪੰਨਾ 4 ਲਈ ਅੱਪਡੇਟ ਕੀਤਾ ਸੈਕਸ਼ਨ PLL।
- ਅੱਪਡੇਟ ਕੀਤਾ ਭਾਗ ਸੰਰਚਨਾ ਮਾਪਦੰਡ, ਸਫ਼ਾ 7।
ਸੰਸ਼ੋਧਨ 3.0
ਹੇਠਾਂ ਇਸ ਦਸਤਾਵੇਜ਼ ਦੇ ਸੰਸ਼ੋਧਨ 3.0 ਵਿੱਚ ਕੀਤੀਆਂ ਤਬਦੀਲੀਆਂ ਦਾ ਸਾਰ ਹੈ।
- SLVS-EC IP, ਪੰਨਾ 2
- ਪੰਨਾ 3 ਤੇ ਸਾਰਣੀ 7
ਸੰਸ਼ੋਧਨ 2.0
ਹੇਠਾਂ ਇਸ ਦਸਤਾਵੇਜ਼ ਦੇ ਸੰਸ਼ੋਧਨ 2.0 ਵਿੱਚ ਕੀਤੀਆਂ ਤਬਦੀਲੀਆਂ ਦਾ ਸਾਰ ਹੈ।
- SLVS-EC IP, ਪੰਨਾ 2
- ਟ੍ਰਾਂਸਸੀਵਰ ਕੌਂਫਿਗਰੇਸ਼ਨ, ਪੰਨਾ 3
- ਪੰਨਾ 3 ਤੇ ਸਾਰਣੀ 7
ਸੰਸ਼ੋਧਨ 1.0
ਸੰਸ਼ੋਧਨ 1.0 ਇਸ ਦਸਤਾਵੇਜ਼ ਦਾ ਪਹਿਲਾ ਪ੍ਰਕਾਸ਼ਨ ਸੀ
SLVS-EC IP
SLVS-EC ਅਗਲੀ ਪੀੜ੍ਹੀ ਦੇ ਉੱਚ-ਰੈਜ਼ੋਲਿਊਸ਼ਨ CMOS ਚਿੱਤਰ ਸੈਂਸਰਾਂ ਲਈ ਸੋਨੀ ਦਾ ਹਾਈ-ਸਪੀਡ ਇੰਟਰਫੇਸ ਹੈ। ਏਮਬੈਡਡ ਕਲਾਕ ਤਕਨਾਲੋਜੀ ਦੇ ਕਾਰਨ ਇਹ ਮਿਆਰ ਲੇਨ-ਟੂ-ਲੇਨ ਸਕਿਊ ਨੂੰ ਸਹਿਣਸ਼ੀਲ ਹੈ। ਇਹ ਹਾਈ-ਸਪੀਡ ਅਤੇ ਲੰਬੀ ਦੂਰੀ ਦੇ ਪ੍ਰਸਾਰਣ ਦੇ ਰੂਪ ਵਿੱਚ ਇੱਕ ਬੋਰਡ-ਪੱਧਰ ਦੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਆਸਾਨ ਬਣਾਉਂਦਾ ਹੈ। SLVS-EC Rx IP ਕੋਰ ਪੋਲਰਫਾਇਰ FPGA ਲਈ ਚਿੱਤਰ ਸੈਂਸਰ ਡੇਟਾ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ SLVS-EC ਇੰਟਰਫੇਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। IP 4.752 Gbps ਤੱਕ ਦੀ ਸਪੀਡ ਨੂੰ ਸਪੋਰਟ ਕਰਦਾ ਹੈ। IP ਕੋਰ RAW 8, RAW 10, ਅਤੇ RAW 12 ਸੰਰਚਨਾਵਾਂ ਲਈ ਦੋ, ਚਾਰ, ਅਤੇ ਅੱਠ ਲੇਨਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਹੇਠਾਂ ਦਿੱਤਾ ਚਿੱਤਰ SLVS-EC ਕੈਮਰਾ ਹੱਲ ਲਈ ਸਿਸਟਮ ਡਾਇਗ੍ਰਾਮ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 1 • SLVS-EC IP ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ
ਪੋਲਰ ਫਾਇਰ® ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਵਰਤੋਂ SLVS-EC ਸੈਂਸਰ ਲਈ PHY ਇੰਟਰਫੇਸ ਵਜੋਂ ਕੀਤੀ ਜਾਂਦੀ ਹੈ ਕਿਉਂਕਿ SLVS-EC ਇੰਟਰਫੇਸ ਏਮਬੈਡਡ ਕਲਾਕ ਤਕਨਾਲੋਜੀ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ। ਇਹ 8b10b ਏਨਕੋਡਿੰਗ ਦੀ ਵੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ, ਜਿਸ ਨੂੰ ਪੋਲਰਫਾਇਰ ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਮੁੜ ਪ੍ਰਾਪਤ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। ਪੋਲਰਫਾਇਰ FPGA ਕੋਲ 24 ਘੱਟ-ਪਾਵਰ 12.7 Gbps ਤੱਕ ਟ੍ਰਾਂਸਸੀਵਰ ਲੇਨ ਹਨ। ਇਹਨਾਂ ਟਰਾਂਸੀਵਰ ਲੇਨਾਂ ਨੂੰ SLVS-EC PHY ਰਿਸੀਵਰ ਲੇਨਾਂ ਦੇ ਰੂਪ ਵਿੱਚ ਸੰਰਚਿਤ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। ਜਿਵੇਂ ਕਿ ਪਿਛਲੇ ਚਿੱਤਰ ਵਿੱਚ ਦਿਖਾਇਆ ਗਿਆ ਹੈ, ਟ੍ਰਾਂਸਸੀਵਰ ਆਉਟਪੁੱਟ SLVS-EC Rx IP ਕੋਰ ਨਾਲ ਜੁੜੇ ਹੋਏ ਹਨ।
SLVS-EC ਰਿਸੀਵਰ ਹੱਲ
ਨਿਮਨਲਿਖਤ ਚਿੱਤਰ SLVS-EC IP ਦੇ Libero SoC ਸੌਫਟਵੇਅਰ ਦੇ ਉੱਚ ਪੱਧਰੀ ਡਿਜ਼ਾਈਨ ਲਾਗੂਕਰਨ ਅਤੇ SLVS-EC ਰਿਸੀਵਰ ਹੱਲ ਲਈ ਲੋੜੀਂਦੇ ਭਾਗਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 2 • SLVS-EC IP ਸਮਾਰਟ ਡਿਜ਼ਾਈਨ
ਟ੍ਰਾਂਸਸੀਵਰ ਕੌਂਫਿਗਰੇਸ਼ਨ
ਹੇਠਲਾ ਚਿੱਤਰ ਟ੍ਰਾਂਸਸੀਵਰ ਇੰਟਰਫੇਸ ਕੌਂਫਿਗਰੇਸ਼ਨ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 3 • ਟ੍ਰਾਂਸਸੀਵਰ ਇੰਟਰਫੇਸ ਕੌਂਫਿਗਰੇਟਰ
ਟ੍ਰਾਂਸਸੀਵਰ ਨੂੰ ਦੋ ਜਾਂ ਚਾਰ ਲੇਨਾਂ ਵਿੱਚ ਸੰਰਚਿਤ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। ਨਾਲ ਹੀ, ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਗਤੀ "ਟ੍ਰਾਂਸੀਵਰ ਡੇਟਾ ਰੇਟ" 'ਤੇ ਸੈੱਟ ਕੀਤੀ ਜਾ ਸਕਦੀ ਹੈ। SLVS-EC ਇੰਟਰਫੇਸ ਹੇਠਾਂ ਦਿੱਤੀ ਸਾਰਣੀ ਵਿੱਚ ਸੂਚੀਬੱਧ ਦੋ ਬਾਡ ਦਰਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
ਸਾਰਣੀ 1 • SLVS-EC ਬੌਡ ਦਰ
| ਬੌਡ ਗ੍ਰੇਡ | Mbps ਵਿੱਚ ਬੌਡ ਦਰ |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
Pixel ਕਲਾਕ ਜਨਰੇਸ਼ਨ ਲਈ PLL
ਟ੍ਰਾਂਸਸੀਵਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੀ ਫੈਬਰਿਕ ਘੜੀ ਤੋਂ ਪਿਕਸਲ ਕਲਾਕ ਬਣਾਉਣ ਲਈ ਇੱਕ PLL ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ, LANE0_RX_CLOCK। ਪਿਕਸਲ ਘੜੀ ਬਣਾਉਣ ਦਾ ਫਾਰਮੂਲਾ ਹੇਠਾਂ ਦਿੱਤਾ ਗਿਆ ਹੈ।
ਪਿਕਸਲ ਘੜੀ = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ RAW 8 ਲਈ PF_CCC ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ।
ਚਿੱਤਰ 4 • ਕਲਾਕ ਕੰਡੀਸ਼ਨਿੰਗ ਸਰਕਟਰੀ
ਡਿਜ਼ਾਇਨ ਵੇਰਵਾ
ਹੇਠਾਂ ਦਿੱਤਾ ਚਿੱਤਰ SLVS-EC ਫਰੇਮ ਫਾਰਮੈਟ ਬਣਤਰ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 5 • SLVS-EC ਫਰੇਮ ਫਾਰਮੈਟ ਬਣਤਰ
ਪੈਕੇਟ ਹੈਡਰ ਵਿੱਚ ਵੈਧ ਲਾਈਨਾਂ ਦੇ ਨਾਲ-ਨਾਲ ਫਰੇਮ ਦੀ ਸ਼ੁਰੂਆਤ ਅਤੇ ਸਮਾਪਤੀ ਸਿਗਨਲਾਂ ਬਾਰੇ ਜਾਣਕਾਰੀ ਹੁੰਦੀ ਹੈ। PHY ਕੰਟਰੋਲ ਕੋਡਾਂ ਨੂੰ SLVS-EC ਪੈਕੇਟ ਬਣਾਉਣ ਲਈ ਪੈਕੇਟ ਹੈਡਰ ਦੇ ਉੱਪਰ ਜੋੜਿਆ ਜਾਂਦਾ ਹੈ। ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ SLVS-EC ਪ੍ਰੋਟੋਕੋਲ ਵਿੱਚ ਵਰਤੇ ਗਏ ਵੱਖ-ਵੱਖ PHY ਕੰਟਰੋਲ ਕੋਡਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2 • PHY ਕੰਟਰੋਲ ਕੋਡ
PHY ਕੰਟਰੋਲ ਕੋਡ 8b10b ਚਿੰਨ੍ਹ ਸੁਮੇਲ
ਕੋਡ ਸ਼ੁਰੂ ਕਰੋ K.28.5 - K.27.7 - K.28.2 - K.27.7
ਅੰਤ ਕੋਡ K.28.5 - K.29.7 - K.30.7 - K.29.7
ਪੈਡ ਕੋਡ K.23.7 - K.28.4 - K.28.6 - K.28.3
ਸਿੰਕ ਕੋਡ K.28.5 – D.10.5 – D.10.5 – D.10.5
ਨਿਸ਼ਕਿਰਿਆ ਕੋਡ D.00.0 - D.00.0 - D.00.0 - D.00.0
SLVS-EC RX IP ਕੋਰ
ਇਹ ਭਾਗ SLVS-EC ਰਿਸੀਵਰ IP ਦੇ ਹਾਰਡਵੇਅਰ ਲਾਗੂਕਰਨ ਵੇਰਵਿਆਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ। ਹੇਠਾਂ ਦਿੱਤਾ ਚਿੱਤਰ ਸੋਨੀ SLVS-EC ਰਿਸੀਵਰ ਹੱਲ ਦਿਖਾਉਂਦਾ ਹੈ ਜਿਸ ਵਿੱਚ ਪੋਲਰ ਫਾਇਰ SLVS-EC RX IP ਹੁੰਦਾ ਹੈ। ਇਹ IP ਪੋਲਰ ਫਾਇਰ ਟ੍ਰਾਂਸਸੀਵਰ ਇੰਟਰਫੇਸ ਬਲਾਕ ਦੇ ਨਾਲ ਜੋੜ ਕੇ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ। ਹੇਠਾਂ ਦਿੱਤਾ ਚਿੱਤਰ SLVS-EC Rx IP ਦੇ ਅੰਦਰੂਨੀ ਬਲਾਕਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 6 • SLVS-EC RX IP ਦੇ ਅੰਦਰੂਨੀ ਬਲਾਕ
ਅਲਾਈਨਰ
ਇਹ ਮੋਡੀਊਲ ਪੋਲਰਫਾਇਰ ਟ੍ਰਾਂਸਸੀਵਰ ਬਲਾਕਾਂ ਤੋਂ ਡਾਟਾ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ ਅਤੇ ਸਿੰਕ ਕੋਡ ਨਾਲ ਅਲਾਈਨ ਕਰਦਾ ਹੈ। ਇਹ ਮੋਡੀਊਲ ਟ੍ਰਾਂਸਸੀਵਰ ਤੋਂ ਪ੍ਰਾਪਤ ਬਾਈਟਾਂ ਵਿੱਚ ਸਿੰਕ ਕੋਡ ਦੀ ਖੋਜ ਕਰਦਾ ਹੈ ਅਤੇ ਬਾਈਟ ਸੀਮਾ ਨੂੰ ਲੌਕ ਕਰਦਾ ਹੈ।
slvsec_phy_rx
ਇਹ ਮੋਡੀਊਲ ਅਲਾਈਨਰ ਤੋਂ ਡੇਟਾ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ ਅਤੇ ਆਉਣ ਵਾਲੇ SLVS PHY ਪੈਕੇਟਾਂ ਨੂੰ ਡੀਕੋਡ ਕਰਦਾ ਹੈ। ਇਹ ਮੋਡੀਊਲ ਸਿੰਕ੍ਰੋਨਾਈਜ਼ੇਸ਼ਨ ਕ੍ਰਮ ਵਿੱਚੋਂ ਲੰਘਦਾ ਹੈ ਅਤੇ ਫਿਰ, ਸਟਾਰਟ ਕੋਡ ਤੋਂ ਸ਼ੁਰੂ ਹੋਣ ਵਾਲਾ pkt_en ਸਿਗਨਲ ਬਣਾਉਂਦਾ ਹੈ ਅਤੇ ਅੰਤ ਕੋਡ 'ਤੇ ਖਤਮ ਹੁੰਦਾ ਹੈ। ਇਹ ਡਾਟਾ ਪੈਕੇਟ ਤੋਂ PAD ਕੋਡ ਨੂੰ ਵੀ ਹਟਾ ਦਿੰਦਾ ਹੈ ਅਤੇ ਡੇਟਾ ਨੂੰ ਅਗਲੇ ਮੋਡੀਊਲ ਨੂੰ ਭੇਜਦਾ ਹੈ ਜੋ ਕਿ slvsrx_decoder ਹੈ।
slvsrx_decoder
ਇਹ ਮੋਡੀਊਲ slvsec_phy_rx ਮੋਡੀਊਲ ਤੋਂ ਡੇਟਾ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ ਅਤੇ ਪੇਲੋਡ ਤੋਂ ਪਿਕਸਲ ਡੇਟਾ ਨੂੰ ਐਕਸਟਰੈਕਟ ਕਰਦਾ ਹੈ। ਇਹ ਮੋਡੀਊਲ ਚਾਰ ਪਿਕਸਲ ਪ੍ਰਤੀ ਘੜੀ ਪ੍ਰਤੀ ਲੇਨ ਕੱਢਦਾ ਹੈ ਅਤੇ ਆਉਟਪੁੱਟ ਨੂੰ ਭੇਜਦਾ ਹੈ। ਇਹ ਕਿਰਿਆਸ਼ੀਲ ਵੀਡੀਓ ਡੇਟਾ ਨੂੰ ਪ੍ਰਮਾਣਿਤ ਕਰਨ ਵਾਲੀਆਂ ਕਿਰਿਆਸ਼ੀਲ ਲਾਈਨਾਂ ਲਈ ਲਾਈਨ ਵੈਧ ਸਿਗਨਲ ਬਣਾਉਂਦਾ ਹੈ। ਇਹ SLVS-EC ਪੈਕੇਟ ਦੇ ਪੈਕੇਟ ਹੈਡਰ ਵਿੱਚ ਫਰੇਮ ਸਟਾਰਟ ਅਤੇ ਫਰੇਮ ਐਂਡ ਬਿਟਸ ਨੂੰ ਦੇਖ ਕੇ ਫਰੇਮ ਵੈਧ ਸਿਗਨਲ ਵੀ ਤਿਆਰ ਕਰਦਾ ਹੈ।
ਡਾਟਾ ਡੀਕੋਡਿੰਗ ਸਟੇਟਸ ਦੇ ਨਾਲ FSM
ਹੇਠਾਂ ਦਿੱਤਾ ਚਿੱਤਰ SLVS-EC RX IP ਲਈ FSM ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 7 • SLVS-EC RX IP ਲਈ FSM
SLVS-EC ਰਿਸੀਵਰ IP ਸੰਰਚਨਾ
ਹੇਠਾਂ ਦਿੱਤਾ ਚਿੱਤਰ SLVS-EC ਰਿਸੀਵਰ IP ਸੰਰਚਨਾਕਾਰ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 8 • SLVS-EC ਰਿਸੀਵਰ IP ਕੌਂਫਿਗਰੇਟਰ
ਸੰਰਚਨਾ ਪੈਰਾਮੀਟਰ
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ SLVS-EC ਰਿਸੀਵਰ IP ਬਲਾਕ ਦੇ ਹਾਰਡਵੇਅਰ ਲਾਗੂ ਕਰਨ ਵਿੱਚ ਵਰਤੇ ਗਏ ਸੰਰਚਨਾ ਮਾਪਦੰਡਾਂ ਦੇ ਵਰਣਨ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ। ਇਹ ਆਮ ਮਾਪਦੰਡ ਹਨ ਅਤੇ ਐਪਲੀਕੇਸ਼ਨ ਲੋੜਾਂ ਦੇ ਆਧਾਰ 'ਤੇ ਵੱਖ-ਵੱਖ ਹੋ ਸਕਦੇ ਹਨ।
ਸਾਰਣੀ 3 • ਕੌਂਫਿਗਰੇਸ਼ਨ ਪੈਰਾਮੀਟਰ
ਨਾਮ ਵੇਰਵਾ
DATA_WIDTH ਇਨਪੁਟ ਪਿਕਸਲ ਡਾਟਾ ਚੌੜਾਈ। RAW 8, RAW 10, ਅਤੇ RAW 12 ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
LANE_WIDTH ਨੰਬਰ SLVS-EC ਲੇਨਾਂ ਦਾ। ਦੋ, ਚਾਰ ਅਤੇ ਅੱਠ ਲੇਨਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
BUFF_DEPTH ਬਫਰ ਦੀ ਡੂੰਘਾਈ। ਕਿਰਿਆਸ਼ੀਲ ਵੀਡੀਓ ਲਾਈਨ ਵਿੱਚ ਕਿਰਿਆਸ਼ੀਲ ਪਿਕਸਲਾਂ ਦੀ ਸੰਖਿਆ।
ਹੇਠਾਂ ਦਿੱਤੇ ਸਮੀਕਰਨਾਂ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਬਫਰ ਡੂੰਘਾਈ ਦੀ ਗਣਨਾ ਕੀਤੀ ਜਾ ਸਕਦੀ ਹੈ:
BUFF_DEPTH = ਸੀਲ ((ਲੇਟਵੀਂ ਰੈਜ਼ੋਲਿਊਸ਼ਨ * RAW ਚੌੜਾਈ) / (32 * ਲੇਨ ਚੌੜਾਈ))
Example: RAW ਚੌੜਾਈ = 8, ਲੇਨ ਚੌੜਾਈ = 4, ਅਤੇ ਹਰੀਜ਼ਟਲ ਰੈਜ਼ੋਲਿਊਸ਼ਨ = 1920 ਪਿਕਸਲ
BUFF_DEPTH = ਸੀਲ (1920 * 8)/ (32*4)) = 120
ਇਨਪੁਟਸ ਅਤੇ ਆਉਟਪੁੱਟ
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਵਿੱਚ SLVS-EC RX IP ਸੰਰਚਨਾ ਪੈਰਾਮੀਟਰਾਂ ਦੇ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟਾਂ ਦੀ ਸੂਚੀ ਹੈ
ਟੇਬਲ 4 • ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟ
| ਸਿਗਨਲ ਦਾ ਨਾਮ | ਦਿਸ਼ਾ | ਚੌੜਾਈ | ਵਰਣਨ |
| ਲੇਨ#_RX_CLK | ਇੰਪੁੱਟ | 1 | ਉਸ ਖਾਸ ਲੇਨ ਲਈ ਟ੍ਰਾਂਸਸੀਵਰ ਤੋਂ ਘੜੀ ਮੁੜ ਪ੍ਰਾਪਤ ਕੀਤੀ |
| LANE# _RX_READY | ਇੰਪੁੱਟ | 1 | ਲੇਨ ਲਈ ਡਾਟਾ ਤਿਆਰ ਸਿਗਨਲ |
| LANE# _RX_VALID | ਇੰਪੁੱਟ | 1 | ਲੇਨ ਲਈ ਡਾਟਾ ਵੈਧ ਸਿਗਨਲ |
| LANE# _RX_DATA | ਇੰਪੁੱਟ | 32 | ਲੇਨ ਨੇ ਟ੍ਰਾਂਸਸੀਵਰ ਤੋਂ ਡਾਟਾ ਬਰਾਮਦ ਕੀਤਾ |
| LINE_VALID_O | ਆਉਟਪੁੱਟ | 1 | ਇੱਕ ਲਾਈਨ ਵਿੱਚ ਕਿਰਿਆਸ਼ੀਲ ਪਿਕਸਲ ਲਈ ਡੇਟਾ ਵੈਧ ਸਿਗਨਲ |
| FRAME_VALID_O | ਆਉਟਪੁੱਟ | 1 | ਇੱਕ ਫ੍ਰੇਮ ਵਿੱਚ ਕਿਰਿਆਸ਼ੀਲ ਲਾਈਨਾਂ ਲਈ ਵੈਧ ਸਿਗਨਲ |
| DATA_OUT_O | ਆਉਟਪੁੱਟ | DATA_WIDTH*LANE_WIDTH*4 | ਪਿਕਸਲ ਡਾਟਾ ਆਉਟਪੁੱਟ |
ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
ਹੇਠਾਂ ਦਿੱਤਾ ਚਿੱਤਰ SLVS-EC IP ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 9 • SLVS-EC IP ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
ਸਰੋਤ ਉਪਯੋਗਤਾ
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਦੇ ਰੂਪ ਵਿੱਚ ਸਰੋਤ ਦੀ ਵਰਤੋਂ ਨੂੰ ਦਰਸਾਉਂਦੀ ਹੈample SLVS-EC ਰਿਸੀਵਰ ਕੋਰ ਇੱਕ ਪੋਲਰਫਾਇਰ FPGA (MPF300TS-1FCG1152I ਪੈਕੇਜ) ਵਿੱਚ ਲਾਗੂ ਕੀਤਾ ਗਿਆ ਹੈ, RAW 8 ਅਤੇ ਚਾਰ ਲੇਨਾਂ ਅਤੇ 1920 ਹਰੀਜੱਟਲ ਰੈਜ਼ੋਲਿਊਸ਼ਨ ਕੌਂਫਿਗਰੇਸ਼ਨ ਲਈ।
ਸਾਰਣੀ 5 • ਸਰੋਤ ਉਪਯੋਗਤਾ
| ਤੱਤ | ਵਰਤੋਂ |
| ਡੀ.ਐੱਫ.ਐੱਫ | 3001 |
| 4-ਇਨਪੁਟ LUTs | 1826 |
| LSRAMs | 16 |
ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ
 |
ਪੋਲਰਫਾਇਰ FPGA ਲਈ ਮਾਈਕ੍ਰੋਚਿੱਪ UG0877 SLVS-EC ਰਿਸੀਵਰ [pdf] ਯੂਜ਼ਰ ਗਾਈਡ ਪੋਲਰਫਾਇਰ FPGA ਲਈ UG0877, UG0877 SLVS-EC ਰਿਸੀਵਰ, ਪੋਲਰਫਾਇਰ FPGA ਲਈ SLVS-EC ਰਿਸੀਵਰ, ਪੋਲਰਫਾਇਰ FPGA ਲਈ ਰਿਸੀਵਰ, ਪੋਲਰਫਾਇਰ FPGA ਲਈ ਰਿਸੀਵਰ |
