MICROCHIP UG0877 SLVS-EC Reseptè pou Polè Ponpye FPGA Gid itilizatè
Istwa revizyon
Istwa revizyon an dekri chanjman ki te aplike nan dokiman an. Chanjman yo nan lis pa revizyon, kòmanse ak piblikasyon aktyèl la.
Revizyon 4.0
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon 4.0 dokiman sa a.
- Ranplase Figi 2, paj 2, Figi 3, paj 3, Figi 8, paj 6, ak Figi 9, paj 7.
- Retire seksyon Transmèt PLL, paj 4.
- Mete ajou Tablo 1, paj 3, Tablo 3, paj 7, Tablo 4, paj 7, ak Tablo 5, paj 8.
- Mete ajou seksyon PLL pou Pixel Clock Generation, paj 4.
- Mete ajou seksyon Paramèt Konfigirasyon, paj 7.
Revizyon 3.0
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon 3.0 dokiman sa a.
- SLVS-EC IP, paj 2
- Tablo 3 nan paj 7
Revizyon 2.0
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon 2.0 dokiman sa a.
- SLVS-EC IP, paj 2
- Konfigirasyon Transceiver, paj 3
- Tablo 3 nan paj 7
Revizyon 1.0
Revizyon 1.0 se premye piblikasyon dokiman sa a
SLVS-EC IP
SLVS-EC se koòdone gwo vitès Sony pou pwochen jenerasyon detèktè imaj CMOS segondè rezolisyon yo. Estanda sa a toleran debitasyon liy a liy akòz teknoloji revèy entegre. Li fè yon konsepsyon tablo-nivo fasil an tèm de transmisyon gwo vitès ak long distans. SLVS-EC Rx IP nwayo bay SLVS-EC koòdone pou PolarFire FPGA pou resevwa done Capteur imaj. IP a sipòte vitès jiska 4.752 Gbps. Nwayo IP a sipòte de, kat ak uit liy pou konfigirasyon RAW 8, RAW 10, ak RAW 12. Figi sa a montre dyagram sistèm pou solisyon kamera SLVS-EC.
Figi 1 • SLVS-EC IP Block Diagram
Polar Fire® transceiver yo itilize kòm koòdone PHY pou Capteur SLVS-EC la depi koòdone SLVS-EC a sèvi ak teknoloji revèy entegre. Li itilize tou kodaj 8b10b, ki ka refè lè l sèvi avèk transceiver PolarFire la. PolarFire FPGA gen jiska 24 liy transceiver ki ba-pouvwa 12.7 Gbps. Liy transceiver sa yo ka konfigirasyon kòm liy reseptè SLVS-EC PHY yo. Jan yo montre nan figi anvan an, rezilta transceiver yo konekte ak nwayo SLVS-EC Rx IP.
Solisyon reseptè SLVS-EC
Figi sa a montre aplikasyon konsepsyon tèt nivo lojisyèl Libero SoC SLVS-EC IP ak konpozan ki nesesè pou solisyon reseptè SLVS-EC.
Figi 2 • SLVS-EC IP SmartDesign
Konfigirasyon transceiver
Figi sa a montre konfigirasyon koòdone transceiver la.
Figi 3 • Konfigirasyon entèfas transceiver
Transceiver a ka configuré swa de oswa kat liy. Epitou, vitès transceiver a ka mete nan "Transceiver done pousantaj". Entèfas SLVS-EC sipòte de vitès baud jan lis nan tablo ki anba la a.
Tablo 1 • SLVS-EC Baud To
| Klas Baud | Pousantaj Baud nan Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL pou Pixel Clock Generation
Yon PLL oblije jenere revèy pixel soti nan revèy twal ki pwodwi Transceiver ki se LANE0_RX_CLOCK. Sa a se fòmil la jenere revèy pixel.
Revèy piksèl = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Konfigure PF_CCC pou RAW 8 jan yo montre nan figi sa a.
Figi 4 • Sikwi kondisyone revèy
Deskripsyon Design
Figi sa a montre estrikti fòma ankadreman SLVS-EC.
Figi 5 • SLVS-EC Estrikti fòma ankadreman
Tèt Pake a gen enfòmasyon sou siyal yo kòmanse ak fen ankadreman ansanm ak liy yo Valid. Kòd kontwòl PHY yo ajoute pi wo pase header pake a pou fòme pake SLVS-EC. Tablo ki anba la a bay lis diferan kòd kontwòl PHY yo itilize nan pwotokòl SLVS-EC.
Tablo 2 • Kòd kontwòl PHY
Kòd kontwòl PHY 8b10b Konbinezon senbòl
Kòmanse Kòd K.28.5 – K.27.7 – K.28.2 – K.27.7
Fen Kòd K.28.5 – K.29.7 – K.30.7 – K.29.7
Kòd Pad K.23.7 – K.28.4 – K.28.6 – K.28.3
Kòd senkronize K.28.5 – D.10.5 – D.10.5 – D.10.5
Kòd san fè anyen konsa D.00.0 – D.00.0 – D.00.0 – D.00.0
SLVS-EC RX IP Nwayo
Seksyon sa a dekri detay aplikasyon pyès ki nan konpitè SLVS-EC Receiver IP. Figi sa a montre solisyon reseptè Sony SLVS-EC ki gen IP Polar Fire SLVS-EC RX. IP sa a yo itilize ansanm ak blòk koòdone transceiver Polar Fire. Figi sa a montre blòk entèn SLVS-EC Rx IP la.
Figi 6 • Blòk Entèn nan SLVS-EC RX IP la
aligner
Modil sa a resevwa done ki soti nan blòk transceiver PolarFire yo epi li aliman ak kòd senkronizasyon an. Modil sa a ap chèche kòd senkronizasyon an nan byte yo resevwa nan men transceiver la ak kadna nan limit byte a.
slvsec_phy_rx
Modil sa a resevwa done ki soti nan aligner la epi li dekode pake SLVS PHY k ap rantre yo. Modil sa a pase nan sekans senkronizasyon an epi apre sa, jenere siyal pkt_en la kòmanse nan kòd Start epi li fini nan kòd la fen. Li tou retire kòd PAD la nan pake done yo epi voye done yo nan modil kap vini an ki se slvsrx_decoder.
slvsrx_decoder
Modil sa a resevwa done ki soti nan modil slvsec_phy_rx epi li ekstrè done pixel ki soti nan chaj la. Modil sa a ekstrè kat piksèl pou chak revèy pou chak liy epi voye nan pwodiksyon an. Li jenere siyal la valab liy pou liy aktif yo valide done videyo aktif yo. Li jenere tou siyal ki valab Frame lè w gade nan kòmansman ankadreman an ak nan fen ankadreman an nan header pake pakè SLVS-EC yo.
FSM ak Eta Dekodaj Done
Figi sa a montre FSM pou SLVS-EC RX IP.
Figi 7 • FSM pou SLVS-EC RX IP
SLVS-EC Reseptè IP Konfigirasyon
Figi sa a montre konfigirasyon IP reseptè SLVS-EC la.
Figi 8 • Configurator IP reseptè SLVS-EC
Paramèt Konfigirasyon
Tablo ki anba la a bay lis deskripsyon paramèt konfigirasyon yo itilize nan aplikasyon pyès ki nan konpitè blòk IP reseptè SLVS-EC. Sa yo se paramèt jenerik epi yo ka varye selon kondisyon aplikasyon yo.
Tablo 3 • Paramèt Konfigirasyon
Non Deskripsyon
DATA_WIDTH Antre lajè done pixel. Sipòte RAW 8, RAW 10, ak RAW 12.
LANE_WIDTH Nimewo nan liy SLVS-EC. Sipòte de, kat, ak uit liy.
BUFF_DEPTH Pwofondè tanpon an. Kantite piksèl aktif nan liy videyo aktif.
Pwofondè tanpon ka kalkile lè w itilize ekwasyon sa a:
BUFF_DEPTH = Plafon ((Rezolisyon orizontal * lajè RAW) / (32 * lajè liy))
Example: RAW lajè = 8, Lajè liy = 4, ak rezolisyon orizontal = 1920 piksèl
BUFF_DEPTH = Plafon ((1920 * 8)/ (32 * 4)) = 120
Antre ak Sorti
Tablo ki anba la a bay lis pò yo antre ak pwodiksyon nan paramèt konfigirasyon SLVS-EC RX IP yo
Tablo 4 • Pò Antre ak Sòti
| Non siyal | Direksyon | Lajè | Deskripsyon |
| LANE#_RX_CLK | Antre | 1 | Revèy revèy nan transceiver la pou Lane patikilye sa a |
| LANE#_RX_READY | Antre | 1 | Done pare siyal pou Lane |
| LANE#_RX_VALID | Antre | 1 | Done Valid siyal pou Lane |
| LANE#_RX_DATA | Antre | 32 | Lane refè done nan transceiver |
| LINE_VALID_O | Sòti | 1 | Done valab siyal pou piksèl aktif nan yon liy |
| FRAME_VALID_O | Sòti | 1 | Siyal valab pou liy aktif nan yon ankadreman |
| DATA_OUT_O | Sòti | DATA_WIDTH*LANE_WIDTH*4 | Pwodiksyon done piksèl |
Dyagram distribisyon
Figi sa a montre dyagram distribisyon IP SLVS-EC.
Figi 9 • SLVS-EC IP Distribisyon Dyagram
Itilizasyon Resous
Tablo ki anba la a montre itilizasyon resous asample SLVS-EC Receiver Core aplike nan yon PolarFire FPGA (MPF300TS-1FCG1152I pake), pou RAW 8 ak kat liy ak 1920 konfigirasyon rezolisyon orizontal.
Tablo 5 • Itilizasyon Resous yo
| Eleman | Itilizasyon |
| DFFs | 3001 |
| 4-antre LUTs | 1826 |
| LSRAM yo | 16 |
Dokiman / Resous
 |
MICROCHIP UG0877 SLVS-EC Reseptè pou PolarFire FPGA [pdfGid Itilizatè UG0877, UG0877 SLVS-EC Reseptè pou PolarFire FPGA, SLVS-EC Reseptè pou PolarFire FPGA, Reseptè pou PolarFire FPGA, PolarFire FPGA |
