Uživatelská příručka MICROCHIP UG0877 SLVS-EC Receiver pro Polar Fire FPGA
Historie revizí
Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny jsou uvedeny podle revizí, počínaje aktuální publikací.
Revize 4.0
Níže je uveden souhrn změn provedených v revizi 4.0 tohoto dokumentu.
- Nahrazeny Obrázek 2, strana 2, Obrázek 3, strana 3, Obrázek 8, strana 6 a Obrázek 9, strana 7.
- Odebrána sekce Přenést PLL, strana 4.
- Aktualizována tabulka 1, strana 3, tabulka 3, strana 7, tabulka 4, strana 7 a tabulka 5, strana 8.
- Aktualizovaná sekce PLL pro Pixel Clock Generation, strana 4.
- Aktualizována část Konfigurační parametry, strana 7.
Revize 3.0
Níže je uveden souhrn změn provedených v revizi 3.0 tohoto dokumentu.
- SLVS-EC IP, strana 2
- Tabulka 3 na straně 7
Revize 2.0
Níže je uveden souhrn změn provedených v revizi 2.0 tohoto dokumentu.
- SLVS-EC IP, strana 2
- Konfigurace transceiveru, strana 3
- Tabulka 3 na straně 7
Revize 1.0
Revize 1.0 byla první publikací tohoto dokumentu
IP SLVS-EC
SLVS-EC je vysokorychlostní rozhraní Sony pro obrazové snímače CMOS s vysokým rozlišením nové generace. Tento standard je tolerantní ke zkosení mezi jízdními pruhy díky vestavěné technologii hodin. Usnadňuje konstrukci na úrovni desky z hlediska vysokorychlostního přenosu a přenosu na dlouhé vzdálenosti. Jádro SLVS-EC Rx IP poskytuje rozhraní SLVS-EC pro PolarFire FPGA pro příjem dat obrazového snímače. IP podporuje rychlost až 4.752 Gbps. Jádro IP podporuje dva, čtyři a osm pruhů pro konfigurace RAW 8, RAW 10 a RAW 12. Na následujícím obrázku je schéma systému pro kamerové řešení SLVS-EC.
Obrázek 1 • Blokové schéma IP SLVS-EC
Transceiver Polar Fire® se používá jako PHY rozhraní pro senzor SLVS-EC, protože rozhraní SLVS-EC využívá technologii vestavěných hodin. Používá také kódování 8b10b, které lze obnovit pomocí transceiveru PolarFire. PolarFire FPGA má až 24 nízkoenergetických 12.7 Gbps transceiverových drah. Tyto pruhy transceiveru lze nakonfigurovat jako pruhy přijímače SLVS-EC PHY. Jak je znázorněno na předchozím obrázku, výstupy transceiveru jsou připojeny k jádru SLVS-EC Rx IP.
Řešení přijímače SLVS-EC
Následující obrázek ukazuje implementaci návrhu SLVS-EC IP na nejvyšší úrovni softwaru Libero SoC a požadované komponenty pro řešení přijímače SLVS-EC.
Obrázek 2 • SLVS-EC IP SmartDesign
Konfigurace transceiveru
Následující obrázek ukazuje konfiguraci rozhraní transceiveru.
Obrázek 3 • Konfigurátor rozhraní transceiveru
Transceiver lze nakonfigurovat na dva nebo čtyři pruhy. Rychlost transceiveru lze také nastavit na „Datovou rychlost transceiveru“. Rozhraní SLVS-EC podporuje dvě přenosové rychlosti, jak je uvedeno v následující tabulce.
Tabulka 1 • Přenosová rychlost SLVS-EC
| Stupeň Baud | Přenosová rychlost v Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL pro Pixel Clock Generation
Pro generování pixelových hodin z Fabric hodin generovaných transceiverem, to je LANE0_RX_CLOCK, je vyžadován PLL. Následuje vzorec pro generování pixelových hodin.
Pixel hodiny = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Nakonfigurujte PF_CCC pro RAW 8, jak je znázorněno na následujícím obrázku.
Obrázek 4 • Obvod úpravy hodin
Popis designu
Následující obrázek ukazuje strukturu formátu rámce SLVS-EC.
Obrázek 5 • Struktura formátu rámce SLVS-EC
Záhlaví paketu obsahuje informace o signálech začátku a konce rámce spolu s platnými řádky. PHY řídicí kódy jsou přidány nad hlavičku paketu, aby vytvořily paket SLVS-EC. Následující tabulka uvádí různé řídicí kódy PHY používané v protokolu SLVS-EC.
Tabulka 2 • Kontrolní kód PHY
Kontrolní kód PHY 8b10b Kombinace symbolů
Startovací kód K.28.5 – K.27.7 – K.28.2 – K.27.7
Koncový kód K.28.5 – K.29.7 – K.30.7 – K.29.7
Kód podložky K.23.7 – K.28.4 – K.28.6 – K.28.3
Synchronizační kód K.28.5 – D.10.5 – D.10.5 – D.10.5
Kód nečinnosti D.00.0 – D.00.0 – D.00.0 – D.00.0
SLVS-EC RX IP Core
Tato část popisuje detaily hardwarové implementace SLVS-EC Receiver IP. Následující obrázek ukazuje řešení přijímače Sony SLVS-EC, které obsahuje Polar Fire SLVS-EC RX IP. Tato IP se používá ve spojení s blokem rozhraní transceiveru Polar Fire. Následující obrázek ukazuje vnitřní bloky SLVS-EC Rx IP.
Obrázek 6 • Vnitřní bloky SLVS-EC RX IP
zarovnávač
Tento modul přijímá data z bloků transceiveru PolarFire a přizpůsobuje se synchronizačnímu kódu. Tento modul hledá synchronizační kód v bytech přijatých z transceiveru a uzamkne se na hranici bajtů.
slvsec_phy_rx
Tento modul přijímá data z aligneru a dekóduje příchozí SLVS PHY pakety. Tento modul prochází synchronizační sekvencí a poté generuje signál pkt_en začínající počátečním kódem a končící koncovým kódem. Také odstraní kód PAD z datových paketů a odešle data do dalšího modulu, kterým je slvsrx_decoder.
slvsrx_decoder
Tento modul přijímá data z modulu slvsec_phy_rx a extrahuje data pixelů z užitečného zatížení. Tento modul extrahuje čtyři pixely na hodiny na pruh a odešle je na výstup. Generuje řádkový platný signál pro aktivní řádky ověřující aktivní video data. Generuje také signál platný pro rámec tím, že se podívá na bity začátku a konce rámce v hlavičce paketu paketů SLVS-EC.
FSM se stavy dekódování dat
Následující obrázek ukazuje FSM pro SLVS-EC RX IP.
Obrázek 7 • FSM pro SLVS-EC RX IP
Konfigurace IP přijímače SLVS-EC
Následující obrázek ukazuje IP konfigurátor přijímače SLVS-EC.
Obrázek 8 • Konfigurátor IP přijímače SLVS-EC
Konfigurační parametry
Následující tabulka uvádí popis konfiguračních parametrů použitých při hardwarové implementaci IP bloku přijímače SLVS-EC. Toto jsou obecné parametry a mohou se lišit v závislosti na požadavcích aplikace.
Tabulka 3 • Konfigurační parametry
Popis jména
DATA_WIDTH Vstupní šířka dat pixelu. Podporuje RAW 8, RAW 10 a RAW 12.
Číslo LANE_WIDTH jízdních pruhů SLVS-EC. Podporuje dva, čtyři a osm pruhů.
BUFF_DEPTH Hloubka vyrovnávací paměti. Počet aktivních pixelů v aktivním video řádku.
Hloubku vyrovnávací paměti lze vypočítat pomocí následující rovnice:
BUFF_DEPTH = Strop ((horizontální rozlišení * šířka RAW) / (32 * šířka pruhu))
Example: šířka RAW = 8, šířka pruhu = 4 a horizontální rozlišení = 1920 pixelů
BUFF_DEPTH = strop ((1920 * 8)/ (32* 4)) = 120
Vstupy a výstupy
V následující tabulce jsou uvedeny vstupní a výstupní porty konfiguračních parametrů IP SLVS-EC RX
Tabulka 4 • Vstupní a výstupní porty
| Název signálu | Směr | Šířka | Popis |
| LANE#_RX_CLK | Vstup | 1 | Obnovené hodiny z transceiveru pro tento konkrétní pruh |
| LANE#_RX_READY | Vstup | 1 | Signál připravenosti dat pro Lane |
| LANE#_RX_VALID | Vstup | 1 | Data Platný signál pro Lane |
| LANE#_RX_DATA | Vstup | 32 | Lane obnovil data z transceiveru |
| LINE_VALID_O | Výstup | 1 | Data platný signál pro aktivní pixely v řádku |
| FRAME_VALID_O | Výstup | 1 | Platný signál pro aktivní řádky v rámci |
| DATA_OUT_O | Výstup | DATA_WIDTH*LANE_WIDTH*4 | Výstup dat v pixelech |
Časový diagram
Následující obrázek ukazuje časový diagram IP SLVS-EC.
Obrázek 9 • Schéma časování IP SLVS-EC
Využití zdrojů
Následující tabulka ukazuje využití zdrojů asample SLVS-EC Receiver Core implementovaný v PolarFire FPGA (balení MPF300TS-1FCG1152I), pro RAW 8 a čtyři pruhy a konfiguraci s horizontálním rozlišením 1920.
Tabulka 5 • Využití zdrojů
| Živel | Používání |
| DFF | 3001 |
| 4vstupové LUT | 1826 |
| LSRAM | 16 |
Dokumenty / zdroje
 |
MICROCHIP UG0877 SLVS-EC přijímač pro PolarFire FPGA [pdfUživatelská příručka UG0877, UG0877 SLVS-EC Receiver pro PolarFire FPGA, SLVS-EC Receiver pro PolarFire FPGA, Receiver pro PolarFire FPGA, PolarFire FPGA |
