Pagina dinamica dello strumento IP Core di Microchip Technology MIV_RV32 v3.0
Informazioni sul prodotto
Il prodotto è MIV_RV32 v3.0, rilasciato nell'ottobre 2020. È un prodotto proprietario e riservato sviluppato da Microsemi. Le note di rilascio forniscono informazioni su funzionalità, miglioramenti, requisiti di sistema, famiglie supportate, implementazioni, problemi noti e soluzioni alternative dell'IP.
Caratteristiche
- MIV_RV32 ha le seguenti caratteristiche:
Tipi di consegna
Non è richiesta alcuna licenza per utilizzare MIV_RV32. Il codice sorgente RTL completo è fornito per il core.
Famiglie supportate
Le famiglie supportate non sono menzionate nel testo del manuale utente.
Istruzioni per l'installazione
Per installare il CPZ MIV_RV32 file, deve essere fatto tramite il software Libero utilizzando la funzione di aggiornamento del catalogo o aggiungendo manualmente il CPZ file utilizzando la funzione Aggiungi catalogo principale. Una volta installato, il core può essere configurato, generato e istanziato all'interno di un design per l'inclusione nel progetto Libero. Fare riferimento alla Guida in linea del SoC Libero per ulteriori istruzioni sull'installazione del core, la licenza e l'uso generale.
Documentazione
Per aggiornamenti e ulteriori informazioni su software, dispositivi e hardware, visitare le pagine sulla proprietà intellettuale nel gruppo di prodotti Microsemi SoC websito: http://www.microsemi.com/products/fpga-soc/design-resources/ip-cores.
Ulteriori informazioni possono essere ottenute anche dall'ecosistema integrato MI-V.
Ambienti di test supportati
Nessun testbench è fornito con MIV_RV32. MIV_RV32 RTL può essere utilizzato per simulare il processore che esegue un programma utilizzando un testbench standard generato da Libero.
Funzionalità e dispositivi fuori produzione
Nessuno.
Limitazioni note e soluzioni alternative
Le seguenti limitazioni e soluzioni alternative si applicano alla versione MIV_RV32 v3.0:
- Il TCM è limitato a una dimensione massima di 256 Kb.
- Per inizializzare il TCM in PolarFire utilizzando il controller di sistema, è necessario un parametro locale l_cfg_hard_tcm0_en.
Si prega di notare che queste informazioni si basano sull'estratto di testo fornito dal manuale dell'utente. Per informazioni più dettagliate e complete, fare riferimento al manuale utente completo o contattare direttamente Microsemi.
Cronologia delle revisioni
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
Revisione 2.0
La revisione 2.0 di questo documento è stata pubblicata nell'ottobre 2020. Di seguito è riportato un riepilogo delle modifiche. Modificato il nome principale in MIV_RV32 da MIV_RV32IMC. Questo nome indipendente dalla configurazione consente l'espansione futura del supporto per ulteriori estensioni ISA RISC-V.
Revisione 1.0
La revisione 1.0 è la prima pubblicazione di questo documento pubblicata nel marzo 2020.
MIV_RV32 v3.0 Note di rilascio
Sopraview
Queste note di rilascio vengono rilasciate con la versione di produzione di MIV_RV32 v3.0. Questo documento fornisce dettagli su funzionalità, miglioramenti, requisiti di sistema, famiglie supportate, implementazioni e problemi noti e soluzioni alternative dell'IP.
Caratteristiche
MIV_RV32 ha le seguenti caratteristiche
- Progettato per implementazioni soft-core FPGA a bassa potenza
- Supporta lo standard RISC-V RV32I ISA con estensioni M e C opzionali
- Disponibilità di memoria strettamente accoppiata, con dimensioni definite dall'intervallo di indirizzi
- TCM APB Slave (TAS) a TCM
- Funzione Boot ROM per caricare un'immagine ed eseguire dalla memoria
- Interrupt esterni, timer e soft
- Fino a sei interrupt esterni opzionali
- Supporto di interrupt vettoriali e non vettoriali
- unità di debug on-chip opzionale con JTAG interfaccia
- Interfacce bus esterne opzionali AHBL, APB3 e AXI3/AXI4
Tipi di consegna
Non è richiesta alcuna licenza per utilizzare MIV_RV32. Per il core viene fornito il codice sorgente RTL completo.
Famiglie supportate
- SoC® PolarFire
- PolarFire RT®
- PolarFire®
- RTG4TM
- IGLOO®2
- SmartFusion®2
Istruzioni per l'installazione
Il CPZ MIV_RV32 file deve essere installato nel software Libero. Questo viene fatto automaticamente attraverso la funzione di aggiornamento del catalogo in Libero, o il CPZ file può essere aggiunto manualmente utilizzando la funzione Aggiungi catalogo principale. Una volta che il CPZ file è installato in Libero, il core può essere configurato, generato e istanziato all'interno di un design per l'inclusione nel progetto Libero. Vedere la Guida in linea del SoC Libero per ulteriori istruzioni sull'installazione del core, la licenza e l'uso generale.
Documentazione
Questa versione contiene una copia del manuale MIV_RV32 e dei documenti della specifica RISC-V. Il manuale descrive la funzionalità di base e fornisce istruzioni dettagliate su come simulare, sintetizzare, posizionare e instradare questo nucleo e anche suggerimenti per l'implementazione. Vedere la Guida in linea del SoC Libero per istruzioni su come ottenere la documentazione IP. È inclusa anche una guida alla progettazione che illustra un exampDesign le Libero per PolarFire®. Per aggiornamenti e ulteriori informazioni su software, dispositivi e hardware, visitare le pagine sulla proprietà intellettuale nel gruppo di prodotti Microsemi SoC websito: http://www.microsemi.com/products/fpga-soc/design-resources/ip-cores
Ulteriori informazioni possono essere ottenute anche dall'ecosistema integrato MI-V.
Ambienti di test supportati
Nessun testbench è fornito con MIV_RV32. MIV_RV32 RTL può essere utilizzato per simulare il processore che esegue un programma utilizzando un banco di prova standard generato da Libero.
Funzionalità e dispositivi fuori produzione
Nessuno.
Limitazioni note e soluzioni alternative
Di seguito sono riportate le limitazioni e le soluzioni alternative applicabili alla versione MIV_RV32 v3.0.
- Il TCM è limitato a una dimensione massima di 256 Kb.
- Per inizializzare il TCM in PolarFire utilizzando il controller di sistema, un parametro locale l_cfg_hard_tcm0_en, nel miv_rv32_opsrv_cfg_pkg.v file dovrebbe essere cambiato in 1'b1 prima della sintesi. Vedere la sezione 2.7 nel manuale MIV_RV32 v3.0.
- Il debug su GPIO utilizzando FlashPro 5 dovrebbe essere limitato a un massimo di 10 MHz.
- Si prega di notare JTAGL'ingresso _TRSTN è ora attivo basso. Nelle versioni precedenti, questo input era attivamente alto.
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Documenti / Risorse
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