TECNOLOXÍA LINEAL DC2222A OversampADC ling con filtro dixital configurable
LTC2500-32/LTC2508-32/LTC2512-24: 32-Bit/24-Bit OversampADC ling con filtro dixital configurable
DESCRICIÓN
O circuíto de demostración 2222A presenta os ADC LTC®2500-32, LTC2508-32 e LTC2512-24. Os LTC2500-32, LTC2508-32 e LTC2512-24 son ADC SAR de 32 bits/24 bits de baixa potencia, baixo ruído e alta velocidade cun filtro de media dixital configurable integrado que funciona cunha única fonte de 2.5 V. O seguinte texto refírese ao LTC2508-32 pero aplícase a todas as partes, a única diferenza é samptaxa de le e número de bits. O DC2222A demostra o rendemento de CC e CA do LTC2508-32 xunto coas placas de recollida de datos DC590 ou DC2026 QuikEval™ e DC890 PScope™. Use o DC590 ou DC2026 para demostrar o rendemento de CC, como o ruído de pico a pico e a linealidade de CC. Use o DC890 se precisa samprequírense taxas de ling ou para demostrar o rendemento de CA como SNR, THD, SINAD e SFDR. O DC2222A está destinado a mostrar a posta a terra recomendada, a colocación e selección de compoñentes, o enrutamento e o bypass para este ADC.
Deseño files para esta placa de circuíto, incluíndo o esquema, BOM e deseño están dispoñibles en http://www.linear.com/demo/DC2222A ou escanee o código QR na parte traseira do taboleiro. L, LT, LTC, LTM, Linear Technology e o logotipo de Linear son marcas rexistradas e QuikEval e PScope son marcas comerciais de Linear Technology Corporation. Todas as outras marcas comerciais son propiedade dos seus respectivos propietarios.
Figura 1. Diagrama de conexión DC2222A
PROCEDEMENTO DE INICIO RÁPIDO
Táboa 1. Opcións de montaxe e reloxo de DC2222A
| MONTAXE VERSIÓN |
U1 PARTE NÚMERO |
SAÍDA MÁXIMA DATOS TARIFA |
DF |
BITS |
MAX CLK IN FREQ |
SAÍDA |
MODO |
DIVISOR |
| DC2222A-A | LTC2500IDKD-32 | 175 ksps | 4 | 32 | 70 MHz | A | Non verificar | 100 |
| 173 ksps | 4 | 32 | 70 MHz | A | Verifica | 101 | ||
| 250 ksps | 4 | 32 | 43 MHz | A | Lectura distribuída | 43 | ||
| 250 ksps | 4 | 32 | 45 MHz | A | Verificar + Des. Ler | 45 | ||
| 800 ksps | 1 | 24 | 80 MHz | B | 100 | |||
| DC2222A-B | LTC2508IDKD-32 | 3.472 ksps | 256 | 32 | 80 MHz | A | Non verificar | 90 |
| 2.900 ksps | 256 | 32 | 75 MHz | A | Verifica | 101 | ||
| 3.906 ksps | 256 | 32 | 43 MHz | A | Lectura distribuída | 43 | ||
| 3.906 ksps | 256 | 32 | 45 MHz | A | Verificar + Des. Ler | 45 | ||
| 900 ksps | 1 | 14 | 90 MHz | B | 100 | |||
| DC2222A-C | LTC2512IDKD-24 | 350.877 ksps | 4 | 24 | 80 MHz | A | Non verificar | 57 |
| 303.03 ksps | 4 | 24 | 80 MHz | A | Verifica | 66 | ||
| 400 ksps | 4 | 24 | 62.4 MHz | A | Lectura distribuída | 39 | ||
| 400 ksps | 4 | 24 | 70.4 MHz | A | Verificar + Des. Ler | 44 | ||
| 1.5 Msps | 1 | 14 | 85.5 MHz | B | 57
|
Comprobe para asegurarse de que todos os puentes están configurados como se describe na sección de puentes DC2222A. En particular, asegúrese de que VCCIO (JP3) estea configurado na posición de 2.5 V. Controlar o DC2222A co DC890 mentres JP3 do DC2222A está na posición de 3.3 V provocará unha notable degradación do rendemento na SNR e THD. As conexións de puente predeterminadas configuran o ADC para utilizar a referencia e os reguladores integrados. A entrada analóxica é DC acoplada por defecto. Conecte o DC2222A a unha placa de recollida de datos USB de alta velocidade DC890 mediante o conector P1. (Non conecte un controlador PScope e un controlador QuikEval ao mesmo tempo.) A continuación, conecte o DC890 a un ordenador host cun cable USB A/B estándar. Aplique ±9V aos terminais indicados. A continuación, aplique unha fonte de seno diferencial de jitter baixo a J2 e J4.
Conecte unha onda sinusoidal ou cadrada de 2.5VP-P de baixa fluctuación ao conector J1, utilizando a Táboa 1 como guía para a frecuencia de reloxo adecuada. Teña en conta que J1 ten unha resistencia de terminación de 49.9 Ω a terra.
Execute o software PScope (PScope.exe versión K86 ou posterior) que se proporciona co DC890 ou descárgueo desde www.linear.com/software.
A documentación completa do software está dispoñible no menú Axuda. As actualizacións pódense descargar desde o menú Ferramentas. Comprobe se hai actualizacións periodicamente xa que se poden engadir novas funcións.
O software PScope debería recoñecer o DC2222A e configurarse automaticamente. A configuración predeterminada é ler a saída filtrada con Verificar e Lectura distribuída non seleccionadas e o botón Abaixo Sampling Factor (DF) definido co menor valor posible. Para cambialo, faga clic na configuración Establecer opcións de demostración Bd da barra de ferramentas de PScope como se mostra na Figura 2. O cadro de Opcións de configuración que se mostra nas Figuras 3a, 3b e 3c permite configurar a saída ADC, DF, Verificar e Lectura distribuída. No caso do LTC2500 tamén é posible seleccionar o tipo de filtro, compresión de ganancia e expansión de ganancia. Se non se selecciona Verificar, o PROCEDEMENTO DE INICIO RÁPIDO
número mínimo de bits será eliminado. Se se selecciona Verificar, o número de bits desactivados increméntase en oito, o que inclúe o número de sampos levados para a saída actual. A lectura distribuída permite empregar un reloxo máis lento distribuíndo os datos reloxos durante un número de segundosamples. DF pódese configurar nun amplo intervalo determinado polo dispositivo en uso. O aumento da DF mellorará a SNR. Teoricamente, a SNR mellorará en 6 dB se a baixa sampfactor ling aumenta nun factor de catro. Na práctica, o ruído de referencia limitará eventualmente a mellora da SNR. O aumento do capacitor de derivación REF (C20) ou o uso dunha referencia externa de ruído máis baixo ampliará este límite.
Fai clic no botón Recoller (consulta a Figura 4) para comezar a adquirir datos. A continuación, o botón Recoller cambia a Pausa, no que se pode facer clic para deter a adquisición de datos.
Figura 2. Barra de ferramentas PScope
PROCEDEMENTO DE INICIO RÁPIDO
PROCEDEMENTO DE INICIO RÁPIDO DC590 OU DC2026
IMPORTANTE! Para evitar danos no DC2222A, asegúrese de que JP6 do DC590 ou JP3 do DC2026 estea configurado en 3.3 V antes de conectar o DC2222A.
VCCIO (JP3) do DC2222A debe estar na posición de 3.3 V para o funcionamento DC590 ou DC2026 (QuikEval). Para utilizar un controlador QuikEval co DC2222A, é necesario aplicar –9V e terra aos terminais –9V e GND. 9V para o DC2222A é proporcionado polo controlador QuikEval. Conecte o controlador QuikEval a un ordenador host cun cable USB A/B estándar. Conecte o DC2222A a un controlador QuikEval usando o cable plano de 14 condutores que se proporciona. (Non conecte un controlador QuikEval e PScope ao mesmo tempo.) Aplique unha fonte de sinal a J4 e J2. Non é necesario ningún sinal de reloxo en J1 cando se utiliza un controlador QuikEval. O sinal do reloxo prodúcese a través do conector QuikEval (J3).
Execute o software QuikEval (versión K109 ou posterior) que se proporciona co controlador QuikEval ou descárgueo desde
PROCEDEMENTO DE INICIO RÁPIDO DC590 OU DC2026
Ao premer o botón Configuración aparecerá un menú de Opcións de configuracións semellante ao que se mostra para PScope, excepto que só está dispoñible a saída filtrada e non hai opcións para verificar e ler distribuídas. O aumento da DF reducirá o ruído como se mostra no histograma da Figura 6. O ruído reducirase pola raíz cadrada do número de veces que o número de s.ampos increméntase. Na práctica, como entrada voltagO aumento do ruído de referencia limitará eventualmente a mellora do ruído.
Figura 6. Histograma QuikEval con DF = 1024
Potencia CC
O DC2222A require ±9VDC e consume aproximadamente 115mA/–18mA cando funciona cun reloxo de 90MHz. A maior parte da corrente de subministración é consumida pola FPGA, op amps, reguladores e lóxica discreta na placa. A entrada de 9VDC voltage alimenta o ADC a través de reguladores LT1763 que proporcionan protección contra polarización inversa accidental. Os reguladores adicionais proporcionan enerxía para a FPGA e op amps. Consulte a Figura 1 para obter detalles da conexión.
Cando se utiliza o controlador DC890, é necesario proporcionar unha baixa jitter 2.5VP-P (se VCCIO está na posición de 3.3 V, o reloxo ampa litude debe ser 3.3VP-P.) onda sinusoidal ou cadrada a J1. A entrada do reloxo está acoplada a CA polo que o nivel de CC do sinal do reloxo non é importante. Recoméndase un xerador de reloxos como o Rohde & Schwarz SMB100A. Incluso un bo xerador de reloxo pode comezar a producir unha trepidación notable a baixas frecuencias. Por iso recoméndase para os s inferioresample taxas para dividir un reloxo de frecuencia superior á frecuencia de entrada desexada. A relación entre a frecuencia do reloxo e a taxa de conversión móstrase na Táboa 1. Se a entrada do reloxo se debe controlar con lóxica, recoméndase que se elimine o terminador de 49.9 Ω (R5). Os bordos ascendentes lentos poden comprometer a SNR do conversor en presenza de alta ampsinais de entrada de maior frecuencia.
A saída de datos en paralelo desta placa (de 0 V a 2.5 V por defecto), se non está conectada ao DC890, pódese adquirir mediante un analizador lóxico e, posteriormente, importarse nunha folla de cálculo ou paquete matemático dependendo da forma de procesamento de sinal dixital que se desexe. . Alternativamente, os datos poden ser alimentados directamente nun circuíto de aplicación. Use o pin 50 de P1 para bloquear os datos. Os datos pódense bloquear usando o bordo descendente deste sinal. No modo de verificación son necesarios dous bordos descendentes para cada dato sample. Os niveis de sinal de saída de datos en P1 tamén se poden cambiar a 0 V a 3.3 V se o circuíto de aplicación require un volume maior.tage. Isto conséguese movendo VCCIO (JP3) á posición de 3.3 V.
A referencia predeterminada é a referencia LTC6655 5V. Se se utiliza unha referencia externa, debe resolverse rapidamente ante a presenza de fallos no pin REF. Facendo referencia ao circuíto de referencia da Figura 7, desoldar R37 e aplicar o vol de referencia externatage ao terminal VREF.
O controlador predeterminado para as entradas analóxicas do ADC no DC2222A móstrase nas figuras 8a e 8b. Estes circuítos
tampone o sinal de entrada de 0V a 5V aplicado en AIN+ e AIN–. Ademais, estes circuítos de banda limitan o sinal de entrada na entrada ADC. Se o controlador LTC2508-32 da Figura 8a se utiliza para aplicacións de CA, recoméndase que se eliminen os capacitores C71 e C73 e se substituirán por capacitores de película fina WIMA P/N SMDTC04470XA00KT00 4.7µF ou equivalentes nas posicións C90 e C91. Isto proporcionará a menor distorsión.
CONFIGURACIÓN DC2222A
Esta placa de demostración é probada na casa tomando unha FFT dunha onda sinusoidal aplicada á entrada diferencial da placa de demostración. Isto implica o uso dunha fonte de reloxo de baixa fluctuación, xunto cun xerador sinusoidal de saída diferencial a unha frecuencia próxima a 200 Hz. O nivel de sinal de entrada é de aproximadamente –1 dBFS. A entrada cambia de nivel e fíltrase co circuíto mostrado na Figura 9. Na Figura 2222 móstrase unha FFT típica obtida con DC4A. Teña en conta que para calcular a SNR real, o nivel de sinal (F1 amplititude = –1dB) hai que engadir de novo á SNR que mostra PScope. Co exampo mostrado na Figura 4, isto significa que a SNR real sería de 123.54 dB en lugar dos 122.54 dB que mostra PScope. Tomando a suma RMS da SNR e THD recalculadas, obtén un SINAD de 117.75 dB. O THD mostrado foi obtido usando os capacitores WIMA opcionais.
Figura 9. Cambiador de nivel diferencial
Hai unha serie de escenarios que poden producir resultados enganosos ao avaliar un ADC. Un que é común é alimentar o conversor cunha frecuencia, que é un submúltiplo do sample rate, e que só exercerá un pequeno subconxunto dos posibles códigos de saída. O método axeitado é escoller unha frecuencia M/N para a frecuencia da onda sinusoidal de entrada. N é o número de sampos na FFT. M é un número primo entre un e N/2. Multiplicar M/N polo sample para obter a frecuencia da onda sinusoidal de entrada. Outro escenario que pode dar malos resultados é se non tes un xerador de seno capaz de frecuencia ppm
CONFIGURACIÓN DC2222A
a precisión ou se non se pode bloquear na frecuencia do reloxo. Podes usar un FFT con xanela para reducir a fuga ou a propagación do fundamental, para obter unha aproximación próxima ao rendemento do ADC. Se é necesaria a fiestra, recoméndase a xanela Blackman-Harris de 92 dB. Se un amputilízase un lifier ou unha fonte de reloxo cun ruído de fase pobre, a fiestra non mellorará a SNR.
Maquetación
Como con calquera ADC de alto rendemento, esta parte é sensible ao deseño. A área que rodea inmediatamente o ADC no DC2222A debe utilizarse como pauta para a colocación e o enrutamento dos distintos compoñentes asociados co ADC. Aquí tes algunhas cousas que debes lembrar ao configurar unha placa para o LTC2508-32. É necesario un plano de terra para obter o máximo rendemento. Manteña os capacitores de derivación o máis preto posible dos pinos de subministración. Use retornos de baixa impedancia conectados directamente ao plano de terra para cada capacitor de derivación. O uso dunha disposición simétrica arredor das entradas analóxicas minimizará os efectos dos elementos parasitarios. Aplique as trazas de entrada analóxica con terra para minimizar o acoplamento doutras trazas. Mantén os rastros o máis curtos posible.
Selección de compoñentes
Cando se conduce un ADC de baixo ruído e baixa distorsión, como o LTC2508-32, a selección de compoñentes é importante para non degradar o rendemento. As resistencias deben ter valores baixos para minimizar o ruído e a distorsión. Recoméndase resistencias de película metálica para reducir a distorsión causada polo autoquecemento. Polo seu baixo volumetage coeficientes, para reducir aínda máis a distorsión, débense utilizar capacitores NPO ou mica de prata. Calquera búfer que se use para aplicacións de CA debería ter unha distorsión baixa, un ruído baixo e un tempo de asentamento rápido, como o LTC6363 e o LT6202. Para aplicacións precisas de CC, o LTC2057 tamén é aceptable se se aplica un filtrado de saída adecuado.
PUENTES DC2222A
Definicións
- JP1: EEPROM é só para uso de fábrica. Deixe isto na posición WP predeterminada.
- JP2: Coupling selecciona o acoplamento AC ou DC de AIN–. A configuración predeterminada é DC.
- JP3: VCCIO establece os niveis de saída en P1 en 3.3 V ou 2.5 V. Use 2.5 V para conectar co DC890, que é a configuración predeterminada. Use 3.3 V para conectar co DC590 ou DC2026.
-
JP4: CM establece a polarización de CC para AIN+ e AIN– se as entradas están acopladas en CA. Para habilitar o acoplamento de CA, débense instalar R35 e R36 (R = 1k) mostrados no esquema da Figura 10. A instalación destas resistencias degradará o THD do sinal de entrada ao ADC. VREF/2 é a configuración predeterminada. Se se selecciona EXT, o modo común de entrada voltage pódese configurar conducindo o terminal E5 (EXT_CM).
-
JP5: Acoplamento selecciona o acoplamento CA ou CC de AIN+. A configuración predeterminada é DC.
MANUAL DEMO DC2222A
AVISO IMPORTANTE DA TABLA DE DEMOSTRACIONS
Copyright © 2004, Linear Technology Corporation
1630 McCarthy Blvd., Milpitas, CA 95035-7417
408-432-1900 ● FAX: 408-434-0507 ● www.linear.com
Documentos/Recursos
 |
TECNOLOXÍA LINEAL DC2222A OversampADC ling con filtro dixital configurable [pdfGuía do usuario DC2222A, OversampADC ling con filtro dixital configurable, DC2222A Oversampling ADC con filtro dixital configurable, ADC con filtro dixital configurable, Oversampling ADC, ADC |
