TECNOLOGIA LINEAL DC2222A OversampADC ling amb filtre digital configurable
LTC2500-32/LTC2508-32/LTC2512-24: 32-Bit/24-Bit OversampADC ling amb filtre digital configurable
DESCRIPCIÓ
El circuit de demostració 2222A inclou els ADC LTC®2500-32, LTC2508-32 i LTC2512-24. Els LTC2500-32, LTC2508-32 i LTC2512-24 són ADC SAR de 32 bits/24 bits de baixa potència, baix soroll i alta velocitat amb un filtre de mitjana digital configurable integrat que funcionen amb una única font de 2.5 V. El text següent es refereix a l'LTC2508-32 però s'aplica a totes les parts, l'única diferència és sampla velocitat i el nombre de bits. El DC2222A demostra el rendiment de CC i CA de l'LTC2508-32 juntament amb les plaques de recollida de dades DC590 o DC2026 QuikEval™ i DC890 PScope™. Utilitzeu el DC590 o el DC2026 per demostrar el rendiment de CC, com ara el soroll de punta a punta i la linealitat de CC. Utilitzeu el DC890 si precisa sampEs requereixen tarifes de ling o per demostrar el rendiment de CA com ara SNR, THD, SINAD i SFDR. El DC2222A està pensat per mostrar la posada a terra recomanada, la col·locació i selecció de components, l'encaminament i la derivació d'aquest ADC.
Disseny files per a aquesta placa de circuit, inclòs l'esquema, la BOM i la disposició, estan disponibles a http://www.linear.com/demo/DC2222A o escaneja el codi QR a la part posterior del tauler. L, LT, LTC, LTM, Linear Technology i el logotip de Linear són marques registrades i QuikEval i PScope són marques comercials de Linear Technology Corporation. Totes les altres marques comercials són propietat dels seus respectius propietaris.
Figura 1. Diagrama de connexió DC2222A
PROCEDIMENT D'INICI RÀPID
Taula 1. Opcions de muntatge i rellotge DC2222A
| ASSEMBLEA VERSIÓ |
U1 PART NÚMERO |
SORTIDA MÀXIMA DADES TARIFA |
DF |
BITS |
MAX CLK IN FREQ |
SORTIDA |
MODE |
DIVISOR |
| DC2222A-A | LTC2500IDKD-32 | 175 ksps | 4 | 32 | 70 MHz | A | No verificar | 100 |
| 173 ksps | 4 | 32 | 70 MHz | A | Verificar | 101 | ||
| 250 ksps | 4 | 32 | 43 MHz | A | Lectura distribuïda | 43 | ||
| 250 ksps | 4 | 32 | 45 MHz | A | Verifica + Dis. Llegeix | 45 | ||
| 800 ksps | 1 | 24 | 80 MHz | B | 100 | |||
| DC2222A-B | LTC2508IDKD-32 | 3.472 ksps | 256 | 32 | 80 MHz | A | No verificar | 90 |
| 2.900 ksps | 256 | 32 | 75 MHz | A | Verificar | 101 | ||
| 3.906 ksps | 256 | 32 | 43 MHz | A | Lectura distribuïda | 43 | ||
| 3.906 ksps | 256 | 32 | 45 MHz | A | Verifica + Dis. Llegeix | 45 | ||
| 900 ksps | 1 | 14 | 90 MHz | B | 100 | |||
| DC2222A-C | LTC2512IDKD-24 | 350.877 ksps | 4 | 24 | 80 MHz | A | No verificar | 57 |
| 303.03 ksps | 4 | 24 | 80 MHz | A | Verificar | 66 | ||
| 400 ksps | 4 | 24 | 62.4 MHz | A | Lectura distribuïda | 39 | ||
| 400 ksps | 4 | 24 | 70.4 MHz | A | Verifica + Dis. Llegeix | 44 | ||
| 1.5 msps | 1 | 14 | 85.5 MHz | B | 57
|
Comproveu que tots els ponts estiguin configurats tal com es descriu a la secció de ponts DC2222A. En particular, assegureu-vos que VCCIO (JP3) estigui configurat a la posició de 2.5 V. Controlar el DC2222A amb el DC890 mentre el JP3 del DC2222A es troba a la posició de 3.3 V provocarà una degradació notable del rendiment en SNR i THD. Les connexions de pont per defecte configuren l'ADC per utilitzar la referència i els reguladors integrats. L'entrada analògica és DC acoblada per defecte. Connecteu el DC2222A a una placa de recollida de dades USB d'alta velocitat DC890 mitjançant el connector P1. (No connecteu un controlador PScope i un controlador QuikEval alhora.) A continuació, connecteu el DC890 a un ordinador amfitrió amb un cable USB A/B estàndard. Aplicar ±9V als terminals indicats. A continuació, apliqueu una font sinusoïdal diferencial de baixa fluctuació a J2 i J4.
Connecteu una ona sinusoïdal o quadrada de 2.5 VP-P de baixa fluctuació al connector J1, utilitzant la taula 1 com a guia per a la freqüència de rellotge adequada. Tingueu en compte que J1 té una resistència de terminació de 49.9Ω a terra.
Executeu el programari PScope (PScope.exe versió K86 o posterior) subministrat amb el DC890 o descarregueu-lo des de www.linear.com/software.
La documentació completa del programari està disponible al menú Ajuda. Les actualitzacions es poden descarregar des del menú Eines. Comproveu si hi ha actualitzacions periòdicament, ja que es poden afegir noves funcions.
El programari PScope hauria de reconèixer el DC2222A i configurar-se automàticament. La configuració per defecte és llegir la sortida filtrada amb Verificació i Lectura distribuïda no seleccionades i la S avallampling Factor (DF) establert al valor més petit possible. Per canviar-ho, feu clic a la configuració Set Demo Bd Options de la barra d'eines PScope tal com es mostra a la figura 2. El quadre d'Opcions de configuració que es mostra a les figures 3a, 3b i 3c permet establir la sortida ADC, DF, Verificació i lectura distribuïda. En el cas de l'LTC2500 també és possible seleccionar el tipus de filtre, guany de compressió i guany d'expansió. Si no s'ha seleccionat Verifica, llavors el PROCEDIMENT D'INICIAR RÀPID
es desactivarà el nombre mínim de bits. Si se selecciona Verifica, el nombre de bits desactivats s'incrementa en vuit, que inclou el nombre de samples preses per a la sortida actual. La lectura distribuïda permet utilitzar un rellotge més lent repartint les dades registrades durant un nombre de samples. El DF es pot configurar en un ampli rang determinat pel dispositiu en ús. Augmentar la DF millorarà la SNR. Teòricament, la SNR millorarà en 6 dB si la baixada sampel factor ling s'incrementa en un factor de quatre. A la pràctica, el soroll de referència acabarà limitant la millora del SNR. Augmentar el condensador de derivació REF (C20) o utilitzar una referència externa de menor soroll ampliarà aquest límit.
Feu clic al botó Recollida (vegeu la figura 4) per començar a adquirir dades. El botó Recollida canvia a Pausa, on es pot fer clic per aturar l'adquisició de dades.
Figura 2. Barra d'eines PScope
PROCEDIMENT D'INICI RÀPID
PROCEDIMENT D'INICI RÀPIDA DC590 O DC2026
IMPORTANT! Per evitar danys al DC2222A, assegureu-vos que el JP6 del DC590 o el JP3 del DC2026 estigui configurat a 3.3 V abans de connectar-lo al DC2222A.
El VCCIO (JP3) del DC2222A hauria d'estar en la posició de 3.3 V per al funcionament DC590 o DC2026 (QuikEval). Per utilitzar un controlador QuikEval amb el DC2222A, cal aplicar –9V i terra als terminals –9V i GND. El controlador QuikEval proporciona 9V per al DC2222A. Connecteu el controlador QuikEval a un ordinador amfitrió amb un cable USB A/B estàndard. Connecteu el DC2222A a un controlador QuikEval mitjançant el cable de cinta de 14 conductors subministrat. (No connecteu un controlador QuikEval i PScope alhora.) Apliqueu una font de senyal a J4 i J2. No cal cap senyal de rellotge a J1 quan s'utilitza un controlador QuikEval. El senyal del rellotge es proporciona a través del connector QuikEval (J3).
Executeu el programari QuikEval (versió K109 o posterior) subministrat amb el controlador QuikEval o descarregueu-lo des de
PROCEDIMENT D'INICI RÀPIDA DC590 O DC2026
En prémer el botó Configuració apareixerà un menú d'Opcions de configuració similar al que es mostra per a PScope, excepte que només està disponible la sortida filtrada i no hi ha opcions per verificar i llegir distribuïda. L'augment de DF reduirà el soroll tal com es mostra a l'histograma de la figura 6. El soroll es reduirà per l'arrel quadrada del nombre de vegades que el nombre de samples s'incrementa. A la pràctica, com a entrada voltagL'augment del soroll de referència acabarà limitant la millora del soroll.
Figura 6. Histograma QuikEval amb DF = 1024
Potència CC
El DC2222A requereix ±9VDC i consumeix aproximadament 115mA/–18mA quan funciona amb un rellotge de 90MHz. La major part del corrent d'alimentació la consumeix l'FPGA, op amps, reguladors i lògica discreta a la placa. L'entrada de 9VDC voltage alimenta l'ADC mitjançant reguladors LT1763 que proporcionen protecció contra la polarització inversa accidental. Els reguladors addicionals proporcionen energia per a l'FPGA i l'op amps. Vegeu la figura 1 per obtenir els detalls de la connexió.
Quan s'utilitza el controlador DC890, cal proporcionar una fluctuació baixa de 2.5 VP-P (si VCCIO està a la posició de 3.3 V, el rellotge ampla litud ha de ser 3.3VP-P.) sinusoïdal o quadrada a J1. L'entrada del rellotge està acoblada en CA, de manera que el nivell de CC del senyal del rellotge no és important. Es recomana un generador de rellotges com el Rohde & Schwarz SMB100A. Fins i tot un bon generador de rellotges pot començar a produir fluctuacions notables a baixes freqüències. Per tant es recomana per al s inferioramples taxes per dividir un rellotge de freqüència més alta a la freqüència d'entrada desitjada. La relació entre la freqüència de rellotge i la taxa de conversió es mostra a la taula 1. Si l'entrada de rellotge s'ha de controlar amb lògica, es recomana que s'elimini el terminador de 49.9Ω (R5). Les vores de pujada lenta poden comprometre la SNR del convertidor en presència d'alta ampLitud de senyals d'entrada de freqüència més alta.
Les dades de sortida paral·leles d'aquesta placa (de 0 V a 2.5 V per defecte), si no estan connectades al DC890, es poden adquirir mitjançant un analitzador lògic i, posteriorment, importar-les a un full de càlcul o paquet matemàtic depenent de quina forma de processament de senyal digital es desitgi . Alternativament, les dades es poden introduir directament a un circuit d'aplicació. Utilitzeu el pin 50 de P1 per tancar les dades. Les dades es poden bloquejar mitjançant el front descendent d'aquest senyal. En el mode de verificació es requereixen dues arestes descendents per a cada dada sample. Els nivells de senyal de sortida de dades a P1 també es poden canviar a 0V a 3.3V si el circuit d'aplicació requereix un volum més alt.tage. Això s'aconsegueix movent VCCIO (JP3) a la posició de 3.3 V.
La referència per defecte és la referència LTC6655 5V. Si s'utilitza una referència externa, s'ha d'assentar ràpidament davant la presència d'errors al pin REF. En referència al circuit de referència de la figura 7, desoldeu R37 i apliqueu la referència externa voltage al terminal VREF.
El controlador predeterminat per a les entrades analògiques de l'ADC del DC2222A es mostra a les figures 8a i 8b. Aquests circuits
tamponeu el senyal d'entrada de 0V a 5V aplicat a AIN+ i AIN–. A més, aquestes bandes de circuits limiten el senyal d'entrada a l'entrada ADC. Si s'ha d'utilitzar el controlador LTC2508-32 de la figura 8a per a aplicacions de CA, es recomana treure els condensadors C71 i C73 i substituir-los per condensadors de pel·lícula fina WIMA P/N SMDTC04470XA00KT00 de 4.7µF o equivalents a les posicions C90 i C91. Això proporcionarà la distorsió més baixa.
CONFIGURACIÓ DC2222A
Aquesta placa de demostració es prova a casa prenent una FFT d'ona sinusoïdal aplicada a l'entrada diferencial de la placa de demostració. Això implica utilitzar una font de rellotge de baixa fluctuació, juntament amb un generador sinusoïdal de sortida diferencial a una freqüència propera a 200 Hz. El nivell del senyal d'entrada és d'aproximadament –1dBFS. L'entrada es desplaça de nivell i es filtra amb el circuit que es mostra a la figura 9. A la figura 2222 es mostra una FFT típica obtinguda amb DC4A. Tingueu en compte que per calcular la SNR real, el nivell de senyal (F1 amplitud = –1dB) s'ha de tornar a afegir a la SNR que mostra PScope. Amb l'exampel que es mostra a la figura 4, això significa que la SNR real seria de 123.54 dB en lloc dels 122.54 dB que mostra PScope. Si prenem la suma RMS del SNR i el THD recalculats, obtenim un SINAD de 117.75 dB. El THD mostrat es va obtenir mitjançant els condensadors WIMA opcionals.
Figura 9. Canviador de nivell diferencial
Hi ha una sèrie d'escenaris que poden produir resultats enganyosos quan s'avalua un ADC. Un que és habitual és alimentar el convertidor amb una freqüència, és a dir, un submúltiple del sample rate, i que només exercirà un petit subconjunt dels possibles codis de sortida. El mètode adequat és triar una freqüència M/N per a la freqüència d'ona sinusoïdal d'entrada. N és el nombre de samples a la FFT. M és un nombre primer entre un i N/2. Multipliqueu M/N pel sample per obtenir la freqüència d'ona sinusoïdal d'entrada. Un altre escenari que pot donar resultats pobres és si no teniu un generador sinusoïdal capaç de freqüència ppm
CONFIGURACIÓ DC2222A
la precisió o si no es pot bloquejar a la freqüència de rellotge. Podeu utilitzar un FFT amb finestres per reduir la fuita o la propagació del fonamental, per obtenir una aproximació propera del rendiment de l'ADC. Si cal fer finestres, es recomana la finestra Blackman-Harris de 92 dB. Si un amps'utilitza una font de rellotge o de rellotge amb un soroll de fase pobre, la finestra no millorarà la SNR.
Disseny
Com amb qualsevol ADC d'alt rendiment, aquesta part és sensible al disseny. L'àrea que envolta immediatament l'ADC al DC2222A s'ha d'utilitzar com a pauta per a la col·locació i l'encaminament dels diferents components associats amb l'ADC. Aquí hi ha algunes coses a recordar quan s'ha de dissenyar una placa per a l'LTC2508-32. Un pla de terra és necessari per obtenir el màxim rendiment. Mantingueu els condensadors de derivació el més a prop possible dels pins d'alimentació. Utilitzeu retorns de baixa impedància connectats directament al pla de terra per a cada condensador de derivació. L'ús d'un disseny simètric al voltant de les entrades analògiques minimitzarà els efectes dels elements paràsits. Protegeu les traces d'entrada analògica amb terra per minimitzar l'acoblament d'altres traces. Mantingueu les traces el més curtes possible.
Selecció de components
Quan es condueix un ADC de baix soroll i baixa distorsió, com ara el LTC2508-32, la selecció de components és important per no degradar el rendiment. Les resistències han de tenir valors baixos per minimitzar el soroll i la distorsió. Es recomanen resistències de pel·lícula metàl·lica per reduir la distorsió causada per l'autoescalfament. A causa del seu baix volumtagEls coeficients, per reduir encara més la distorsió, s'han d'utilitzar condensadors NPO o mica de plata. Qualsevol memòria intermèdia que s'utilitzi per a aplicacions de CA hauria de tenir una distorsió baixa, un soroll baix i un temps d'assentament ràpid, com ara l'LTC6363 i l'LT6202. Per a aplicacions de precisió de CC, l'LTC2057 també és acceptable si s'aplica un filtrat de sortida adequat.
JAMPERS DC2222A
Definicions
- JP1: EEPROM només és per a ús de fàbrica. Deixeu-ho a la posició WP predeterminada.
- JP2: Acoblament selecciona l'acoblament de CA o CC de AIN–. La configuració predeterminada és DC.
- JP3: VCCIO estableix els nivells de sortida a P1 a 3.3 V o 2.5 V. Utilitzeu 2.5 V per connectar amb el DC890, que és la configuració predeterminada. Utilitzeu 3.3 V per connectar amb el DC590 o DC2026.
-
JP4: CM estableix la polarització de CC per a AIN+ i AIN– si les entrades estan acoblades en CA. Per habilitar l'acoblament de CA, s'han d'instal·lar R35 i R36 (R = 1k) que es mostren a l'esquema de la figura 10. La instal·lació d'aquestes resistències degradarà el THD del senyal d'entrada a l'ADC. VREF/2 és la configuració predeterminada. Si se selecciona EXT, el mode comú d'entrada voltage es pot configurar conduint el terminal E5 (EXT_CM).
-
JP5: L'acoblament selecciona l'acoblament de CA o CC d'AIN+. La configuració predeterminada és DC.
MANUAL DE DEMO DC2222A
AVIS IMPORTANT DE LA JUNTA DE DEMOSTRACIONS
Copyright © 2004, Linear Technology Corporation
1630 McCarthy Blvd., Milpitas, CA 95035-7417
408-432-1900 ● FAX: 408-434-0507 ● www.linear.com
Documents/Recursos
 |
TECNOLOGIA LINEAL DC2222A OversampADC ling amb filtre digital configurable [pdfGuia de l'usuari DC2222A, OversampADC ling amb filtre digital configurable, DC2222A OversampADC ling amb filtre digital configurable, ADC amb filtre digital configurable, Oversampling ADC, ADC |
